KR100725451B1 - 강유전체 캐패시터의 제조 방법 및 이를 이용한 반도체장치의 제조 방법 - Google Patents

강유전체 캐패시터의 제조 방법 및 이를 이용한 반도체장치의 제조 방법 Download PDF

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Abstract

향상된 특성을 갖는 강유전체 캐패시터 및 이를 이용한 반도체 장치의 제조 방법이 개시된다. 기판 상에 제1 및 제2 하부 전극막을 포함하는 하부 전극층을 형성한 후, 하부 전극층 상에 강유전체층을 형성한다. 강유전체층 상에 상부 전극층을 형성한 다음, 상부 전극층 상에 제1 하드 마스크 및 제2 하드 마스크를 구비하는 하드 마스크 구조물을 형성한다. 하드 마스크 구조물을 이용하여 상부 전극층, 강유전체층 및 하부 전극층을 식각하여, 기판 상에 하부 전극, 강유전체층 패턴 및 상부 전극을 형성한다. 강유전체층 패턴의 식각 손상에 기인하는 강유전체층 패턴의 열화를 방지하는 한편, 강유전체층 패턴의 유효 면적을 확장시켜 강유전체 캐패시터의 전기적 및 강유전적 특성을 개선할 수 있다.

Description

강유전체 캐패시터의 제조 방법 및 이를 이용한 반도체 장치의 제조 방법{Method of manufacturing a ferroelectric capacitor and Method of manufacturing a semiconductor device using the same}
도 1a 내지 1c는 종래의 강유전체 캐패시터의 제조 방법을 설명하기 위한 단면도이다.
도 2는 종래의 강유전체 캐패시터의 단면 전자 현미경 사진이다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 강유전체 캐패시터의 제조 방법을 설명하기 위한 공정 순서도이다.
도 4a 내지 도 4g는 본 발명의 일 실시예에 따른 강유전체 캐패시터의 제조 방법을 설명하기 위한 단면도들이다.
도 5는 본 발명의 일 실시예에 따라 강유전체층 패턴을 형성한 상태를 나타내는 단면 전자 현미경 사진이다.
도 6은 본 발명의 일 실시예에 따른 강유전체 캐패시터의 단면 전자 현미경 사진이다.
도 7a 내지 도 7d는 본 발명의 다른 실시예에 따른 강유전체 캐패시터의 제조 방법을 설명하기 위한 단면도들이다.
도 8a 내지 도 8c는 본 발명의 또 다른 실시예에 따른 강유전체 캐패시터의 제조 방법을 설명하기 위한 단면도들이다.
도 9a 내지 도 9e는 본 발명의 또 다른 실시예에 따른 강유전체 캐패시터의 제조 방법을 설명하기 위한 단면도들이다.
도 10a 내지 도 10e는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100, 200, 300, 400：반도체 기판 105, 205. 305, 405：하부 구조물
110, 210, 310, 410：절연 구조물 115, 215, 315, 415：패드
120, 220, 320, 420, 548：제1 하부 전극막
125, 225, 325, 425, 551：제2 하부 전극막
130, 230, 330, 552：하부 전극층
135, 235, 335, 435. 554：강유전체층
140, 240, 340, 440, 557：상부 전극층 145：제1 하드 마스크층
150：제2 하드 마스크층
155, 255, 355, 455, 563：제2 하드 마스크
160, 260, 360, 460, 560：제1 하드 마스크
165, 265, 365, 465, 564：하드 마스크 구조물
170, 270, 370, 470, 575：상부 전극
175, 275, 375, 475, 572：강유전체층 패턴
180, 280, 380, 480, 566：제2 하부 전극막 패턴
185, 285, 385, 485, 563：제1 하부 전극막 패턴
190, 290, 390, 490, 569：하부 전극
195, 295, 395, 495, 580：강유전체 캐패시터
241, 341：제1 상부 전극막 243, 343：제2 상부 전극막
271, 371：제2 상부 전극막 패턴 273, 373：제1 상부 전극막 패턴
327：제3 하부 전극막 377：제3 하부 전극막 패턴
503：소자 분리막 506：게이트 산화막 패턴
509：게이트 도전층 패턴 512：게이트 마스크 패턴
515：게이트 구조물 518：게이트 스페이서
521：제1 콘택 영역 524：제2 콘택 영역
527：제1 층간 절연막 530：제1 패드
533：제2 패드 536：제2 층간 절연막
539：비트 라인 542：제3 층간 절연막
545：제3 패드
본 발명은 강유전체 캐패시터의 제조 방법 및 이를 이용한 반도체 장치의 제조 방법에 관한 것으로서, 보다 상세하게는, 유효 면적의 확장을 통하여 향상된 강유전적 및 전기적 특성을 갖는 강유전체 캐패시터의 제조 방법 및 이를 이용한 반도체 장치 및 그 제조 방법에 관한 것이다.
대체로 반도체 메모리 장치는 전원 공급이 중단되었을 경우에 저장된 데이터를 상실하는 휘발성 반도체 메모리 장치와 전원 공급이 중단되는 경우에도 저장된 데이터가 상실되지 않는 불휘발성 반도체 메모리 장치로 크게 구분된다. 상기 휘발성 반도체 메모리 장치로는 DRAM(Dynamic Random Access Memory) 장치나 SRAM(Static Random Access Memory) 장치 등을 들 수 있으며, 상기 불휘발성 반도체 메모리 장치로는 EPROM(Erasable Programmable Read Only Memory) 장치, EEPROM(Electrically Erasable Programmable Read Only Memory) 장치 또는 플래시(flash) 메모리 장치 등이 개발되어 있다.
이에 비하여, FRAM(Ferroelectric Random Access Memory) 장치는 읽기 쓰기가 모두 가능한 휘발성인 RAM 장치의 특성과 불휘발성인 ROM 장치의 특성을 모두 가지고 있다. 상기 FRAM 장치에 있어서, 현재의 제조 기술 수준이 DRAM 장치에 미치지 못하기 때문에 FRAM 장치의 동작 속도가 DRAM 장치에 비하여 상대적으로 떨어지지만, FRAM 장치는 전원 공급이 중단되어도 강유전체가 가지고 있는 자발 분극 특성 때문에 저장된 정보가 지워지지 않는 우수한 정보 보존의 특성을 지닌다. 또한, 상기 FRAM 장치는 EPROM 장치나 EEPROM 장치에 비하여 낮은 전력으로 구동시킬 수 있으며, 정보의 입출력 횟수를 현저하게 증가시킬 수 있는 장점도 가진다.
상기 FRAM 장치의 제조를 위하여, 개발되어 있는 강유전체는 크게 두 종류로 구분된다. 그 하나는 PZT[(Pb, Zr)TiO3] 계열의 강유전체이며, 다른 하나는SBT(SrBi2Ta2O9) 계열의 강유전체이다. PZT 계열의 강유전체의 경우에는 약 650℃ 정도의 상대적으로 낮은 온도에서 제조할 수 있으며, 잔류 분극이 크다는 장점을 가지만, PZT 계열의 강유전체는 분극 반전을 반복할 경우에 강유전체 박막의 피로 현상이 심각해지며, 유해한 납(Pb)을 함유하고 있다는 단점을 지닌다. SBT계열의 강유전체는 백금(Pt) 전극을 사용하여 약 1,000회 이상의 분극 반전을 거듭하여도 피로 현상이 나타나지 않으며, 분극-전압 이력곡선(P-V hysteresis)의 특정 방향 선호(imprint) 현상이 없다는 장점을 가진다. 그러나, SBT 계열의 강유전체는 결정화를 위하여 약 800℃ 이상의 고온에서 열처리를 해야 한다는 단점을 가진다.
상기 강유전체를 이용하여 강유전체 캐패시터를 제조하는 방법은 국내 공개특허 제2001-113271호, 국내 공개특허 제2001-4306호 및 미국 공개특허 2004/175954호 등에 개시되어 있다.
도 1a 내지 도 1c는 종래의 강유전체 캐패시터의 제조 방법을 설명하기 위한 단면도들을 도시한 것이다.
도 1a를 참조하면, 반도체 기판(10) 상에 산화물을 사용하여 절연막(15)을 형성한 후, 사진 식각 공정으로 절연막(15)을 식각하여 절연막(15)에 반도체 기판(10)에 형성된 콘택 영역(도시되지 않음)을 노출시키는 홀을 형성한다.
상기 홀을 매립하면서 절연막(15) 상에 도전층을 형성한 다음, 절연막(15)이 노출될 때까지 상기 도전층을 제거하여 상기 홀 내에 패드(25)를 형성한다.
절연막(15) 및 패드(25) 상에 제1 하부 전극층(30) 및 제2 하부 전극층(35) 을 순차적으로 형성한다. 여기서, 제1 하부 전극층(30)은 금속 질화물을 사용하여 형성되며, 제2 하부 전극층(35)은 금속을 사용하여 형성된다.
제2 하부 전극층(35) 상에 PZT 또는 SBT와 같은 강유전체를 사용하여 강유전체층(40)을 형성한 후, 강유전체층(40) 상에 상부 전극층(45)을 형성한다. 상부 전극층(45)은 금속 산화물 또는 금속을 사용하여 형성된다.
상부 전극층(45) 상에 하드 마스크층(50)을 형성한다. 하드 마스크층(50)은 질화물을 사용하여 형성된다. 따라서, 제1 하부 전극층(30)과 하드 마스크층(50)은 모두 질화물을 포함한다.
도 1b를 참조하면, 하드 마스크층(50) 상에 포토레지스트 패턴(도시되지 않음)을 형성한 다음, 상기 포토레지스트 패턴을 식각 마스크로 이용하여 하드 마스크층(50)을 패터닝함으로써, 상부 전극층(45) 상에 하드 마스크(51)를 형성한다.
하드 마스크(51)를 식각 마스크로 이용하여 상부 전극층(45) 및 강유전체층(40)을 차례로 식각함으로써, 제2 하부 전극층(35) 상에 강유전체층 패턴(60) 및 상부 전극(55)을 형성한다.
도 1c를 참조하면, 하드 마스크(51)를 계속적으로 식각 마스크로 이용하여 제2 하부 전극층(35)을 패터닝함으로써, 제1 하부 전극층(30) 상에 제2 하부 전극층 패턴(65)을 형성한다.
이어서, 제1 하부 전극층(30)을 식각하면서 동시에 하드 마스크(51)를 제거하여 절연막(15) 상에 강유전체 캐패시터(80)를 형성한다. 강유전체 캐패시터(80)는 하부 전극, 강유전체층 패턴(60) 및 상부 전극(55)을 포함한다. 상기 하부 전극 은 절연막(15) 및 패드(25) 상에 차례로 형성된 제1 하부 전극층 패턴(70) 및 제2 하부 전극층 패턴(65)을 포함한다.
그러나, 상술한 종래의 강유전체 캐패시터의 제조 방법에 있어서, 질화물로 이루어진 하드 마스크(51)를 이용하여 상부 전극층(45), 강유전체층(40) 및 제2 하부 전극층(35)을 식각하기 때문에, 강유전체 캐패시터(80)의 실질적으로 낮은 측벽경사 각도(α)를 갖기 때문에 강유전체 캐패시터(80)의 유효 면적이 감소되는 문제점이 있다. 이를 점부된 도면을 참조하여 설명하면 다음과 같다.
도 2는 종래의 강유전체 캐패시터의 단면 전자 현미경 사진을 도시한 것이다.
도 1c 및 도 2를 참조하면, 질화물 하드 마스크(51)를 이용하여 상부 전극(55), 강유전체층 패턴(60) 및 제2 하부 전극층 패턴(65)을 식각하는 공정이 진행됨에 따라, 초기에는 약 80°의 측벽 경사 각도를 가지는 상부 전극(55)과 강유전체층 패턴(60)이 측벽들이 점차 무너지면서 약 60°이하의 낮은 측벽 경사를 가지게 된다. 비록 제1 하부 전극층 패턴(70)이 형성되면 강유전체 캐패시터(80)의 측벽 경사 각도(α)는 약간 증가되지만, 상부 전극(55)과 강유전체층 패턴(60)의 측벽 경사 각도들이 낮기 때문에 결국 강유전체 캐패시터(80)는 실질적으로 68°이상의 측벽 경사 각도(α)를 갖기는 어렵게 된다. 특히, 고온에서 강유전체층(40)을 식각할 경우에는, 상기 고온 식각 공정 동안 질화물 하드 마스크(51)가 강유전체층(40)을 충분하게 보호하지 못하기 때문에 강유전체 패턴(60)의 측벽 경사 각도가 크게 낮아질 뿐만 아니라 강유전체층 패턴(60)에 식각 손상이 발생하게 된다. 이와 같이 강유전체 캐패시터(80)가 낮은 측벽 경사 각도(α)를 가질 경우, 강유전체층 패턴(60)을 포함하는 강유전체 캐패시터(80)의 유효 면적이 감소하게 된다. 따라서, 강유전체층 패턴(60)에 축적되는 전하도 감소하게 되는 동시에 강유전체층 패턴(80)의 2Pr값과 같은 분극 특성도 저하됨으로써, 결국 강유전체 캐패시터(80)의 데이터 센싱 마진(data sensing margin)도 크게 감소하게 된다. 또한, 강유전체층 패턴(60)에 식각 손상이 발생할 경우, 강유전체층 패턴(60)으로부터 누설 전류가 증가하며 강유전체층 패턴(60)의 데이터 보존 특성이 저하되는 등과 같이 강유전체 캐패시터(80)의 강유전적 및 전기적 특성도 크게 열화되는 문제가 발생한다.
본 발명의 제1 목적은 유효 면적의 확장을 통하여 향상된 강유전적 및 전기적 특성을 가지는 강유전체 캐패시터의 제조 방법을 제공하는 것이다.
본 발명의 제2 목적은 유효 면적의 확장을 통하여 향상된 강유전적 및 전기적 특성을 가지는 강유전체 캐패시터를 구비하는 반도체 장치의 제조 방법을 제공하는 것이다.
상술한 본 발명의 제1 목적을 달성하기 위하여, 본 발명의 바람직한 실시예에 따른 강유전체 캐패시터의 제조 방법에 있어서, 기판 상에 제1 및 제2 하부 전극막을 포함하는 하부 전극층을 형성한 후, 상기 하부 전극층 상에 강유전체층을 형성한다. 상기 강유전체층 상에 상부 전극층을 형성한 다음, 상기 상부 전극층 상에 제1 하드 마스크 및 제2 하드 마스크를 구비하는 하드 마스크 구조물을 형성한다. 이어서, 상기 하드 마스크 구조물을 이용하여 상기 상부 전극층, 상기 강유전체층 및 상기 하부 전극층을 식각하여, 상기 기판 상에 하부 전극, 강유전체층 패턴 및 상부 전극을 형성한다. 상기 하드 마스크 구조물을 형성하는 단계에 있어서, 상기 상부 전극층 상에 순차적으로 제1 하드 마스크층 및 제2 하드 마스크층을 형성한 다음, 상기 제2 하드 마스크층 및 상기 제1 하드 마스크층을 식각하여 상기 상부 전극층 상에 상기 제1 하드 마스크 및 상기 제2 하드 마스크를 형성한다.
전술한 본 발명의 제2 목적을 달성하기 위하여, 본 발명의 바람직한 실시예에 따른 반도체 장치의 제조 방법에 있어서, 기판 상에 하부 구조물을 형성한 후, 상기 하부 구조물 상에 절연 구조물을 형성한다. 이어서, 상기 절연 구조물을 관통하여 상기 하부 구조물에 접촉되는 패드를 형성한 다음, 상기 패드 및 절연 구조물 상에 제1 및 제2 하부 전극막을 포함하는 하부 전극층을 형성한다. 계속하여, 상기 하부 전극층 상에 강유전체층을 형성한 후, 상기 강유전체층 상에 상부 전극층을 형성한다. 다음에, 상기 상부 전극층 상에 제1 하드 마스크 및 제2 하드 마스크를 구비하는 하드 마스크 구조물을 형성한 후, 상기 하드 마스크 구조물을 이용하여 상기 상부 전극층, 상기 강유전체층 및 상기 하부 전극층을 식각하여, 상기 절연 구조물 및 패드 상에 하부 전극, 강유전체층 패턴 및 상부 전극을 형성한다.
본 발명에 따르면, 제1 및 제2 하드 마스크를 포함하는 하드 마스크 구조물을 이용하여 상부 전극, 강유전체층 패턴 및 하부 전극을 형성함으로써, 높은 측벽 경사 각도로 인하여 확장된 유효 면적을 강유전체 캐패시터를 형성할 수 있다. 따라서, 이와 같은 강유전체층 패턴을 포함하는 강유전체 캐패시터의 데이터 센싱 마 진을 보다 크게 확보할 수 있으며, 데이터 보존력 또는 분극 보존력 등과 같은 강유전적 특성이 개선된 강유전체 캐패시터를 형성할 수 있는 할 수 있다. 또한, 상기 하드 마스크 구조물을 이용하여 강유전체층 패턴의 식각 손상으로 인한 열화를 최소화할 수 있기 때문에, 강유전체층 패턴으로부터 누설 전류가 발생하는 것을 방지할 수 있으므로 강유전체 캐패시터의 전기적 특성을 향상시킬 수 있다. 또한, 상기 강유전체 캐패시터를 구비하는 FRAM 장치와 같은 반도체 장치의 신뢰성을 충분하게 확보할 수 있다.
이하, 본 발명에 따른 바람직한 실시예들에 따른 강유전체 캐패시터의 제조 방법 및 이를 이용한 반도체 장치의 제조 방법을 첨부된 도면들을 참조하여 상세하게 설명하지만, 본 발명이 하기의 실시예들에 제한되는 것은 아니며, 해당 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 본 발명을 다양한 다른 형태로 구현할 수 있을 것이다. 첨부된 도면들에 있어서, 기판, 층(막), 영역, 패드, 전극들, 패턴들 또는 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다. 또한, 첨부된 도면들에 있어서, 실질적으로 동일하거나 유사한 부재들에 대해서는 동일하거나 유사한 참조 부호를 사용한다. 본 발명에 있어서, 각 층(막), 영역, 패드, 전극들, 패턴들 또는 구조물들이 기판, 각 층(막), 영역, 패드, 전극들 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 패드, 전극들, 패턴들 또는 구조물들이 직접 기판, 각 층(막), 영역, 패드 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 패드, 다른 패턴, 다른 전극 또는 다른 구조물들이 기판 상에 추가적으로 형성될 수 있다. 또한, 각 층(막), 영역, 패드, 패턴, 전극, 구조물 또는 전극들이 "제1", "제2" 및/또는 "제3"으로 언급되는 경우, 이러한 부재들을 한정하기 위한 것이 아니라 단지 각 층(막), 영역, 패드, 패턴, 전극 또는 구조물을 구분하기 위한 것이다. 따라서, "제1", "제2" 및/또는 "제3"은 각 층(막), 영역, 패드, 패턴, 구조물 또는 전극에 대하여 각기 선택적으로 또는 교환적으로 사용될 수 있다.
강유전체 캐패시터의 제조 방법
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 강유전체 캐패시터의 제조 방법을 설명하기 위한 공정 순서도를 도시한 것이며, 도 4a 내지 도 4g는 본 발명의 일 실시예에 따른 강유전체 캐패시터의 제조 방법을 설명하기 위한 단면도들을 도시한 것이다.
도 3a 및 도 4a를 참조하면, 기판(100) 상에 하부 구조물(105)을 형성한다(단계 S10). 기판(100)은 실리콘 웨이퍼 내지 SOI(Silicon On Insulator) 기판과 같은 반도체 기판 또는 금속 산화물 단결정 기판을 포함한다. 예를 들면, 기판(100)은 알루미늄 산화물(Al2O3) 단결정 기판, 스트론튬 티타늄 산화물(SrTiO3) 단결정 기판 또는 마그네슘 산화물(MgO) 단결정 기판 등을 포함한다. 하부 구조물(105)은 기판(100)에 형성된 콘택 영역, 패드, 플러그, 도전성 배선, 도전성 패턴, 게이트 구조물 또는 트랜지스터 등을 구비한다.
하부 구조물(105)을 덮으면서 기판(100) 상에 절연 구조물(110)을 형성한다(단계 S20). 절연 구조물(110)은 하부 전극(190)(도 4g 참조)과 하부 구조물(105)을 전기적으로 절연시킨다. 절연 구조물(110)은 적어도 하나의 절연막 또는 층간 절연막을 구비한다. 절연 구조물(110)은 산화물, 질화물 및/또는 산질화물을 사용하여 형성된다. 예를 들면, 절연 구조물(110)은 BPSG(Boro-Phosphor Silicate Glass), PSG(Phosphor Silicate Glass), USG(Undoped Silicate Glass), SOG(Spin On Glass), FOX(Flowable OXide), PE-TEOS(Plasma Enhanced-Tetra Ethyl Ortho Silicate), HDP-CVD(High Density Plasma-Chemical Vapor Deposition) 산화물, 실리콘 질화물 또는 실리콘 산질화물 등을 사용하여 형성된다. 여기서, 절연 구조물(110)은 화학 기상 증착(Chemical Vapor Deposition; CVD) 공정, 플라즈마 증대 화학 기상 증착 공정(Plasma Enhanced Chemical Vapor Deposition; PECVD) 공정, 원자층 적층(Atomic Layer Deposition; ALD) 공정, 또는 고밀도 플라즈마 화학 기상 증착(HDP-CVD) 공정을 이용하여 형성된다.
도 3a 및 도 4b를 참조하면, 절연 구조물(110)을 부분적으로 식각하여 하부 구조물(105)을 노출시키는 홀(도시되지 않음)을 형성한 후, 상기 홀을 채우면서 절연 구조물(110) 상에 도전층을 형성한다. 상기 도전층은 불순물로 도핑된 폴리실리콘, 금속 또는 도전성 금속 질화물을 사용하여 형성된다. 예를 들면, 상기 도전층은 텅스텐(W), 알루미늄(Al), 구리(Cu), 티타늄(Ti), 텅스텐 질화물(WN), 알루미늄 질화물(AlN) 또는 티타늄 질화물(TiN) 등을 사용하여 형성된다. 상기 도전층은 스퍼터링(sputtering) 공정, 화학 기상 증착(CVD) 공정, 원자층 적층(ALD) 공정 또는 펄스 레이저 증착(Pulsed Laser Deposition; PLD) 공정을 이용하여 형성된다.
절연 구조물(110)이 노출될 때까지 상기 도전층을 부분적으로 제거하여 상기 홀에 매립되는 패드(115)를 형성한다(단계 S30). 상기 도전층은 에치백(etch back) 공정, 화학 기계적 연마(Chemical Mechanical Polishing; CMP) 공정, 또는 화학 기계적 연마(CMP)와 에치백을 조합한 공정을 이용하여 부분적으로 식각된다.
패드(115) 및 절연 구조물(110) 상에 하부 전극층(130)을 형성한다(단계 S40). 하부 전극층(130)은 패드(115) 및 절연 구조물(110) 상에 순차적으로 형성된 제1 하부 전극막(120) 및 제2 하부 전극막(125)을 포함한다. 제1 하부 전극막(120)은 절연 구조물(110)의 상면으로부터 약 50∼300Å 정도의 두께로 형성된다. 또한, 제2 하부 전극막(125)은 제1 하부 전극막(120)의 상면으로부터 약 300∼1,200Å 정도의 두께로 형성된다.
보다 구체적으로, 제1 하부 전극막(120)은 패드(115) 및 절연 구조물(110) 상에 도전성 금속 질화물을 화학 기상 증착(CVD) 공정, 원자층 적층 (ALD) 공정, 스퍼터링 공정 또는 펄스 레이저 증착(PLD) 공정으로 증착하여 형성된다. 예를 들면, 제1 하부 전극막(120)은 티타늄 알루미늄 질화물(TiAlN), 알루미늄 질화물, 티타늄 질화물, 티타늄 실리콘 질화물(TiSiN), 탄탈륨 질화물(TaN), 탄탈륨 실리콘 질화물(TaSiN) 또는 텅스텐 질화물 등을 사용하여 형성된다. 바람직하게는, 제1 하부 전극막(120)은 패드(115) 및 절연 구조물(110) 상에 티타늄 알루미늄 질화물을 원자층 적층 공정으로 증착하여 형성된다.
제2 하부 전극막(125)은 금속을 스터퍼링 공정, 펄스 레이저 증착(PLD) 공 정, 화학 기상 증착(CVD) 공정 또는 원자층 적층(ALD) 공정으로 제1 하부 전극막(120) 상에 증착하여 형성된다. 예를 들면, 제2 하부 전극막(125)은 이리듐(Ir), 백금(Pt), 루테늄(Ru), 팔라듐(Pd) 또는 금(Au) 등을 사용하여 형성된다. 바람직하게는, 제2 하부 전극막(125)은 제1 하부 전극막(120) 상에 이리듐을 스퍼터링 공정으로 증착하여 형성된다. 제2 하부 전극막(125)을 형성하는 단계에 있어서, 기판(100)이 수용된 반응 챔버는 약 20∼350℃ 정도의 온도 및 약 3∼10mTorr 정도의 압력으로 유지된다. 이 때, 제2 하부 전극막(125)은 불활성 가스 분위기 하에서 약 300∼1,000Ｗ 정도의 전력을 인가하여 형성된다. 예를 들면, 상기 불활성 가스는 아르곤 가스, 질소 가스, 헬륨 가스 또는 이들이 혼합된 가스를 포함한다.
본 발명의 다른 실시예에 따르면, 절연 구조물(110)과 제1 하부 전극막(120) 사이의 접착력을 향상시키기 위하여, 절연 구조물(110)과 제1 하부 전극막(120) 사이에 접착막(도시되지 않음)을 더 형성할 수 있다. 상기 접착막은 절연 구조물(110) 및 패드(215) 상에 금속 또는 도전성 금속 질화물을 스퍼터링 공정, 화학 기상 증착(CVD) 공정, 원자층 적층(ALD) 공정, 또는 펄스 레이저 증착(PLD) 공정으로 증착하여 형성된다. 예를 들면, 상기 접착막은 티타늄, 탄탈륨, 알루미늄, 텅스텐, 티타늄 질화물, 탄탈륨 질화물, 알루미늄 질화물 또는 텅스텐 질화물을 사용하여 형성된다.
도 3a 및 도 4c를 참조하면, 제2 하부 전극막(125) 상에 강유전체층(135)을 형성한다(단계 S50). 강유전체층(135)은 제2 하부 전극막(125)의 상면으로부터 약 200∼1,200Å 정도의 두께로 형성된다. 강유전체층(135)은 유기 금속 화학 기상 증 착(Metal Organic Chemical Vapor Deposition; MOCVD) 공정, 졸-겔(sol-gel) 공정, 원자층 적층(ALD) 공정 또는 화학 기상 증착(CVD) 공정을 이용하여 형성된다.
본 발명의 일 실시예에 따르면, 강유전체층(135)은 PZT[(Pb, Zr)TiO3], SBT(SrBi2Ti2O9), BLT[(Bi, La)TiO3], PLZT[Pb(La, Zr)TiO3] 또는 BST[(Bi, Sr)TiO3] 등의 강유전체를 사용하여 형성된다. 본 발명의 다른 실시예에 따르면, 강유전체층(135)은 칼슘(Ca), 란탄(La), 망간(Mn) 내지 비스무스(Bi) 등의 금속이 도핑된 PZT, SBT, BLT, PLZT 또는 BST 등의 강유전체를 사용하여 형성된다. 본 발명의 또 다른 실시예에 따르면, 강유전체층(135)은 티타늄 산화물(TiOX), 탄탈륨 산화물(TaOX), 알루미늄 산화물(AlOX), 아연 산화물(ZnOX) 또는 하프늄 산화물(HfOX) 등의 금속 산화물을 사용하여 형성된다. 바람직하게는, 강유전체층(135)은 제2 하부 전극막(125) 상에 PZT를 유기 금속 화학 기상 증착(MOCVD) 공정으로 증착하여 형성된다. 상기 유기 금속 화학 기상 증착(MOCVD) 공정으로 제2 하부 전극막(125) 상에 강유전체층(135)을 형성하는 단계에 있어서, 기판(100)이 수용된 반응 챔버는 약 350∼650℃ 정도의 온도 및 약 1∼10Torr 정도의 압력으로 유지된다. 또한, 강유전체층(135)은 상기 반응 챔버 내에 유기 금속 전구체 및 산화제를 공급한 다음, 상기 유기 금속 전구체와 산화제를 반응시켜 제2 하부 전극막(125) 상에 형성된다. 이 경우, 상기 유기 금속 전구체는 납 또는 납을 포함하는 제1 화합물, 지르코늄 또는 지르코늄을 포함하는 제2 화합물, 그리고 티타늄 또는 티타늄을 포함하는 제3 화합물로 이루어진다. 또한, 상기 산화제는 산소(O2), 오존(O3), 이산화질소(NO2), 산화이질소(N2O) 등을 포함한다.
강유전체층(135) 상에는 상부 전극층(140)이 형성된다(단계 S60). 상부 전극층(140)은 강유전체층(135) 상에 금속 산화물 또는 금속을 스퍼터링 공정, 화학 기상 증착(CVD) 공정, 원자층 적층(ALD) 공정 또는 펄스 레이저(PLD) 증착 공정으로 증착하여 형성된다. 예를 들면, 상부 전극층(140)은 이리듐, 백금, 루테늄, 팔라듐, 금, 백금-망간(Pt-Mn) 합금, 이리듐-루테늄(Ir-Ru) 합금, 이리듐 산화물(IrOX), 스트론튬 루테늄 산화물(SrRuO3: SRO), 스트론튬 티타늄 산화물(STO), 란탄 니켈 산화물(LaNiO3; LNO) 또는 칼슘 루테늄 산화물(CaRuO3: CRO) 등을 사용하여 형성된다. 상부 전극층(140)은 강유전체층(135)의 상면으로부터 약 100∼1,200Å 정도의 두께로 형성된다. 상부 전극층(140)을 형성하는 단계에 있어서, 기판(100)이 수용된 반응 챔버는 약 20∼350℃ 정도의 온도 및 약 3∼10mTorr 정도의 압력으로 유지된다. 여기서, 상부 전극층(140)은 불활성 가스 분위기 하에서 약 300∼1,000Ｗ 정도의 전력을 인가함으로써 형성된다.
본 발명의 다른 실시예에 따르면, 강유전체층(135) 상에 상부 전극층(140)을 형성한 다음, 강유전체층(135) 및 상부 전극층(140)을 산소 가스, 질소 가스 또는 이들의 혼합 가스 분위기 하에서 급속 열처리 공정(Rapid Thermal Process; RTP)으로 열처리함으로써, 상부 전극층(140) 및 강유전체층(135)을 구성하는 물질들을 결 정화시킨다. 이 경우, 상기 급속 열처리 공정은 약 500∼650℃ 정도의 온도에서 약 30초∼3분 동안 수행된다.
도 3a 및 도 4d를 참조하면, 상부 전극층(140) 상에 제1 하드 마스크층(145)을 형성한다(단계 S70). 제1 하드 마스크층(145)은 상부 전극층(140)의 상면으로부터 약 100∼300Å 정도의 두께로 형성된다. 제1 하드 마스크층(145)은 상부 전극층(140), 강유전체층(135) 및 하부 전극층(130)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성된다. 예를 들면, 제1 하드 마스크층(145)은 스트론튬 루테늄 산화물(SRO), 스트론튬 티타늄 산화물(STO), 란탄 니켈 산화물(LNO), 칼슘 루테늄 산화물(CRO) 실리콘 질화물 또는 실리콘 산질화물을 사용하여 형성된다. 바람직하게는, 제1 하드 마스크층(145)은 스트론튬 루테늄 산화물(SRO)을 사용하여 형성된다. 또한, 제1 하드 마스크층(145)은 스퍼터링 공정, 화학 기상 증착(CVD) 공정, 원자층 적층(ALD) 공정 또는 펄스 레이저 증착(ALD) 공정을 이용하여 형성된다.
본 발명의 일 실시예에 있어서, 상부 전극층(140)이 스트론튬 루테늄 산화물(SRO)로 이루어질 경우, 제1 하드 마스크층(145)은 실리콘 질화물, 실리콘 산질화물, 스트론튬 티타늄 산화물(STO), 란탄 니켈 산화물(LNO) 또는 칼슘 루테늄 산화물(CRO)을 사용하여 형성된다. 본 발명의 다른 실시예에 따르면, 상부 전극층(140)이 이리듐, 백금, 루테늄, 팔라듐, 금, 백금-망간 합금, 이리듐-루테늄 합금 또는 이리듐 산화물로 구성될 경우, 제1 하드 마스크층(145)은 스트론튬 루테늄 산화물(SRO)을 사용하여 형성된다.
도 3b 및 도 4d를 참조하면, 제1 하드 마스크층(145) 상에는 제2 하드 마스크층(150)이 형성된다(단계 S80). 제2 하드 마스크층(150)은 제1 하드 마스크층(145)의 상면으로부터 약 300∼1,000Å 정도의 두께로 형성된다. 이에 따라, 제1 하드 마스크층(145)과 제2 하드 마스크층(150) 사이의 두께의 비는 약 1：1∼1：10 정도가 된다. 제2 하드 마스크층(150)은 화학 기상 증착(CVD) 공정, 플라즈마 증대 화학 기상 증착(PECVD) 공정, 펄스 레이저 증착(PLD) 공정 또는 원자층 적층(ALD) 공정을 이용하여 형성된다. 제2 하드 마스크층(150)은 제1 하드 마스크층(145), 상부 전극층(140) 및 강유전체층(135)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성된다. 예를 들면, 제2 하드 마스크층(150)은 도핑되지 않은 폴리실리콘, 실리콘 산화물 실리콘 질화물과 같은 질화물 또는 실리콘 산질화물과 같은 산질화물을 사용하여 형성된다. 바람직하게는, 제2 하드 마스크층(150)은 실리콘 질화물을 사용하여 형성된다.
도 3b 및 도 4e를 참조하면, 제2 하드 마스크층(150) 상에 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 포토레지스트 패턴을 식각마스크로 이용하여 제2 하드 마스크층(150)을 부분적으로 식각함으로써 제1 하드 마스크층(145) 상에 제2 하드 마스크(155)를 형성한다(단계 S90).
상기 포토레지스트 패턴을 애싱(ashing) 공정 및/또는 스트리핑(stripping) 공정을 이용하여 제거한 다음, 제2 하드 마스크(155)를 식각 마스크로 이용하여 제1 하드 마스크층(145)을 부분적으로 식각함으로써, 상부 전극층(140) 상에 제1 하드 마스크(160)를 형성한다(단계 S100). 이에 따라, 상부 전극층(140) 상에는 제1 하드 마스크(160) 및 제2 하드 마스크(155)를 구비하는 하드 마스크 구조물(165)이 형성된다. 여기서, 스핀 스크러빙(spin scrubbing) 공정을 이용하여 상기 식각 공정을 통하여 형성된 제2 하드 마스크(160)의 표면을 개선할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 포토레지스트 패턴을 식각 마스크로 이용하여 제2 하드 마스크층(150) 및 제1 하드 마스크층(140)을 연속적으로 패터닝함으로써, 상부 전극(170) 상에 하드 마스크 구조물(165)을 형성할 수 있다.
도 3b 및 도 4f를 참조하면, 하드 마스크 구조물(165)을 식각 마스크로 이용하여 상부 전극층(140)을 부분적으로 식각함으로써, 강유전체층(135) 상에 상부 전극(170)을 형성한다(단계 S110). 이 경우, 상부 전극(170)은 하부의 면적 보다 약간 좁은 상부 면적을 갖게 형성된다. 즉, 상부 전극(170)의 측벽은 실질적으로 약 80∼90°의 경사 각도를 가지게 된다. 제2 및 제1 하드 마스크(155, 160)를 포함하는 하드 마스크 구조물(165)을 식각 마스크로 이용하여 상부 전극층(140)을 패터닝하는 식각 공정 동안, 제2 하드 마스크(155)도 어느 정도 소모되기 때문에 제2 하드 마스크(155)의 두께가 얇아진다.
강유전체층(135) 상에 상부 전극(170)을 형성한 다음, 제2 하드 마스크(155)를 제1 하드 마스크(160)로부터 제거한다(단계 S120). 이에 따라, 상부 전극(170) 상에는 제1 하드 마스크(160)만이 잔류하게 된다. 본 발명의 다른 실시예에 따르면, 스핀 스크러빙 공정을 이용하여 제2 하드 마스크(155)의 제거에 따라 노출된 제1 하드 마스크(160)의 표면 상태를 개선할 수 있다.
도 3b 및 도 4g를 참조하면, 제1 하드 마스크(160)를 식각 마스크로 이용하여 강유전체층(135)을 식각하여 제2 하부 전극막(125) 상에 강유전체층 패턴(175) 을 형성한다(단계 S130). 강유전체층(135)을 저온에서 식각할 경우에는 강유전체층 패턴(175)이 낮은 측벽 경사 각도를 가지게 된다. 이에 따라, 강유전체 캐패시터(195)가 요구되는 높은 측벽 경사 각도를 가지기 위하여, 강유전체층(135)을 고온에서 식각하여 강유전체층 패턴(175)을 형성한다. 예를 들면, 강유전체층(135)은 약 200∼400℃ 정도의 온도에서 식각된다.
도 5는 본 발명의 일 실시예에 따라 강유전체층 패턴(175)을 형성한 상태를 나타내는 단면 전자 현미경 사진이다.
도 5에 도시한 바와 같이. 제1 하드 마스크(160)를 이용하여 강유전체층(135)을 패터닝함에 따라 수득되는 강유전체층 패턴(175)은 약 80∼90°정도의 높은 측벽 경사 각도를 가진다. 또한, 전술한 바와 같이 고온에서 강유전체층(135)을 식각하는 식각 공정 동안, 제1 하드 마스크(160)가 상부 전극(170)을 효과적으로 보호하기 때문에 상부 전극(170)의 측벽도 실질적으로 약 80∼90°정도의 높은 측벽 경사 각도를 그대로 유지한다.
계속하여, 제1 하드 마스크(160)를 식각 마스크로 이용하는 식각 공정을 통하여 제2 하부 전극막(125) 및 제1 하부 전극막(120)을 순차적으로 패터닝함으로써, 절연 구조물(110) 상에 하부 전극(190)을 형성한다(단계 S140).
상부 전극(170)으로부터 제1 하드 마스크(160)를 제거하여 기판(100)의 상부에 하부 전극(190), 강유전체층 패턴(175) 및 상부 전극(170)을 구비하는 강유전체 캐패시터(195)를 형성한다. 하부 전극(190)은 절연 구조물(110) 및 패드(115) 상에 형성된 제1 하부 전극막 패턴(185)과 제1 하부 전극막 패턴(185) 상에 형성된 제2 하부 전극막 패턴(180)을 포함한다. 제1 하부 전극막 패턴(185)은 강유전체층 패턴(175)으로부터 산소가 확산되는 것을 방지하며, 제2 하부 전극막 패턴(180)은 강유전체층 패턴(175)을 구성하는 강유전체의 결정성을 향상시키는 역할을 한다. 또한, 제1 하부 전극막 패턴(185)은 절연 구조물(110) 상에 상기 접착막이 형성되지 않을 경우, 절연 구조물(110)과 제2 하부 전극막 패턴(180) 사이의 접착력을 향상시키는 기능도 수행한다.
본 발명의 다른 실시예에 따르면, 제2 하드 마스크(155)를 제거하지 않고 제2 하드 마스크(155) 및 제1 하드 마스크(160)를 함께 식각 마스크들로 이용하여, 강유전체층 패턴(175) 및 하부 전극(190)을 형성할 수 있다. 여기서, 강유전체층(135), 제2 하부 전극막(125) 및 제1 하부 전극막(120)을 부분적으로 식각하는 동안, 제2 하드 마스크(155)는 실질적으로 거의 소모되기 때문에 강유전체 캐패시터(195)를 형성한 다음 제2 하드 마스크(155)를 제거하기 위한 별도의 공정이 필요하지는 않게 된다.
도 6은 본 발명의 일 실시예에 따라 제조된 강유전체 캐패시터의 단면 전자 현미경 사진을 도시한 것이다.
도 4g 및 도 6에 도시한 바와 같이, 제1 및 제2 하드 마스크(160, 155)를 구비하는 하드 마스크 구조물(165)을 이용하여 형성된 강유전체 캐패시터(195)는 기판(100)에 평행한 방향에 대하여 약 80∼90°정도의 높은 측벽 경사 각도(θ1)를 가진다. 즉, 상부 전극(170), 강유전체층 패턴(175) 및 하부 전극(190)을 형성하는 비교적 장시간의 식각 동안 제2 및 제1 하드 마스크(155, 160)가 상부 전극(170) 및 강유전체층 패턴(175)을 효과적으로 보호하기 때문에 상부 전극(170)과 강유전체층 패턴(175) 각기 약 80∼90°정도의 높은 측벽 경사 각도를 유지한다. 이에 따라, 강유전체 캐패시터(195)도 약 80∼90°정도의 높은 측벽 경사 각도(θ1)를 가지며, 결국 강유전체 캐패시터(195)의 유효 면적을 확장시킬 수 있다. 강유전체층 패턴(175)이 높은 측벽 경사를 가질 경우에는 강유전체층 패턴(175)에 축적되는 전하량을 증가시킬 수 있으므로 강유전체층 패턴(175)의 2Pr값이 향상된다. 이와 같이 강유전체층 패턴(175)의 분극 특성이 향상되면 강유전체 캐패시터(195)의 데이터 보존력 내지 분극 보존력도 향상되며, 결국 강유전체 캐패시터(195)는 크게 증가된 전기적 및 강유전적 특성을 가지게 된다. 또한, 제1 하드 마스크(160)가 강유전체층 패턴(175)의 식각 손상을 효과적으로 방지할 수 있기 때문에 강유전체층 패턴(175)으로부터 누설 전류가 발생되는 것을 차단할 수 있는 동시에 강유전체층 패턴(175)의 열화를 최소화할 수 있다. 따라서, 이러한 강유전체층 패턴(175)을 포함하는 강유전체 캐패시터(195)의 전기적 특성을 더욱 향상시킬 수 있다.
도 7a 내지 도 7d는 본 발명의 다른 실시예에 따른 강유전체 캐패시터의 제조 방법을 설명하기 위한 단면도들을 도시한 것이다.
도 7a를 참조하면, 기판(200) 상에 콘택 영역, 패드, 플러그, 도전성 배선, 도전성 패턴, 게이트 구조물 또는 트랜지스터 등을 포함하는 하부 구조물(205)을 형성한다. 기판(200)은 실리콘 웨이퍼 내지 SOI 기판과 같은 반도체 기판 또는 금속 산화물 단결정 기판을 포함한다.
하부 구조물(205)을 덮으면서 기판(200) 상에 적어도 하나의 절연막 또는 층 간 절연막을 포함하는 절연 구조물(210)을 형성한다. 절연 구조물(210)은 하부 전극(290)(도 7c 참조)과 하부 구조물(205)을 전기적으로 절연시킨다.
절연 구조물(210)을 부분적으로 식각하여 하부 구조물(205)을 노출시키는 홀(도시되지 않음)을 형성한 다음, 상기 홀을 채우면서 절연 구조물(210) 상에 도전층을 형성한다.
절연 구조물(210)이 노출될 때까지 상기 도전층을 부분적으로 제거하여 상기 홀에 매립되는 패드(215)를 형성한다. 패드(215)는 에치백 공정, 화학 기계적 연마(CMP) 공정, 또는 화학 기계적 연마(CMP)와 에치백을 조합한 공정을 이용하여 형성된다.
패드(215) 및 절연 구조물(210) 상에 제1 하부 전극막(220) 및 제2 하부 전극막(225)을 순차적으로 형성하여 하부 전극층(230)을 완성한다. 제1 하부 전극막(220)은 절연 구조물(210)의 상면으로부터 약 50∼300Å 정도의 두께로 형성되며, 제2 하부 전극막(225)은 제1 하부 전극막(220)의 상면으로부터 약 300∼1,200Å 정도의 두께로 형성된다. 제1 하부 전극막(220)은 도전성 금속 질화물을 사용하여 형성되며, 제2 하부 전극막(225)은 금속을 사용하여 형성된다.
전술한 바와 같이, 절연 구조물(210)과 제1 하부 전극막(220) 사이의 접착력을 향상시키기 위하여, 절연 구조물(210)과 제1 하부 전극막(220) 사이에 금속 또는 도전성 금속 질화물로 이루어진 접착막(도시되지 않음)이 더 형성될 수 있다. 제2 하부 전극막(225) 상에 유기 금속 화학 기상 증착(MOCVD) 공정, 졸-겔 공정, 원자층 적층(ALD) 공정 또는 화학 기상 증착(CVD) 공정을 이용하여 강유전체층 (235)을 형성된다. 강유전체층(235)은 제2 하부 전극막(225)의 상면으로부터 약 200∼1,200Å 정도의 두께로 형성된다. 강유전체층(135)은 강유전체, 금속이 도핑된 강유전체 또는 금속 산화물을 사용하여 형성된다.
강유전체층(235) 상에 상부 전극층(240)을 형성한다. 상부 전극층(240)은 강유전체층(235) 상에 순차적으로 형성된 제1 상부 전극막(241) 및 제2 상부 전극막(243)을 포함한다.
제1 상부 전극막(241)은 강유전체층(235)의 상면으로부터 약 10∼300Å 정도의 두께로 형성된다. 제1 상부 전극막(241)은 금속이 도핑된 금속 산화물을 강유전체층(235) 상에 스퍼터링 공정, 화학 기상 증착(CVD) 공정, 원자층 적층(ALD) 공정 또는 펄스 레이저(PLD) 증착 공정으로 증착하여 형성된다. 예를 들면, 제1 상부 전극막(241)은 구리, 납, 비스무스 등의 금속이 도핑된 스트론튬 루테늄 산화물(SRO), 스트론튬 티타늄 산화물(STO), 란탄 니켈 산화물(LNO) 또는 칼슘 루테늄 산화물(CRO) 등을 사용하여 형성된다. 바람직하게는, 제1 상부 전극막(214)은 구리 또는 납이 도핑된 스트론튬 루테늄 산화물(SRO)을 강유전체층(235) 상에 스퍼터링 공정으로 증착하여 형성한다. 제1 상부 전극막(241)을 형성하는 동안, 기판(200)이 위치하는 반응 챔버는 약 20∼350℃ 정도의 온도 및 약 3∼10mTorr 정도의 압력으로 유지된다. 또한, 제1 상부 전극막(240)은 불활성 가스 분위기 하에서 약 300∼1,000Ｗ 정도의 전력을 인가함으로써 형성된다.
제2 상부 전극막(243)은 제1 상부 전극막(241)의 상면으로부터 약 300∼1,000Å 정도의 두께로 형성된다. 제2 상부 전극막(243)은 제1 상부 전극막(241) 상에 금속, 합금 또는 금속 산화물을 스퍼터링 공정, 화학 기상 증착(CVD) 공정, 원자층 적층(ALD) 공정 또는 펄스 레이저(PLD) 증착 공정으로 증착하여 형성한다. 예를 들면, 제2 상부 전극막(243)은 이리듐, 백금, 루테늄, 팔라듐, 금, 백금-망간합금, 이리듐-루테늄 합금 또는 이리듐 산화물 등을 사용하여 형성된다. 제2 상부 전극막(243)을 형성하는 동안, 기판(200)이 수용된 반응 챔버는 약 20∼350℃ 정도의 온도 및 약 3∼10mTorr 정도의 압력으로 유지된다. 이 경우, 제2 상부 전극막(243)은 불활성 가스 분위기 하에서 약 300∼1,000Ｗ 정도의 전력을 인가함으로써 형성된다.
강유전체층(235) 상에 제1 및 제2 상부 전극막들(241, 243)을 포함하는 상부 전극층(240)을 형성한 다음, 강유전체층(235) 및 상부 전극층(240)을 산소 가스, 질소 가스 또는 이들의 혼합 가스 분위기 하에서 급속 열처리 공정(RTP)으로 열처리함으로써, 상부 전극층(240) 및 강유전체층(235)을 구성하는 물질들을 결정화시킨다.
도 7b를 참조하면, 제2 상부 전극막(243) 상에 제1 하드 마스크층 및 제2 하드 마스크층을 차례로 형성한다. 상기 제1 하드 마스크층은 제2 상부 전극막(243)의 상면으로부터 약 100∼300Å 정도의 두께로 형성되며, 상기 제2 하드 마스크층은 상기 제1 하드 마스크층의 상면으로부터 약 300∼1,000Å 정도의 두께로 형성된다. 상기 제1 하드 마스크층은 스퍼터링 공정, 화학 기상 증착(CVD) 공정, 원자층 적층(ALD) 공정 또는 펄스 레이저 증착(ALD) 공정을 이용하여 형성되며, 상기 제2 하드 마스크층은 화학 기상 증착(CVD) 공정, 플라즈마 증대 화학 기상 증착(PECVD) 공정, 펄스 레이저 증착(PLD) 공정 또는 원자층 적층(ALD) 공정을 이용하여 형성된다.
상기 제2 하드 마스크층 상에 포토레지스트 패턴을 형성한 후, 상기 포토레지스트 패턴을 식각 마스크로 이용하여, 상기 제2 하드 마스크층 및 상기 제1 하드 마스크층을 패터닝함으로써, 제2 상부 전극막(243) 상에 하드 마스크 구조물(265)을 형성한다. 하드 마스크 구조물(265)은 상부 전극층(240) 상에 순차적으로 형성된 제1 하드 마스크(260) 및 제2 하드 마스크(255)를 포함한다.
제1 하드 마스크(260)는 제1 및 제2 상부 전극막들(241, 243), 강유전체층(235), 그리고 제1 및 제2 하부 전극막들(220, 225)에 대하여 높은 식각 선택비를 갖는 물질로 이루어진다. 예를 들면, 제1 하드 마스크(260)는 스트론튬 루테늄 산화물(SRO), 스트론튬 티타늄 산화물(STO), 란탄 니켈 산화물(LNO), 칼슘 루테늄 산화물(CRO) 실리콘 질화물 또는 실리콘 산질화물로 구성된다. 바람직하게는, 제1 하드 마스크(260)는 스트론튬 루테늄 산화물(SRO)로 이루어진다. 제2 하드 마스크(255)는 제1 하드 마스크(260), 제1 및 제2 상부 전극막(241, 243) 및 강유전체층(235)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성된다. 예를 들면, 제2 하드 마스크(255)는 도핑되지 않은 폴리실리콘, 실리콘 산화물 실리콘 질화물과 같은 질화물 또는 실리콘 산질화물과 같은 산질화물로 이루어진다. 바람직하게는, 제2 하드 마스크(255)는 실리콘 질화물로 구성된다.
도 7c를 참조하면, 상기 포토레지스트 패턴을 애싱 공정 및/또는 스트리핑 공정을 이용하여 제거한 후, 하드 마스크 구조물(265)을 식각 마스크로 이용하여 제2 및 제1 상부 전극막(243, 241)을 순차적으로 식각함으로써, 강유전체층(235) 상에 상부 전극(270)을 형성한다. 상부 전극(270)은 강유전체층(235) 상에 차례로 형성된 제1 상부 전극막 패턴(273) 및 제2 상부 전극막 패턴(271)을 구비한다. 제1 및 제2 상부 전극막 패턴들(273, 271)은 각기 하부가 상부에 비하여 약간 넓은 면적을 갖게 형성된다. 이에 따라, 제1 및 제2 상부 전극막 패턴들(273, 271)을 포함하는 상부 전극(270)의 측벽은 약 80∼90°정도의 경사 각도를 가진다.
상부 전극(270)을 형성한 다음, 제2 하드 마스크(255)를 제1 하드 마스크(260)로부터 제거하여, 제2 상부 전극막 패턴(271) 상에 제1 하드 마스크(260)만을 잔류시킨다.
제1 하드 마스크(260)를 식각 마스크로 이용하여 고온에서 강유전체층(235)을 식각함으로써, 제2 하부 전극막(225) 상에 강유전체층 패턴(275)을 형성한다. 강유전체층(235)을 식각하는 고온 식각 공정 동안 제1 하드 마스크(260)가 강유전체층 패턴(275)을 효과적으로 보호하기 때문에 강유전체층 패턴(275)은 약 80∼90°정도의 높은 측벽 경사 각도를 가진다.
제1 하드 마스크(260)를 계속 식각 마스크로 이용하는 식각 공정을 통하여 제2 하부 전극막(225) 및 제1 하부 전극막(220)을 순차적으로 식각함으로써, 절연 구조물(210) 상에 하부 전극(290)을 형성한다. 하부 전극(290)은 절연 구조물(210) 및 패드(215) 상에 순차적으로 형성된 제1 하부 전극막 패턴(285) 및 제2 하부 전극막 패턴(280)을 포함한다. 여기서, 제2 및 제1 하부 전극막 패턴들(280, 285)은 각기 하부가 상부에 비하여 약간 넓은 면적을 갖도록 형성된다. 제1 하드 마스크 (260)를 이용하여 하부 전극(290)을 형성하기 때문에 하부 전극(290)의 측벽은 약 80∼90°정도의 높은 경사 각도를 가진다.
도 7d를 참조하면, 상부 전극(270)으로부터 제1 하드 마스크(260)를 제거하여 기판(200)의 상부에 하부 전극(290), 강유전체층 패턴(275) 및 상부 전극(270)을 포함하는 강유전체 캐패시터(295)를 형성한다. 강유전체층(135), 제2 하부 전극막(225) 및 제1 하부 전극막(220)에 대하여 높은 식각 선택비를 갖는 물질로 이루어진 제1 하드 마스크(260)를 사용하여 강유전체 캐패시터(295)를 형성하기 때문에, 강유전체 캐패시터(295)의 측벽은 약 80∼90°정도의 높은 경사 각도(θ2)를 가진다.
도 8a 내지 도 8c는 본 발명의 또 다른 실시예에 따른 강유전체 캐패시터의 제조 방법을 설명하기 위한 단면도들을 도시한 것이다.
도 8a를 참조하면, 기판(300) 상에 콘택 영역, 도전성 배선, 도전성 패턴, 패드, 플러그 또는 트랜지스터 등을 포함하는 하부 구조물(305)을 형성한다.
하부 구조물(305)을 덮으면서 기판(300) 상에 PSG, USG, SOG, FOX, PE-TEOS 또는 HDP-CVD 산화물 등을 사용하여 절연 구조물(310)을 형성한다. 절연 구조물(310)은 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정 또는 고밀도 플라즈마 화학 기상 증착 공정으로 형성된다.
절연 구조물(310) 상에 제1 포토레지스트 패턴(도시되지 않음)을 형성한 다음, 상기 제1 포토레지스트 패턴을 식각 마스크로 이용하여 절연 구조물(310)을 부분적으로 식각함으로써, 절연 구조물(310)에 하부 구조물(305)을 노출시키는 홀을 형성한다.
스퍼터링 공정, 화학 기상 증착 공정 또는 원자층 적층 공정을 이용하여 상기 홀을 채우면서 절연 구조물(310) 상에 텅스텐, 알루미늄, 구리 또는 티타늄 등과 같은 금속이나 텅스텐 질화물, 알루미늄 질화물 또는 티타늄 질화물 등과 같은 도전성 금속 질화물을 사용하여 도전층을 형성한다.
화학 기계적 연마 공정, 에치백 공정 또는 화학 기계적 연마와 에치백을 조합한 공정을 이용하여, 절연 구조물(310)이 노출될 때까지 상기 도전층을 제거함으로써, 상기 홀을 매립하며 노출된 하부 구조물(310)에 접촉되는 패드(315)를 형성한다.
절연 구조물(310) 및 패드(315) 상에 약 50∼300Å 정도의 두께로 제1 하부 전극막(320)을 형성한다. 제1 하부 전극막(320)은 금속 질화물을 화학 기상 증착 공정, 스퍼터링 공정 또는 원자층 적층 공정으로 증착하여 형성된다.
제1 하부 전극막(310) 상에 약 300∼1,000Å 정도의 두께로 제2 하부 전극막(325)을 형성한다. 제2 하부 전극막(325)은 이리듐, 백금, 루테늄, 팔라듐 또는 금 등의 금속을 스퍼터링 공정, 펄스 레이저 증착 공정 또는 원자층 적층 공정으로 형성한다.
제2 하부 전극막(325) 상에 약 10∼500Å 정도의 두께로 제3 하부 전극막(327)을 형성하여 절연 구조물(310) 및 패드(315) 상에 하부 전극층(330)을 형성한다. 제3 하부 전극막(327)은 구리, 납 또는 비소 등의 금속이 도핑된 스트론튬 루테늄 산화물(SRO), 스트론튬 티타늄 산화물(STO), 란탄 니켈 산화물(LNO) 또는 칼 슘 루테늄 산화물(CRO) 등과 같은 금속 산화물을 사용하여 형성한다. 제3 하부 전극막(327)을 형성하는 단계에 있어서, 기판(300)이 수용된 반응 챔버는 약 20∼350℃ 정도의 온도 및 약 3∼10mTorr 정도의 압력으로 유지된다. 제3 하부 전극막(327)은 아르곤 가스, 질소 가스 또는 헬륨 가스를 포함하는 불활성 가스 분위기 하에서 약 300∼1,000Ｗ 정도의 전력을 인가함으로써 형성된다.
유기 금속 화학 기상 증착(MOCVD) 공정, 졸-겔 공정 또는 원자층 적층 공정을 이용하여 제3 하부 전극막(327) 상에 약 200∼1,000Å 정도의 두께로 강유전체층(335)을 형성한다. 강유전체층(335)은 강유전성 물질이나 칼슘, 란탄, 망간 또는 비스무스 등의 금속이 도핑된 강유전성 물질 내지 금속 산화물을 사용하여 형성된다.
스퍼터링 공정, 펄스 레이저 증착 공정 또는 원자층 적층 공정을 이용하여 강유전체층(335) 상에 약 10∼300Å 정도의 두께로 제1 상부 전극막(341)을 형성한다. 제1 상부 전극막(341)은 구리, 납 또는 비스무스와 같은 금속이 도핑된 스트론튬 루테늄 산화물(SRO), 스트론튬 티타늄 산화물(STO), 란탄 니켈 산화물(LNO) 또는 칼슘 루테늄 산화물(CRO) 등의 금속 산화물을 사용하여 형성된다.
제1 상부 전극막(341) 상에 이리듐, 백금, 루테늄, 팔라듐 또는 금 등의 금속을 사용하여 제2 상부 전극막(343)을 형성한다. 이에 따라, 강유전체층(335) 상에는 제1 및 제2 상부 전극막들(341, 343)을 포함하는 상부 전극층(340)이 형성된다. 제2 상부 전극막(333)은 스퍼터링 공정, 펄스 레이저 증착 공정 또는 원자층 적층 공정을 이용하여 제1 상부 전극막(341)의 상면으로부터 약 300∼1,000Å 정도 의 두께로 형성된다.
제2 상부 전극막(343)을 형성한 다음, 강유전체층(335) 및 상부 전극층(340)을 산소 가스, 질소 가스 또는 이들의 혼합 가스 분위기 하에서 급속 열처리 공정(RTP)으로 열처리하여 상부 전극층(340) 및 강유전체층(335)을 구성하는 물질들을 결정화시킨다.
도 8b를 참조하면, 제2 상부 전극막(343) 상에 제1 하드 마스크층 및 제2 하드 마스크층을 순차적으로 형성한다. 상기 제1 하드 마스크층은 제2 상부 전극막(343)의 상면으로부터 약 100∼300Å 정도의 두께로 형성되며, 상기 제2 하드 마스크층은 상기 제1 하드 마스크층의 상면으로부터 약 300∼1,000Å 정도의 두께로 형성된다. 상기 제1 하드 마스크층은 스퍼터링 공정, 화학 기상 증착(CVD) 공정, 원자층 적층(ALD) 공정 또는 펄스 레이저 증착(ALD) 공정을 이용하여 형성되며, 상기 제2 하드 마스크층은 화학 기상 증착(CVD) 공정, 플라즈마 증대 화학 기상 증착(PECVD) 공정, 펄스 레이저 증착(PLD) 공정 또는 원자층 적층(ALD) 공정을 이용하여 형성된다.
상기 제2 하드 마스크층 상에 제2 포토레지스트 패턴을 형성한 후, 상기 제2 포토레지스트 패턴을 식각 마스크로 이용하여, 상기 제2 하드 마스크층 및 상기 제1 하드 마스크층을 식각함으로써, 제2 상부 전극막(343) 상에 하드 마스크 구조물(365)을 형성한다. 하드 마스크 구조물(365)은 상부 전극층(340) 상에 순차적으로 형성된 제1 하드 마스크(360) 및 제2 하드 마스크(355)를 포함한다.
제1 하드 마스크(360)는 제1 및 제2 상부 전극막들(341, 343), 강유전체층 (335), 그리고 제1 내지 제3 하부 전극막들(320, 325, 327)에 대하여 높은 식각 선택비를 갖는 물질로 이루어진다. 예를 들면, 제1 하드 마스크(360)는 스트론튬 루테늄 산화물(SRO), 스트론튬 티타늄 산화물(STO), 란탄 니켈 산화물(LNO), 칼슘 루테늄 산화물(CRO) 실리콘 질화물 또는 실리콘 산질화물로 구성된다. 제2 하드 마스크(355)는 제1 하드 마스크(360), 제1 및 제2 상부 전극막들(341, 243) 및 강유전체층(335)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성된다. 예를 들면, 제2 하드 마스크(355)는 도핑되지 않은 폴리실리콘, 실리콘 산화물 실리콘 질화물과 같은 질화물 또는 실리콘 산질화물과 같은 산질화물로 이루어진다.
상기 제2 포토레지스트 패턴을 애싱 공정 및/또는 스트리핑 공정을 이용하여 제거한 후, 하드 마스크 구조물(365)을 식각 마스크로 이용하여 제2 및 제1 상부 전극막들(343, 341)을 순차적으로 패터닝함으로써, 강유전체층(335) 상에 상부 전극(370)을 형성한다. 상부 전극(370)은 강유전체층(335) 상에 순차적으로 형성된 제1 상부 전극막 패턴(373) 및 제2 상부 전극막 패턴(371)을 구비한다. 이에 따라, 제1 및 제2 상부 전극막 패턴들(373, 371)을 포함하는 상부 전극(370)의 측벽은 약 80∼90°정도의 높은 경사 각도를 가진다.
도 8c를 참조하면, 상부 전극(370)을 형성한 다음, 제2 하드 마스크(355)를 제1 하드 마스크(360)로부터 제거하여, 제2 상부 전극막 패턴(371) 상에 제1 하드 마스크(360)만을 잔류시킨다.
제1 하드 마스크(360)를 식각 마스크로 이용하여 고온에서 강유전체층(335)을 식각함으로써, 제3 하부 전극막(327) 상에 강유전체층 패턴(375)을 형성한다. 강유전체층(335)을 식각하는 고온 식각 공정 동안 제1 하드 마스크(360)가 강유전체층 패턴(375)을 효과적으로 보호하기 때문에 강유전체층 패턴(375)은 약 80∼90°정도의 높은 측벽 경사 각도를 가진다.
제1 하드 마스크(360)를 계속 식각 마스크로 이용하는 식각 공정을 통하여 제3 하부 전극막(327), 제2 하부 전극막(325) 및 제1 하부 전극막(320)을 차례로 패터닝함으로써, 절연 구조물(310) 및 패드(315) 상에 하부 전극(390)을 형성한다. 하부 전극(390)은 절연 구조물(310) 및 패드(315) 상에 차례로 형성된 제1 하부 전극막 패턴(385), 제2 하부 전극막 패턴(380) 및 제3 하부 전극막 패턴(377)을 포함한다. 제3 내지 제1 하부 전극막 패턴들(377, 380, 385)은 각기 하부가 상부에 비하여 약간 넓은 면적을 갖도록 형성된다. 제1 하드 마스크(360)를 이용하여 하부 전극(390)을 형성하기 때문에 하부 전극(390)의 측벽도 약 80∼90°정도의 높은 경사 각도를 가진다.
상부 전극(370)으로부터 제1 하드 마스크(360)를 제거하여 기판(300)의 상부에 하부 전극(390), 강유전체층 패턴(375) 및 상부 전극(370)을 포함하는 강유전체 캐패시터(395)를 형성한다. 강유전체층(335), 제3 하부 전극막(327), 제2 하부 전극막(325) 및 제1 하부 전극막(320)에 대하여 높은 식각 선택비를 갖는 물질로 이루어진 제1 하드 마스크(360)를 사용하여 강유전체 캐패시터(395)를 형성하기 때문에, 강유전체 캐패시터(395)의 측벽도 전체적으로 약 80∼90°정도의 높은 경사 각도(θ3)를 가진다.
도 9a 내지 도 9e는 본 발명의 또 다른 실시예에 따른 강유전체 캐패시터의 제조 방법을 설명하기 위한 단면도들을 도시한 것이다.
도 9a를 참조하면, 기판(400) 상에 하부 구조물(405)을 형성한다. 기판(400)은 실리콘 웨이퍼 내지 SOI 기판과 같은 반도체 기판 또는 금속 산화물 단결정 기판을 포함한다. 예를 들면, 기판(400)은 알루미늄 산화물 단결정 기판, 스트론튬 티타늄 산화물 단결정 기판 또는 마그네슘 산화물 단결정 기판 등을 포함한다. 하부 구조물(405)은 기판(400)에 형성된 콘택 영역, 패드, 플러그, 도전성 배선, 도전성 패턴, 게이트 구조물 또는 트랜지스터 등을 구비한다.
하부 구조물(405)을 덮으면서 기판(400) 상에 절연 구조물(410)을 형성한다. 절연 구조물(410)은 하부 전극(490)(도 9e 참조)과 하부 구조물(405)을 전기적으로 절연시킨다. 절연 구조물(410)은 각기 산화물, 질화물 및/또는 산질화물로 이루어진 적어도 하나의 절연막 또는 층간 절연막을 구비한다. 예를 들면, 절연 구조물(410)은 BPSG, PSG, USG, SOG, FOX, PE-TEOS, HDP-CVD 산화물, 실리콘 질화물 또는 실리콘 산질화물 등을 사용하여 형성된다. 절연 구조물(410)은 화학 기상 증착(CVD) 공정, 플라즈마 증대 화학 기상 증착 공정(PECVD) 공정, 원자층 적층(ALD) 공정, 또는 고밀도 플라즈마 화학 기상 증착(HDP-CVD) 공정을 이용하여 형성된다.
절연 구조물(410)을 부분적으로 식각하여 하부 구조물(405)을 노출시키는 홀(도시되지 않음)을 형성한 후, 상기 홀을 채우면서 절연 구조물(410) 상에 도전층을 형성한다. 상기 도전층은 불순물로 도핑된 폴리실리콘, 금속 또는 도전성 금속 질화물을 사용하여 형성된다. 예를 들면, 상기 도전층은 텅스텐, 알루미늄, 구리, 티타늄, 텅스텐 질화물, 알루미늄 질화물 또는 티타늄 질화물 등을 사용하여 형성 된다. 상기 도전층은 스퍼터링 공정, 화학 기상 증착(CVD) 공정, 원자층 적층(ALD) 공정 또는 펄스 레이저 증착(PLD) 공정을 이용하여 형성된다.
절연 구조물(410)이 노출될 때까지 상기 도전층을 부분적으로 제거하여 상기 홀에 매립되는 패드(415)를 형성한다. 여기서, 상기 도전층은 에치백 공정, 화학 기계적 연마(CMP) 공정, 또는 화학 기계적 연마(CMP)와 에치백을 조합한 공정을 이용하여 부분적으로 식각된다. 상기 홀을 매립하는 패드(415)의 상부를 식각하여 패드(415)가 상기 홀을 부분적으로 채우도록 한다. 즉, 상기 홀의 상부 측벽이 노출되도록 패드(415)를 부분적으로 제거한다.
본 발명의 다른 실시예에 따르면, 상기 도전층을 부분적으로 제거하는 공정을 보다 장시간 동안 진행하여 상기 홀을 부분적으로 매립하는 패드(415)를 형성할 수 있다.
상기 홀을 완전히 채우면서 패드(415) 및 절연 구조물(420) 상에 제1 하부 전극막(420)을 형성한다. 제1 하부 전극막(420)은 도전성 금속 질화물을 화학 기상 증착(CVD) 공정, 원자층 적층 (ALD) 공정, 스퍼터링 공정 또는 펄스 레이저 증착(PLD) 공정으로 증착하여 형성된다. 예를 들면, 제1 하부 전극막(420)은 티타늄 알루미늄 질화물, 알루미늄 질화물, 티타늄 질화물, 티타늄 실리콘 질화물, 탄탈륨 질화물, 탄탈륨 실리콘 질화물 또는 텅스텐 질화물 등을 사용하여 형성된다. 바람직하게는, 제1 하부 전극막(420)은 패드(415) 및 절연 구조물(410) 상에 티타늄 알루미늄 질화물을 원자층 적층 공정으로 증착하여 형성된다.
도 9b를 참조하면, 화학 기계적 연마(CMP) 공정, 에치백 공정 또는 화학 기 계적 연마(CMP)와 에치백을 조합한 공정을 이용하여 절연 구조물(410)이 노출될 때까지 제1 하부 전극막(420)을 부분적으로 제거하여 패드(415) 상에 상기 홀을 완전히 매립하는 제1 하부 전극막 패턴(485)을 형성한다. 즉, 상기 홀은 패드(415) 및 제1 하부 전극막 패턴(485)에 의하여 완전히 채워진다. 또한, 제1 하부 전극막 패턴(485)은 패드(415) 상에만 위치하게 된다.
절연 구조물(410) 및 제1 하부 전극막 패턴(485) 상에 제2 하부 전극막(425)을 형성한다. 제2 하부 전극막(425)은 제1 하부 전극막 패턴(485) 또는 절연 구조물(410)의 상면으로부터 약 300∼1,200Å 정도의 두께로 형성된다. 제2 하부 전극막(425)은 이리듐, 백금, 루테늄, 팔라듐 또는 금 등의 금속을 스터퍼링 공정, 펄스 레이저 증착(PLD) 공정, 화학 기상 증착(CVD) 공정 또는 원자층 적층(ALD) 공정으로 제1 하부 전극막 패턴(485) 및 절연 구조물(410) 상에 증착하여 형성된다. 바람직하게는, 제2 하부 전극막(425)은 이리듐을 스퍼터링 공정으로 증착하여 형성된다. 제2 하부 전극막(425)을 형성하는 단계에 있어서, 기판(400)이 수용된 반응 챔버는 약 20∼350℃ 정도의 온도 및 약 3∼10mTorr 정도의 압력으로 유지된다. 이 경우, 제2 하부 전극막(425)은 아르곤 가스, 질소 가스, 헬륨 가스 또는 이들이 혼합된 가스를 포함하는 불활성 가스 분위기 하에서 약 300∼1,000Ｗ 정도의 전력을 인가하여 형성된다.
도 9c를 참조하면, 제2 하부 전극막(425) 상에 유기 금속 화학 기상 증착(MOCVD) 공정, 졸-겔 공정, 원자층 적층(ALD) 공정 또는 화학 기상 증착(CVD) 공정을 이용하여 강유전체층(435)을 형성한다. 강유전체층(135)은 제2 하부 전극막(125)의 상면으로부터 약 200∼1,200Å 정도의 두께로 형성된다. 강유전체층(435)은 PZT, SBT, BLT, PLZT 또는 BST 등의 강유전체를 사용하여 형성된다. 또한, 강유전체층(435)은 칼슘, 란탄, 망간 내지 비스무스가 도핑된 PZT, SBT, BLT, PLZT 또는 BST를 사용하여 형성된다. 또한, 강유전체층(435)은 티타늄 산화물, 탄탈륨 산화물, 알루미늄 산화물, 아연 산화물 또는 하프늄 산화물 등을 사용하여 형성된다. 바람직하게는, 강유전체층(435)은 제2 하부 전극막(425) 상에 PZT를 유기 금속 화학 기상 증착(MOCVD) 공정으로 증착하여 형성된다. 상기 강유전체층(435)을 형성하는 공정에 있어서, 기판(400)이 수용된 반응 챔버는 약 350∼650℃ 정도의 온도 및 약 1∼10Torr 정도의 압력으로 유지된다.
강유전체층(435) 상에 스퍼터링 공정, 화학 기상 증착(CVD) 공정, 원자층 적층(ALD) 공정 또는 펄스 레이저(PLD) 증착 공정을 이용하여 상부 전극층(440)을 형성한다. 상부 전극층(440)은 이리듐, 백금, 루테늄, 팔라듐, 금, 백금-망간 합금, 이리듐-루테늄 합금, 이리듐 산화물, 스트론튬 루테늄 산화물(SRO), 스트론튬 티타늄 산화물(STO), 란탄 니켈 산화물(LNO) 또는 칼슘 루테늄 산화물(CRO) 등을 사용하여 형성된다. 상부 전극층(440)은 강유전체층(435)의 상면으로부터 약 100∼1,200Å 정도의 두께로 형성된다. 상부 전극층(440)을 형성하는 공정에 있어서, 기판(400)이 수용된 반응 챔버는 약 20∼350℃ 정도의 온도 및 약 3∼10mTorr 정도의 압력으로 유지된다. 이 경우, 상부 전극층(440)은 불활성 가스 분위기 하에서 약 300∼1,000Ｗ 정도의 전력을 인가함으로써 형성된다.
강유전체층(435) 상에 상부 전극층(440)을 형성한 다음, 강유전체층(435) 및 상부 전극층(440)을 산소 가스, 질소 가스 또는 이들의 혼합 가스 분위기 하에서 급속 열처리 공정(RTP)으로 열처리하여 상부 전극층(440) 및 강유전체층(435)을 구성하는 물질들을 결정화시킨다. 상기 급속 열처리 공정은 약 500∼650℃ 정도의 온도에서 약 30초∼3분 동안 진행된다.
상부 전극층(440) 상에 제1 하드 마스크층 및 제2 하드 마스크층을 차례로 형성한다. 상기 제1 하드 마스크층은 상부 전극층(440)의 상면으로부터 약 100∼300Å 정도의 두께로 형성된다. 상기 제1 하드 마스크층은 상부 전극층(440), 강유전체층(435) 및 제2 하부 전극막(425)에 대하여 높은 식각 선택비를 갖는 물질을 사용하여 형성된다. 예를 들면, 상기 제1 하드 마스크층은 스트론튬 루테늄 산화물(SRO), 스트론튬 티타늄 산화물(STO), 란탄 니켈 산화물(LNO), 칼슘 루테늄 산화물(CRO) 실리콘 질화물 또는 실리콘 산질화물을 사용하여 형성된다. 바람직하게는, 상기 제1 하드 마스크층은 스트론튬 루테늄 산화물(SRO)을 사용하여 형성된다. 또한, 상기 제1 하드 마스크층은 스퍼터링 공정, 화학 기상 증착(CVD) 공정, 원자층 적층(ALD) 공정 또는 펄스 레이저 증착(ALD) 공정을 이용하여 형성된다. 상부 전극층(440)이 스트론튬 루테늄 산화물(SRO)로 이루어질 경우, 상기 제1 하드 마스크층은 실리콘 질화물, 실리콘 산질화물, 스트론튬 티타늄 산화물(STO), 란탄 니켈 산화물(LNO) 또는 칼슘 루테늄 산화물(CRO)을 사용하여 형성된다. 상부 전극층(440)이 이리듐, 백금, 루테늄, 팔라듐, 금, 백금-망간 합금, 이리듐-루테늄 합금 또는 이리듐 산화물로 구성될 경우, 상기 제1 하드 마스크층은 스트론튬 루테늄 산화물(SRO)을 사용하여 형성된다.
상기 제2 하드 마스크층은 상기 제1 하드 마스크층의 상면으로부터 약 300∼1,000Å 정도의 두께로 형성된다. 즉, 상기 제1 하드 마스크층에 대한 상기 제2 하드 마스크층 사이의 두께의 비는 약 1：1∼1：10 정도가 된다. 상기 제2 하드 마스크층은 화학 기상 증착(CVD) 공정, 플라즈마 증대 화학 기상 증착(PECVD) 공정, 펄스 레이저 증착(PLD) 공정 또는 원자층 적층(ALD) 공정을 이용하여 형성된다. 상기 제2 하드 마스크층은 상기 제1 하드 마스크층, 상부 전극층(440) 및 강유전체층(435)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성된다. 예를 들면, 상기 제2 하드 마스크층은 도핑되지 않은 폴리실리콘, 실리콘 산화물 실리콘 질화물과 같은 질화물 또는 실리콘 산질화물과 같은 산질화물을 사용하여 형성된다. 바람직하게는, 상기 제2 하드 마스크층은 실리콘 질화물을 사용하여 형성된다.
상기 제2 하드 마스크층 상에 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 포토레지스트 패턴을 식각마스크로 이용하여 상기 제2 하드 마스크층을 부분적으로 식각함으로써, 상기 제1 하드 마스크층 상에 제2 하드 마스크(455)를 형성한다.
상기 포토레지스트 패턴을 애싱 공정 및/또는 스트리핑 공정을 이용하여 제거한 다음, 제2 하드 마스크(455)를 식각 마스크로 이용하여 상기 제1 하드 마스크층을 부분적으로 식각함으로써, 상부 전극층(440) 상에 제1 하드 마스크(460)를 형성한다. 따라서, 상부 전극층(440) 상에는 제1 하드 마스크(460) 및 제2 하드 마스크(455)를 포함하는 하드 마스크 구조물(465)이 형성된다. 이 경우, 스핀 스크러빙 공정을 이용하여 상기 식각 공정을 통하여 형성된 제2 하드 마스크(460)의 표면을 개선할 수 있다. 한편, 상기 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제2 하드 마스크층 및 상기 제1 하드 마스크층을 연속적으로 식각함으로써, 상부 전극층(440) 상에 하드 마스크 구조물(665)을 형성할 수도 있다.
도 9d를 참조하면, 하드 마스크 구조물(465)을 식각 마스크로 이용하여 상부 전극층(440)을 패터닝함으로써, 강유전체층(435) 상에 상부 전극(470)을 형성한다. 상부 전극(470)은 실질적으로 약 80∼90°정도의 측벽 경사 각도를 가진다. 제2 및 제1 하드 마스크(455, 460)를 포함하는 하드 마스크 구조물(465)을 식각 마스크로 이용하여 상부 전극층(440)을 식각하는 식각 공정 동안, 제2 하드 마스크(455)도 어느 정도 소모되기 때문에 제2 하드 마스크(455)의 두께가 얇아진다.
제2 하드 마스크(455)를 제1 하드 마스크(460)로부터 제거하여 상부 전극(470) 상에 제1 하드 마스크(460)만을 잔류시킨다. 이 경우, 스핀 스크러빙 공정을 이용하여 제2 하드 마스크(455)의 제거에 따라 노출된 제1 하드 마스크(460)의 표면 상태를 개선할 수 있다.
도 9e를 참조하면, 제1 하드 마스크(460)를 식각 마스크로 이용하여 강유전체층(435)을 식각함으로써, 제2 하부 전극막(425) 상에 강유전체층 패턴(475)을 형성한다. 여기서, 강유전체층(435)을 저온에서 식각할 경우에는 강유전체층 패턴(175)이 낮은 측벽 경사 각도를 가지기 때문에, 강유전체층(435)을 약 200∼400℃ 정도의 고온에서 식각하여 강유전체층 패턴(475)을 형성한다. 제1 하드 마스크(460)를 이용하여 강유전체층(435)을 식각함에 따라 수득되는 강유전체층 패턴(475)은 약 80∼90°정도의 높은 측벽 경사 각도를 가진다. 또한, 고온에서 강유전 체층(435)을 식각하는 식각 공정 동안 제1 하드 마스크(460)가 상부 전극(470)을 효과적으로 보호하기 때문에 상부 전극(470)의 측벽도 실질적으로 약 80∼90°정도의 높은 측벽 경사 각도를 유지한다.
제1 하드 마스크(460)를 계속적으로 식각 마스크로 이용하는 식각 공정을 통하여 제2 하부 전극막(425)을 식각함으로써, 절연 구조물(410) 및 제1 하부 전극막 패턴(485) 상에 제2 하부 전극막 패턴(480)을 형성한다. 이에 따라, 제1 하부 전극막 패턴(485) 및 제2 하부 전극막 패턴(480)을 구비하는 하부 전극(490)이 형성된다.
상부 전극(470)으로부터 제1 하드 마스크(460)를 제거하면, 기판(400)의 상부에는 하부 전극(490), 강유전체층 패턴(475) 및 상부 전극(470)을 구비하는 강유전체 캐패시터(495)가 완성된다. 제1 및 제2 하드 마스크(460, 455)를 포함하는 하드 마스크 구조물(465)을 이용하여 형성된 강유전체 캐패시터(495)는 기판(400)에 평행한 방향에 대하여 약 80∼90°정도의 높은 측벽 경사 각도(θ3)를 가진다. 상부 전극(470), 강유전체층 패턴(475) 및 하부 전극(490)을 형성하는 비교적 장시간의 식각 동안 제2 및 제1 하드 마스크(455, 460)가 상부 전극(470) 및 강유전체층 패턴(475)을 효과적으로 보호하기 때문에 상부 전극(470)과 강유전체층 패턴(475) 각기 약 80∼90°정도의 높은 측벽 경사 각도를 유지한다. 이에 따라, 강유전체 캐패시터(495)도 약 80∼90°정도의 높은 측벽 경사 각도(θ3)를 가지며, 결국 강유전체 캐패시터(195)의 유효 면적을 확장시킬 수 있다. 또한, 제1 하드 마스크(460)가 강유전체층 패턴(475)의 식각 손상을 효과적으로 방지할 수 있기 때문에 강유전 체층 패턴(475)으로부터 누설 전류가 발생되는 차단할 수 있는 동시에 강유전체층 패턴(475)의 열화를 최소화할 수 있다.
반도체 장치의 제조 방법
도 10a 내지 도 10e 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 단면도들을 도시한 것이다.
도 10a를 참조하면, 쉘로우 트렌치 소자 분리(STI) 공정과 같은 소자 분리 공정을 이용하여 반도체 기판(500) 상에 소자 분리막(503)을 형성함으로써, 반도체 기판(500)에 액티브 영역 및 필드 영역을 정의한다. 열 산화법이나 화학 기상 증착 공정으로 소자 분리막(503)이 형성된 반도체 기판(500) 상에 얇은 두께의 게이트 산화막을 형성한다.
상기 게이트 산화막 상에 제1 도전층 및 제1 마스크층을 순차적으로 형성한다. 상기 제1 도전층은 불순물로 도핑된 폴리실리콘으로 구성되며, 상기 제1 마스크층은 후속하여 형성되는 제1 층간 절연막(527)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성된다. 예를 들면, 제1 층간 절연막(527)이 산화물로 이루어질 경우에 상기 제1 마스크층은 실리콘 질화물과 같은 질화물로 이루어진다.
상기 제1 마스크층 상에 제1 포토레지스트 패턴(도시되지 않음)을 형성한 다음, 상기 제1 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제1 마스크층, 제1 도전층 및 게이트 산화막을 순차적으로 패터닝함으로써, 반도체 기판(500) 상에 각기 게이트 산화막 패턴(506), 게이트 도전층 패턴(509) 및 게이트 마스크 패턴 (512)을 포함하는 게이트 구조물(515)들을 형성한다.
본 발명의 다른 실시예에 따르면, 상기 제1 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제1 마스크층을 패터닝함으로써, 상기 제1 도전층 상에 게이트 마스크 패턴(512)을 먼저 형성한다. 이어서, 애싱 공정 및/또는 스트리핑 공정으로 게이트 마스크 패턴(512) 상의 제1 포토레지스트 패턴을 제거한 후, 게이트 마스크 패턴(512)을 식각 마스크로 이용하여 상기 제1 도전층 및 게이트 산화막을 차례로 패터닝함으로써, 반도체 기판(500) 상에 각기 게이트 산화막 패턴(506), 게이트 도전층 패턴(509) 및 게이트 마스크 패턴(512)을 포함하는 게이트 구조물(515)들을 형성할 수 있다.
상기 게이트 구조물(515)들이 형성된 반도체 기판(500) 상에 실리콘 질화물과 같은 질화물로 이루어진 제1 절연막을 형성한 후, 상기 제1 절연막을 이방성 식각하여 각 게이트 구조물(515)들의 측면에 게이트 스페이서(518)를 형성한다.
다시 도 10a를 참조하면, 게이트 스페이서(518)가 형성된 게이트 구조물(515)들을 이온 주입 마스크로 이용하여 게이트 구조물(515)들 사이에 노출되는 반도체 기판(500)에 이온 주입 공정으로 불순물을 주입한 후, 열처리 공정을 수행하여 반도체 기판(500)에 소오스/드레인 영역들에 해당되는 제1 콘택 영역(521) 및 제2 콘택 영역(524)을 형성한다. 여기서, 제1 및 제2 콘택 영역들(521, 524)은 강유전체 캐패시터(580)(도 10e 참조)를 위한 제1 패드(530)와 비트 라인을 위한 제2 패드(533)가 각기 접촉되는 캐패시터 콘택 영역 및 비트 라인 콘택 영역으로 구분된다. 예를 들면, 제1 콘택 영역(521)은 제1 패드(530)가 접촉되는 캐패시터 콘택 영역에 해당되며, 제2 콘택 영역(524)은 제2 패드(533)가 접속되는 비트 라인 콘택 영역에 해당된다. 이에 따라, 반도체 기판(500) 상에는 각기 게이트 구조물(515), 게이트 스페이서(518) 및 콘택 영역들(521, 524)을 포함하는 트랜지스터들이 형성된다.
본 발명의 다른 실시예에 따르면, 각 게이트 구조물(515)의 측벽에 게이트 스페이서(518)를 형성하기 전에, 게이트 구조물(515)들 사이에 노출되는 반도체 기판(500)에 낮은 농도의 불순물을 1차적으로 이온 주입한다. 이어서, 게이트 구조물(515)의 측벽에 게이트 스페이서(518)를 형성한 후, 상기 1차 이온 주입된 반도체 기판(500)에 높은 농도의 불순물을 2차적으로 이온 주입하여 LDD(Lightly Doped Drain) 구조를 갖는 제1 및 제2 콘택 영역(521, 524)을 형성할 수 있다.
상기 게이트 구조물(515)들을 덮으면서 반도체 기판(500) 상에 산화물로 이루어진 제1 층간 절연막(527)을 형성한다. 제1 층간 절연막(527)은 BPSG, PSG, SOG, PE-TEOS, USG 또는 HDP-CVD 산화물을 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 고밀도 플라즈마 화학 기상 증착 공정 또는 원자층 적층 공정을 이용하여 형성한다.
화학 기계적 연마 공정, 에치백 공정 또는 화학 기계적 연마와 에치백을 조합한 공정을 이용하여 제1 층간 절연막(527)의 상부를 제거함으로써, 제1 층간 절연막(527)의 상면을 평탄화시킨다. 여기서, 제1 층간 절연막(527)은 게이트 마스크 패턴(518)의 상면으로부터 소정의 높이를 갖게 형성된다. 한편, 게이트 마스크 패턴(518)의 상면이 노출될 때까지 제1 층간 절연막(527)을 식각하여 제1 층간 절연 막(527)의 상면을 평탄화할 수 있다.
제1 층간 절연막(527) 상에 제2 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제2 포토레지스트 패턴을 식각 마스크로 이용하여 제1 층간 절연막(527)을 부분적으로 식각함으로써, 제1 층간 절연막(527)에 반도체 기판(500)에 형성된 제1 및 제2 콘택 영역(521, 524)을 노출시키는 제1 콘택홀들(도시되지 않음)을 형성한다. 바람직하게는, 산화물로 이루어진 제1 층간 절연막(527)을 식각할 때, 질화물로 이루어진 게이트 마스크 패턴(518)에 대하여 높은 식각 선택비를 갖는 식각 가스를 사용하여 제1 층간 절연막(527)을 식각한다. 따라서, 상기 제1 콘택홀들은 게이트 구조물(515)들에 대하여 자기 정렬(self-alignment)되면서 제1 및 제2 콘택 영역(521, 524)을 노출시킨다. 상기 제1 콘택홀들 가운데 일부는 캐패시터 콘택 영역인 제1 콘택 영역(521)을 노출시키며, 상기 제1 콘택홀들 중 다른 부분은 비트 라인 콘택 영역인 제2 콘택 영역(524)을 노출시킨다.
상기 제2 포토레지스트 패턴을 애싱 및/또는 스트립 공정을 통하여 제거한 후, 제1 및 제2 콘택 영역(521, 524)을 노출시키는 상기 제1 콘택홀들을 채우면서 제1 층간 절연막(527) 상에 제2 도전층을 형성한다. 상기 제2 도전층은 고농도의 불순물로 도핑된 폴리실리콘 또는 금속을 사용하여 형성한다.
화학 기계적 연마 공정, 에치백 공정 또는 화학 기계적 연마와 에치백을 조합한 공정을 이용하여 제1 층간 절연막(527)의 상면이 노출될 때까지 상기 제2 도전층을 부분적으로 제거함으로써, 각기 상기 제1 콘택홀들을 매립하는 자기 정렬된 콘택(Self-Aligned Contact: SAC) 패드인 제1 패드(530) 및 제2 패드(533)를 형성 한다. 제1 패드(530)는 캐패시터 콘택 영역인 제1 콘택 영역(521) 상에 형성되며, 제2 패드(533)는 비트 라인 콘택 영역인 제2 콘택 영역(524) 상에 형성된다. 즉, 제1 패드(530)는 캐패시터 콘택 영역에 접촉되며, 제2 패드(533)는 비트 라인 콘택 영역에 접촉된다.
제1 및 제2 패드(530, 533)를 포함하는 제1 층간 절연막(527) 상에 제2 층간 절연막(536)을 형성한다. 제2 층간 절연막(536)은 후속하여 형성되는 비트 라인(539)과 제1 패드(530)를 전기적으로 절연시키는 역할을 한다. 제2 층간 절연막(536)은 BPSG, PSG, SOG, PE-TEOS, USG 또는 HDP-CVD 산화물을 화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 고밀도 플라즈마 화학 기상 증착 공정 또는 원자층 적층 공정을 이용하여 형성한다. 본 발명의 일 실시예에 따르면, 제1 및 제2 층간 절연막(527, 536)은 상기 산화물 가운데 동일한 물질을 사용하여 형성할 수 있다. 본 발명의 다른 실시예에 따르면, 제1 및 제2 층간 절연막(527, 536)은 상기 산화물 중에서 서로 다른 물질을 사용하여 형성할 수 있다.
화학 기계적 연마 공정, 에치백 공정 또는 화학 기계적 연마와 에치백을 조합한 공정을 이용하여 제2 층간 절연막(536)을 부분적으로 제거함으로써, 제2 층간 절연막(536)의 상면을 평탄화시킨다.
제2 층간 절연막(536) 상에 제3 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제3 포토레지스트 패턴을 식각 마스크로 이용하여 제2 층간 절연막(536)을 부분적으로 식각함으로써, 제2 층간 절연막(536)에 제1 층간 절연막(527)에 매립된 제2 패드(533)를 노출시키는 제2 콘택홀(537)을 형성한다.
도 10b를 참조하면, 상기 제3 포토레지스트 패턴을 애싱 및/또는 스트립 공정을 이용하여 제거한 후, 제2 콘택홀(537)을 채우면서 제2 층간 절연막(536) 상에 제3 도전층을 형성한다.
상기 제3 도전층 상에 제4 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제4 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제3 도전층을 식각함으로써, 제2 콘택홀(537)을 채우면서 제2 층간 절연막(536) 상에 비트 라인(539)을 형성한다. 비트 라인(539)은 대체로 금속/금속 화합물로 구성된 제1 층 및 금속으로 이루어진 제2 층으로 이루어진다. 예를 들면, 상기 제1 층은 티타늄/티타늄 질화물(Ti/TiN)로 이루어지며, 상기 제2 층은 텅스텐(W)으로 구성된다.
화학 기상 증착 공정, 플라즈마 증대 화학 기상 증착 공정, 고밀도 플라즈마 화학 기상 증착 공정 또는 원자층 적층 공정을 이용하여 비트 라인(439)을 덮으면서 제2 층간 절연막(536) 상에 제3 층간 절연막(542)을 형성한다. 제3 층간 절연막(542)은 BPSG, PSG, SOG, PE-TEOS, USG 또는 HDP-CVD 산화물을 사용하여 형성된다. 제3 층간 절연막(542)은 제2 층간 절연막(536)과 동일한 물질을 사용하거나 상이한 물질을 사용하여 형성할 수 있다. 바람직하게는, 저온에서 증착되면서 보이드(void)나 심(seam)을 발생시키지 않고 비트 라인(539) 사이의 갭을 매립할 수 있는 HDP-CVD 산화물을 이용하여 제3 층간 절연막(542)을 형성한다.
화학 기계적 연마 공정, 에치백 공정 또는 화학 기계적 연마와 에치백을 조합한 공정으로 제3 층간 절연막(542)을 부분적으로 제거함으로써, 제3 층간 절연막(542)의 상면을 평탄화시킨다. 본 발명의 다른 실시예에 따르면, 인접하는 비트 라인(539)들 사이에 위치하는 제3 층간 절연막(542) 내에 보이드가 발생하는 현상을 방지하기 위하여, 비트 라인(539) 및 제2 층간 절연막(538) 상에 질화물로 이루어진 추가 절연막을 형성한 다음, 이러한 추가 절연막 상에 제3 층간 절연막(542)을 형성할 수도 있다.
제3 층간 절연막(542) 상에 제5 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제5 포토레지스트 패턴을 식각 마스크로 이용하여 제3 층간 절연막(542) 및 제2 층간 절연막(536)을 부분적으로 식각함으로써, 제1 패드(530)들을 노출시키는 제3 콘택홀들(543)을 형성한다. 본 발명의 다른 실시예에 따르면, 제3 콘택홀(543)들을 형성한 후, 추가적인 세정 공정을 수행하여 제3 콘택홀들(543)을 통해 노출되는 제1 패드(530)들의 표면에 존재하는 자연 산화막이나 폴리머 또는 각종 이물질 등을 제거할 수 있다.
도 10c를 참조하면, 제3 콘택홀들(543)을 채우면서 제3 층간 절연막(542) 상에 제4 도전층을 형성한 후, 화학 기계적 연마, 에치백 또는 이들을 조합한 공정을 이용하여 제3 층간 절연막(542)의 상면이 노출될 때까지 상기 제4 도전층을 부분적으로 제거함으로써, 제3 콘택홀들(543) 내에 각기 제3 패드(545)를 형성한다. 제3 패드(545)는 대체로 불순물로 도핑된 폴리실리콘으로 이루어지며, 제1 패드(530)와 후속하여 형성되는 하부 전극(569)(도 10d 참조)을 서로 연결시키는 역할을 한다. 하부 전극(569)은 제3 패드(545) 및 제1 패드(530)를 통하여 제1 콘택 영역(521)에 전기적으로 연결된다.
제3 패드(545) 및 제3 층간 절연막(542) 상에 약 50∼300Å 정도의 두께를 갖는 제1 하부 전극막(548) 및 약 300∼1,000Å 정도의 두께를 갖는 제2 하부 전극막(551)을 순차적으로 형성한다. 이에 따라, 제3 패드(545) 및 제3 층간 절연막(542) 상에는 하부 전극층(552)이 형성된다. 제1 하부 전극막(548)은 금속 질화물을 화학 기상 증착 공정, 스퍼터링 공정 또는 원자층 적층 공정으로 적층하여 형성되며, 제2 하부 전극막(551)은 금속을 스퍼터링 공정, 펄스 레이저 증착 공정 또는 원자층 적층 공정으로 적층하여 형성된다.
제2 하부 전극막(551) 상에 약 200∼1,000Å 정도의 두께를 갖는 강유전체층(554)을 형성한다. 강유전체층(554)은 강유전성 물질이나 칼슘, 란탄, 망간 또는 비스무스 등의 금속이 도핑된 강유전성 물질 내지 금속 산화물을 유기 금속 화학 기상 증착 공정, 졸-겔 공정 또는 원자층 적층 공정으로 적층하여 형성된다. 본 발명의 다른 실시예에 따르면, 강유전체층(554)을 형성하기 전에 제2 하부 전극막(551) 상에 약 10∼500Å 정도의 두께를 갖는 제3 하부 전극막(도시되지 않음)을 형성할 수 있다. 상기 제3 하부 전극막은 구리, 납 또는 비소 등과 같은 금속이 도핑된 스트론튬 루테늄 산화물(SRO), 스트론튬 티타늄 산화물(STO) 또는 칼슘 루테늄 산화물(CRO)을 사용하여 형성된다. 상기 제3 하부 전극막은 약 20∼350℃ 정도의 온도, 약 3∼10mTorr 정도의 낮은 압력 및 불활성 가스 분위기 하에서 약 300∼1,000Ｗ 정도의 전력을 인가하여 형성된다.
강유전체층(554) 상에 약 10∼1,200Å 정도의 두께를 갖는 상부 전극층(557)을 형성한다. 상부 전극층(557)은 스퍼터링 공정, 화학 기상 증착) 공정, 원자층 적층 공정 또는 펄스 레이저 증착 공정을 이용하여 형성된다. 상부 전극층(557)은 이리듐, 백금, 루테늄, 팔라듐, 금, 백금-망간 합금, 이리듐-루테늄 합금, 이리듐 산화물, 스트론튬 루테늄 산화물(SRO), 스트론튬 티타늄 산화물(STO), 란탄 니켈 산화물(LNO) 또는 칼슘 루테늄 산화물(CRO) 등을 사용하여 형성된다. 상부 전극층(540)은 약 20∼350℃ 정도의 온도, 약 3∼10mTorr 정도의 압력 및 불활성 가스 분위기 하에서 약 300∼1,000Ｗ 정도의 전력을 인가하여 형성된다.
강유전체층(554) 상에 상부 전극층(557)을 형성한 다음, 강유전체층(554) 및 상부 전극층(557)을 산소 가스, 질소 가스 또는 이들의 혼합 가스 분위기 하에서 급속 열처리 공정(RTP)으로 열처리하여 상부 전극층(557) 및 강유전체층(554)을 구성하는 물질들을 결정화시킨다.
다시 도 10c를 참조하면, 상부 전극층(557) 상에 제1 하드 마스크층 및 제2 하드 마스크층을 차례로 형성한다. 상기 제1 하드 마스크층은 스퍼터링 공정, 화학 기상 증착(CVD) 공정, 원자층 적층(ALD) 공정 또는 펄스 레이저 증착(ALD) 공정을 이용하여 상부 전극층(557)의 상면으로부터 약 100∼300Å 정도의 두께로 형성된다. 상기 제1 하드 마스크층은 상부 전극층(557), 강유전체층(554) 및 하부 전극층(552)에 대하여 높은 식각 선택비를 갖는 물질을 사용하여 형성된다. 상기 제1 하드 마스크층은 스트론튬 루테늄 산화물(SRO), 스트론튬 티타늄 산화물(STO), 란탄 니켈 산화물(LNO), 칼슘 루테늄 산화물(CRO) 실리콘 질화물 또는 실리콘 산질화물을 사용하여 형성된다.
상기 제2 하드 마스크층은 화학 기상 증착(CVD) 공정, 플라즈마 증대 화학 기상 증착(PECVD) 공정, 펄스 레이저 증착(PLD) 공정 또는 원자층 적층(ALD) 공정 을 이용하여 상기 제1 하드 마스크층의 상면으로부터 약 300∼1,000Å 정도의 두께로 형성된다. 상기 제2 하드 마스크층은 상기 제1 하드 마스크층, 상부 전극층(557) 및 강유전체층(554)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성된다. 예를 들면, 상기 제2 하드 마스크층은 도핑되지 않은 폴리실리콘, 실리콘 산화물 실리콘 질화물과 같은 질화물 또는 실리콘 산질화물과 같은 산질화물을 사용하여 형성된다.
상기 제2 하드 마스크층 상에 제6 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제6 포토레지스트 패턴을 식각마스크로 이용하여 상기 제2 하드 마스크층을 부분적으로 식각함으로써, 상기 제1 하드 마스크층 상에 제2 하드 마스크(563)를 형성한다.
상기 제6 포토레지스트 패턴을 애싱 공정 및/또는 스트리핑 공정을 이용하여 제거한 다음, 제2 하드 마스크(560)를 식각 마스크로 이용하여 상기 제1 하드 마스크층을 패터닝함으로써, 상부 전극층(557) 상에 제1 하드 마스크(50)를 형성한다. 이에 따라, 상부 전극층(557) 상에는 제1 하드 마스크(560) 및 제2 하드 마스크(563)를 포함하는 하드 마스크 구조물(564)이 형성된다. 여기서, 스핀 스크러빙 공정을 이용하여 상기 식각 공정을 통하여 형성된 제2 하드 마스크(563)의 표면을 개선할 수 있다. 한편, 상기 제6 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제2 하드 마스크층 및 상기 제1 하드 마스크층을 연속적으로 식각함으로써, 상부 전극층(557) 상에 하드 마스크 구조물(564)을 형성할 수도 있다.
도 10d를 참조하면, 하드 마스크 구조물(564)을 식각 마스크로 이용하여 상부 전극층(557)을 식각함으로써, 강유전체층(554) 상에 상부 전극(575)을 형성한다. 상부 전극(575)은 실질적으로 약 80∼90°정도의 측벽 경사 각도를 가진다.
제2 하드 마스크(563)를 제1 하드 마스크(560)로부터 제거하여 상부 전극(575) 상에 제1 하드 마스크(560)만을 잔류시킨다. 전술한 바와 같이, 스핀 스크러빙 공정을 이용하여 제2 하드 마스크(563)의 제거에 따라 노출된 제1 하드 마스크(560)의 표면 상태를 개선할 수 있다.
제1 하드 마스크(560)를 식각 마스크로 이용하여 고온에서 강유전체층(554)을 식각함으로써, 제2 하부 전극막(551) 상에 약 80∼90°정도의 높은 측벽 경사 각도를 가지는 강유전체층 패턴(572)을 형성한다. 고온에서 강유전체층(554)을 식각하는 식각 공정 동안 제1 하드 마스크(560)가 상부 전극(575)을 충분히 보호하기 때문에 상부 전극(575)의 측벽은 약 80∼90°정도의 높은 측벽 경사 각도를 유지한다.
제1 하드 마스크(560)를 계속적으로 식각 마스크로 이용하는 식각 공정을 통하여 제2 하부 전극막(551) 및 제1 하부 전극막(548)을 차례로 식각함으로써, 제3 층간 절연막(542) 및 제3 패드(545) 상에 하부 전극(569)을 형성한다.
도 10e를 참조하면, 상부 전극(575)으로부터 제1 하드 마스크(560)를 제거하여, 기판(500)의 상부에 하부 전극(569), 강유전체층 패턴(572) 및 상부 전극(575)을 구비하는 강유전체 캐패시터(580)를 완성한다. 제1 및 제2 하드 마스크(560, 563)를 포함하는 하드 마스크 구조물(564)을 이용하여 형성된 강유전체 캐패시터(580)는 반도체 기판(500)에 평행한 방향에 대하여 약 80∼90°정도의 높은 측벽 경사 각도를 가진다.
도시하지는 않았으나, 강유전체 캐패시터(580)를 덮는 추가 층간 절연막 및 상기 추가 절연막을 통하여 강유전체 캐패시터(580)의 상부 전극(575)에 접촉되는 상부 배선을 형성하여 FRAM 장치와 같은 반도체 메모리 장치를 완성한다.
본 발명에 따르면, 제1 및 제2 하드 마스크를 포함하는 하드 마스크 구조물을 이용하여 상부 전극, 강유전체층 패턴 및 하부 전극을 형성함으로써, 높은 측벽 경사 각도로 인하여 확장된 유효 면적을 강유전체 캐패시터를 형성할 수 있다. 따라서, 이와 같은 강유전체층 패턴을 포함하는 강유전체 캐패시터의 데이터 센싱 마진을 보다 크게 확보할 수 있으며, 데이터 보존력 또는 분극 보존력 등과 같은 강유전적 특성이 개선된 강유전체 캐패시터를 형성할 수 있는 할 수 있다. 또한, 상기 하드 마스크 구조물을 이용하여 강유전체층 패턴의 식각 손상으로 인한 열화를 최소화할 수 있기 때문에, 강유전체층 패턴으로부터 누설 전류가 발생하는 것을 방지할 수 있으므로 강유전체 캐패시터의 전기적 특성을 향상시킬 수 있다. 또한, 상기 강유전체 캐패시터를 구비하는 FRAM 장치와 같은 반도체 장치의 신뢰성을 충분하게 확보할 수 있다.
상술한 바에 있어서, 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (30)

  1. 기판 상에 제1 하부 전극막 및 제2 하부 전극막을 포함하는 하부 전극층을 형성하는 단계;
    상기 하부 전극층 상에 강유전체층을 형성하는 단계;
    상기 강유전체층 상에 상부 전극층을 형성하는 단계;
    상기 상부 전극층 상에 제1 하드 마스크 및 제2 하드 마스크를 구비하는 하드 마스크 구조물을 형성하는 단계; 및
    상기 하드 마스크 구조물을 이용하여 상기 상부 전극층, 상기 강유전체층 및 상기 하부 전극층을 식각하여, 상기 기판 상에 하부 전극, 강유전체층 패턴 및 상부 전극을 형성하는 단계를 포함하는 강유전체 캐패시터의 제조 방법.
  2. 삭제
  3. 제1항에 있어서, 상기 제1 하부 전극막은 티타늄 알루미늄 질화물, 알루미늄 질화물, 티타늄 질화물, 티타늄 실리콘 질화물, 탄탈륨 질화물 및 탄탈륨 실리콘 질화물로 이루어진 그룹 중에서 선택된 하나를 사용하여 형성되며, 상기 제2 하부 전극막은 이리듐, 백금, 루테늄, 팔라듐 및 금으로 이루어진 그룹 중에서 선택된 하나를 사용하여 형성되는 것을 특징으로 하는 강유전체 캐패시터의 제조 방법.
  4. 제1항에 있어서, 상기 하부 전극층을 형성하는 단계는 상기 제2 하부 전극막 상에 제3 하부 전극막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 강유전체 캐패시터의 제조 방법.
  5. 제4항에 있어서, 상기 제3 하부 전극막은 스트론튬 루테늄 산화물(SRO), 스트론튬 티타늄 산화물(STO), 란탄 니켈 산화물(LNO) 및 칼슘 루테늄 산화물(CRO)로 이루어진 그룹 중에서 선택된 하나를 사용하여 형성되는 것을 특징으로 하는 강유전체 캐패시터의 제조 방법.
  6. 제1항에 있어서, 상기 하부 전극층을 형성하기 전에,
    상기 기판 상에 절연 구조물을 형성하는 단계;
    상기 절연 구조물을 관통하는 홀을 형성하는 단계; 및
    상기 홀을 부분적으로 매립하는 패드를 형성하는 단계를 더 포함하는 것을 특징으로 하는 강유전체 캐패시터의 제조 방법.
  7. 제6항에 있어서, 상기 하부 전극층을 형성하는 단계는,
    상기 패드 상에 상기 홀을 완전히 매립하는 상기 제1 하부 전극막을 형성하는 단계; 및
    상기 제1 하부 전극막 및 상기 절연 구조물 상에 상기 제2 하부 전극막을 형성하는 단계를 포함하는 것을 특징으로 하는 강유전체 캐패시터의 제조 방법.
  8. 제1항에 있어서, 상기 강유전체층은 PZT[(Pb, Zr)TiO3], SBT(SrBi2Ti2O9), BLT[(Bi, La)TiO3], PLZT[Pb(La, Zr)TiO3] 및 BST[(Bi, Ti)O3]로 이루어진 그룹 중에서 선택된 어느 하나, 또는 칼슘(Ca), 란탄(Ln), 망간(Mn) 또는 비스무스(Bi)가 도핑된 PZT, SBT, BLT, PLZT 및 BST로 이루어진 그룹 중에서 선택된 어느 하나를 사용하여 형성되는 것을 특징으로 하는 강유전체 캐패시터의 제조 방법.
  9. 제1항에 있어서, 상기 상부 전극층은 이리듐, 백금, 루테늄, 백금-망간 합금, 이리듐-루테늄 합금, 이리듐 산화물, 스트론튬 루테늄 산화물(SRO), 스트론튬 티타늄 산화물(STO), 란탄 니켈 산화물(LNO) 및 칼슘 루테늄 산화물(CRO)로 이루어진 그룹 중에서 선택된 하나를 사용하여 형성되는 것을 특징으로 하는 강유전체 캐패시터의 제조 방법.
  10. 제1항에 있어서, 상기 상부 전극층을 형성하는 단계는,
    상기 강유전체층 상에 제1 상부 전극막을 형성하는 단계; 및
    상기 제1 상부 전극막 상에 제2 상부 전극막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 강유전체 캐패시터의 제조 방법.
  11. 제10항에 있어서, 상기 제1 상부 전극막은 스트론튬 루테늄 산화물(SRO), 스트론튬 티타늄 산화물(STO), 란탄 니켈 산화물(LNO) 및 칼슘 루테늄 산화물(CRO)로 이루어진 그룹 중에서 선택된 하나를 사용하여 형성되며, 상기 제2 상부 전극막은 이리듐, 백금, 루테늄, 팔라듐 및 금으로 이루어진 그룹 중에서 선택된 하나를 사용하여 형성되는 것을 특징으로 하는 강유전체 캐패시터의 제조 방법.
  12. 제1항에 있어서, 상기 하드 마스크 구조물을 형성하는 단계는,
    상기 상부 전극층 상에 제1 하드 마스크층을 형성하는 단계;
    상기 제1 하드 마스크층 상에 제2 하드 마스크층을 형성하는 단계; 및
    상기 제2 하드 마스크층 및 상기 제1 하드 마스크층을 식각하여 상기 상부 전극층 상에 상기 제1 하드 마스크 및 상기 제2 하드 마스크를 형성하는 단계를 더 포함하는 것을 특징으로 하는 강유전체 캐패시터의 제조 방법.
  13. 제12항에 있어서, 상기 제1 하드 마스크층은 스트론튬 루테늄 산화물(SRO), 스트론튬 티타늄 산화물(STO), 칼슘 루테늄 산화물(CRO), 실리콘 질화물 및 실리콘 산질화물로 이루어진 그룹 중에서 선택된 하나를 사용하여 형성되는 것을 특징으로 하는 강유전체 캐패시터의 제조 방법.
  14. 제12항에 있어서, 상기 제1 하드 마스크층은 스퍼터링 공정, 화학 기상 증착 공정, 원자층 적층 공정 또는 펄스 레이저 증착 공정을 이용하여 형성되는 것을 특징으로 하는 강유전체 캐패시터의 제조 방법.
  15. 제12항에 있어서, 상기 제2 하드 마스크층은 실리콘 질화물, 실리콘 산화물, 도핑되지 않은 폴리실리콘 및 실리콘 산질화물로 이루어진 그룹 중에서 선택된 하나를 사용하여 형성되는 것을 특징으로 하는 강유전체 캐패시터의 제조 방법.
  16. 제12항에 있어서, 상기 제2 하드 마스크층은 화학 기상 증착 공정, 원자층 적층 공정, 펄스 레이저 증착 공정 또는 플라즈마 증대 화학 기상 증착 공정을 이용하여 형성되는 것을 특징으로 하는 강유전체 캐패시터의 제조 방법.
  17. 제1항에 있어서, 상기 제1 하드 마스크와 상기 제2 하드 마스크 사이의 두께 비는 1：1∼1：10인 것을 특징으로 하는 강유전체 캐패시터의 제조 방법.
  18. 제1항에 있어서, 상기 상부 전극을 형성한 후, 상기 제2 하드 마스크를 제거하는 단계를 더 포함하는 것을 특징으로 하는 강유전체 캐패시터의 제조 방법.
  19. 제1항에 있어서, 상기 강유전체 캐패시터의 측벽은 상기 기판에 평행한 방향에 대하여 80∼90°의 각도를 가지는 것을 특징으로 하는 강유전체 캐패시터의 제조 방법.
  20. 기판 상에 하부 구조물을 형성하는 단계;
    상기 하부 구조물 상에 절연 구조물을 형성하는 단계;
    상기 절연 구조물을 관통하여 상기 하부 구조물에 접촉되는 패드를 형성하는 단계;
    상기 패드 및 상기 절연 구조물 상에 제1 하부 전극막 및 제2 하부 전극막을 포함하는 하부 전극층을 형성하는 단계;
    상기 하부 전극층 상에 강유전체층을 형성하는 단계;
    상기 강유전체층 상에 상부 전극층을 형성하는 단계;
    상기 상부 전극층 상에 제1 하드 마스크 및 제2 하드 마스크를 구비하는 하드 마스크 구조물을 형성하는 단계; 및
    상기 하드 마스크 구조물을 이용하여 상기 상부 전극층, 상기 강유전체층 및 상기 하부 전극층을 식각하여, 상기 절연 구조물 및 패드 상에 하부 전극, 강유전체층 패턴 및 상부 전극을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  21. 삭제
  22. 제20항에 있어서, 상기 하부 전극층을 형성하는 단계는 상기 제2 하부 전극막 상에 제3 하부 전극막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  23. 제20항에 있어서, 상기 패드를 형성하는 단계는,
    상기 절연 구조물에 상기 하부 구조물을 노출시키는 홀을 형성하는 단계;
    상기 홀을 채우면서 상기 절연 구조물 상에 도전층을 형성하는 단계; 및
    상기 도전층을 제거하여 상기 홀을 부분적으로 매립하는 상기 패드를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  24. 제23항에 있어서, 상기 하부 전극층을 형성하는 단계는,
    상기 패드 상에 상기 홀을 완전히 매립하는 상기 제1 하부 전극막을 형성하는 단계;
    상기 제1 하부 전극막 및 상기 절연 구조물 상에 상기 제2 하부 전극막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  25. 제20항에 있어서, 상기 상부 전극층을 형성하는 단계는,
    상기 강유전체층 상에 제1 상부 전극막을 형성하는 단계; 및
    상기 제1 상부 전극막 상에 제2 상부 전극막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  26. 제20항에 있어서, 상기 하드 마스크 구조물을 형성하는 단계는,
    상기 상부 전극층 상에 제1 하드 마스크층을 형성하는 단계;
    상기 제1 하드 마스크층 상에 제2 하드 마스크층을 형성하는 단계; 및
    상기 제2 하드 마스크층 및 상기 제1 하드 마스크층을 식각하여 상기 상부 전극층 상에 상기 제1 하드 마스크 및 상기 제2 하드 마스크를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  27. 제26항에 있어서, 상기 제1 하드 마스크층은 스트론튬 루테늄 산화물(SRO), 스트론튬 티타늄 산화물(STO), 칼슘 루테늄 산화물(CRO), 실리콘 질화물 및 실리콘 산질화물로 이루어진 그룹 중에서 선택된 하나를 사용하여 형성되며, 상기 제2 하드 마스크층은 실리콘 질화물, 실리콘 산화물, 도핑되지 않은 폴리실리콘 및 실리콘 산질화물로 이루어진 그룹 중에서 선택된 하나를 사용하여 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  28. 제26항에 있어서, 상기 제1 하드 마스크층은 스퍼터링 공정, 화학 기상 증착 공정, 원자층 적층 공정 또는 펄스 레이저 증착 공정을 이용하여 형성되며, 상기 제2 하드 마스크층은 화학 기상 증착 공정, 원자층 적층 공정, 펄스 레이저 증착 공정 또는 플라즈마 증대 화학 기상 증착 공정을 이용하여 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  29. 제20항에 있어서, 상기 상부 전극을 형성한 후, 상기 제2 하드 마스크를 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  30. 제20항에 있어서, 상기 제1 하드 마스크와 상기 제2 하드 마스크 사이의 두께 비는 1：1∼1：10인 것을 특징으로 하는 반도체 장치의 제조 방법.
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