KR100725080B1

KR100725080B1 - 정보 처리 장치 및 시스템 버스 제어 방법

Info

Publication number: KR100725080B1
Application number: KR1020050038470A
Authority: KR
Inventors: 사토시 수에
Original assignee: 후지쯔 가부시끼가이샤
Priority date: 2005-01-18
Filing date: 2005-05-09
Publication date: 2007-06-08
Also published as: JP4558519B2; US20060161714A1; CN1808406A; CN100456267C; EP1681632A3; KR20060083837A; EP1681632A2; JP2006201881A

Abstract

본 발명은 드라이버나 OS가 PCI Express에 대응하고 있지 않는 경우라도, PCI Express 인터페이스의 레인 수가 감소한 경우에 적절한 대처를 행할 수 있는 정보 처리 장치 및 시스템 버스 제어 방법을 제공하는 것을 목적으로 한다.

MMB(400)는 시스템의 초기화 완료 시에, 절충된 링크폭(Negotiated Link Width) 레지스터(211c)의 값을 참조하고, 이 값을 자신이 갖는 기억 수단인 RAM(420)에 기억해 둔다. 그리고, OS나 하드웨어로부터 어떠한 장치의 이상 통지를 수신한 경우에는, 재차 절충된 링크폭 레지스터(211c)의 값을 참조하여, RAM(420)에 기억해 둔 값과 비교한다. 그리고, 양자의 값이 상이한 경우에는 레인 수가 감소된 취지의 메시지를 콘솔에 송신하고, 장치를 분리하는 등의 소정의 대응을 실시한다.

Description

정보 처리 장치 및 시스템 버스 제어 방법 {METHOD AND APPARATUS FOR MONITORING NUMBER OF LANES BETWEEN CONTROLLER AND PCI EXPRESS DEVICE}

도 1은 PCI Express에 있어서 장치의 접속 방식을 설명하기 위한 설명도이다.

도 2는 본 실시예에 따른 시스템 버스 제어 방식을 적용하는 정보 처리 장치의 구성을 도시하는 블록도이다.

도 3은 도 2에 도시한 I/O 유닛의 구성을 도시하는 블록도이다.

도 4는 도 3에 도시한 제어 레지스터의 구성을 도시하는 블록도이다.

도 5는 도 2에 도시한 MMB의 구성을 도시하는 블록도이다.

도 6은 MMB상에서 동작하는 펌웨어의 구성을 도시하는 블록도이다.

도 7은 도 2에 도시한 정보 처리 장치의 처리 순서를 도시하는 흐름도이다.

도 8은 도 2에 도시한 정보 처리 장치의 처리 순서를 도시하는 흐름도이다.

<도면의 주요 부분에 대한 부호의 설명>

10 : 정보 처리 장치

100, 101, 102, 103 : 시스템 보드

100, 201, 202, 203 : I/O 유닛

210 : I/O 브리지

211, 212, 213 : 제어 레지스터

211a : 링크 상태 레지스터

211b : 링크 속도 레지스터

211c : 절충된 링크폭 레지스터

211d : 이용가능한 링크폭 레지스터

211e : 최대 링크폭 레지스터

211f : 인터럽트 마스크 레지스터

211g : 에러 상태 레지스터

220 : 온보드 장치

230 : PCI 브리지

240 : 슬롯

300 : 크로스바 스위치(XB)

400 : MMB

410 : CPU

420 : RAM

430 : 네트워크 컨트롤러

440 : 플래시 메모리

450 : 실시간 클럭(RTC)

460a, 460b, 460c, 460d, 460e : SMBUS 컨트롤러

500 : 펌웨어

510 : IPMI(2. 0)

520 : OEM 확장부

521 : 파티션 제어부

522 : 스케줄 제어부

523 : 펌웨어 갱신부

본 발명은 정보 처리 장치 및 시스템 버스 제어 방법에 관한 것으로서, 특히 드라이버나 OS가 PCI Express에 대응하지 않는 경우에 PCI Express 인터페이스의 레인 수의 감소를 검출함과 함께 이 감소에 적절하게 대처할 수 있는 정보 처리 장치 및 시스템 버스 제어 방법에 관한 것이다.

최근, 프로세서의 급속한 고속화에 수반하여, 프로세서에 관련된 각종 인터페이스의 고속화가 강하게 요구되고 있다. 예컨대, 퍼스널 컴퓨터 등에 있어서 프로세서와 각종 장치를 접속하기 위해서 이용되어 온 PCI의 전송 속도(133 MB/초 정도)로는 프로세서의 성능을 살릴 수 없게 되어 있다. 그 때문에, PCI는 전송 속도가 보다 고속(500 MB/초 정도)인 PCI Express라는 인터페이스로 대체되는 중이다. PCI Express의 사양은 예컨대 비특허 문헌 1에 상세히 기재되어 있다.

PCI Express에서는 전송 속도를 향상시키기 위해서, 종래의 병렬 인터페이스 대신에 직렬 인터페이스가 채용되고 있다. 직렬 인터페이스는 병렬 인터페이스와 같이 신호간에 동기를 취할 필요가 없고, 노이즈 등의 영향도 잘 받지 않는다, 또한 PCI Express에서는 복수의 인터페이스를 통괄하여 이용함으로써, 더욱 고속인 전송 속도를 실현할 수 있다.

도 1은 PCI Express에 있어서 장치의 접속 방식을 설명하기 위한 설명도이다. PCI Express에서는 컨트롤러와 PCI Express 장치 사이의 상하 한 쌍의 인터페이스를 레인이라고 부른다. 그리고, 컨트롤러와 PCI Express 장치를 1 내지 복수의 레인으로 접속한다.

PCI Express는 종래의 PCI와 소프트웨어상의 호환성을 확보하고 있다. 즉, PCI Express 특유의 기능을 필요로 하지 않는 한은, 종래의 PCI에 대응한 드라이버나 OS(Operating System)를 그대로 이용할 수 있다.

(비특허 문헌 1)“PCI Express Base Specification 1.0a", [online], PCI-SIG, 2005년 1월 5일 검색, 인터넷<URL:http://www.pcisig.com/specifications

/pciexpress/base/>

그러나, 예컨대 본래 2 레인에 의해 접속되어야 하는 PCI Express 장치가 인터페이스의 고장 등에 의해 1 레인으로 접속되어 버렸다고 해도, 종래의 PCI에 대응한 드라이버나 OS는 그대로 동작해버린다. 즉 종래의 PCI에는 복수의 레인을 통괄하여 이용한다는 개념이 존재하지 않기 때문에, 일부의 레인이 기능하지 않는 상태(= 컨트롤러와 PCI Express 장치를 접속하는 레인 수가 감소한 상태)에서도 상기 드라이버나 OS는 그것을 검출할 수 없다.

그 때문에 종래의 드라이버나 OS를 그대로 이용하고 있으면, PCI Express로 접속한 장치가 기대대로 동작하지 않는 경우가 있다. 예컨대, 기억 장치의 경우, 레인 수가 감소하면, 본래 기대되는 바와 같은 고속인 전송 속도를 얻을 수 없다. 또한, 레인 수의 감소를 일으킨 고장을 검출할 수 없는 상태로 시스템이 계속 가동되면, 연쇄적인 고장에 의해 대규모 장해를 초래할 가능성도 있다.

본 발명은 전술한 종래 기술에 의한 문제점을 해소하기 위해서 이루어진 것이며, 드라이버나 OS가 PCI Express에 대응하지 않는 경우라도, PCI Express 인터페이스의 레인 수의 감소를 검출함과 함께 이 감소에 적절하게 대처할 수 있는 정보 처리 장치 및 시스템 버스 제어 방법을 제공하는 것을 목적으로 한다.

전술한 과제를 해결하고, 목적을 달성하기 위해서, 본 발명은 복수의 레인으로 이루어지는 PCI Express 인터페이스를 갖는 정보 처리 장치로서, 상기 PCI Express 인터페이스의 제어를 행하고 이 인터페이스의 동작 상태를 유지하는 컨트롤러와, 정보 처리 장치의 초기 처리 완료 시에 상기 컨트롤러로부터 상기 PCI Express 인터페이스의 동작 상태를 취득하여 기억하며 고장 발생의 통지를 수신한 경우에 기억하고 있는 동작 상태와 상기 컨트롤러가 유지하고 있는 동작 상태를 비교하여 레인 수가 감소되고 있음을 검출하면 미리 정해진 소정의 대응 처리를 행하는 시스템 관리 장치를 구비한 것을 특징으로 한다.

또한, 본 발명은 필요한 전송 속도에 따라서 복수의 직렬 접속 회선을 통괄하여 장치를 접속하는 시스템 버스 인터페이스를 갖는 정보 처리 장치로서, 상기 시스템 버스 인터페이스의 제어를 행하고 이 인터페이스의 동작 상태를 유지하는 컨트롤러와, 정보 처리 장치의 초기 처리 완료 시에 상기 컨트롤러로부터 상기 시스템 버스 인터페이스의 동작 상태를 취득하여 기억하며 고장 발생의 통지를 수신한 경우에 기억하고 있는 동작 상태와 상기 컨트롤러가 유지하고 있는 동작 상태를 비교하여 레인 수가 감소되어 있음을 검출하면 미리 정해진 소정의 대응 처리를 행하는 시스템 관리 장치를 구비한 것을 특징으로 한다.

또한, 본 발명은 필요한 전송 속도에 따라서 복수의 직렬 접속 회선을 통괄하여 장치를 접속하는 시스템 버스 인터페이스를 제어하는 시스템 버스 제어 방법으로서, 정보 처리 장치의 초기 처리 완료 시에 상기 시스템 버스 인터페이스의 제어를 행하는 컨트롤러로부터 인터페이스의 동작 상태를 취득하여 기억하는 공정과, 고장 발생의 통지를 수신한 경우에 기억하고 있는 동작 상태와 상기 컨트롤러가 유지하고 있는 동작 상태를 비교하여 레인 수가 감소되어 있음을 검출하면 미리 정해진 소정의 대응 처리를 행하는 공정을 포함한 것을 특징으로 한다.

본 발명에 의하면, 레인 수의 감소를 감시하고, 레인 수가 감소한 경우에 대응 처리를 행하는 구조를 하드웨어에 설치하였기 때문에, 드라이버나 OS가 PCI Express에 대응하지 않는 경우라도, 레인 수가 감소한 경우에 적절한 대응을 행할 수 있다.

또한, 본 발명은 상기한 발명에 있어서, PCI Express 인터페이스에 접속된 장치가 본래 접속되어야 하는 레인 수를 기억하는 기억 수단을 추가로 구비하고, 상기 시스템 관리 장치는 정보 처리 장치의 초기 처리 완료 시에 상기 컨트롤러로 부터 상기 PCI Express 인터페이스의 동작 상태를 취득하고, 이 정보에 포함되는 접속 레인 수와 상기 기억 수단에 기억되어 있는 레인 수를 비교하여, 레인 수가 감소되어 있음을 검출하면 미리 정해진 소정의 대응 처리를 행하는 것을 특징으로 한다.

본 발명에 의하면, PCI Express 인터페이스에 접속된 장치가 본래 접속되어야 하는 레인 수를 기억해 두고, 시스템 기동 시에 그 기억된 대로의 레인 수로 접속이 행해졌는지를 확인하도록 구성하였기 때문에, 레인 수가 감소된 상태로 시스템이 기동되는 것을 방지할 수 있다.

또한, 본 발명은 상기한 발명에 있어서, 상기 컨트롤러는 제어 대상의 PCI Express 인터페이스에 관한 고장이 발생한 경우에, 상기 시스템 관리 장치에 고장이 발생한 취지를 통지하는 수단을 구비한 것을 특징으로 한다.

본 발명에 의하면, PCI Express 인터페이스의 컨트롤러로부터 시스템 관리 장치에 대하여 고장 발생의 통지를 행하도록 구성하였기 때문에, 드라이버나 OS로부터 고장의 통지가 없는 경우라도, 레인 수의 감소 등의 PCI Express 인터페이스의 고장을 시스템 관리 장치가 검출할 수 있다.

또한, 본 발명은 상기한 발명에 있어서, 프로세서와 상기 컨트롤러의 접속을 동적으로 변경할 수 있는 스위치를 더 포함하고, 상기 시스템 관리 장치는 레인 수가 감소한 것을 검출한 경우에, 상기 스위치를 제어하여 레인 수가 감소된 컨트롤러를 동적으로 분리함으로써, 프로세서의 가동 상태를 지속시키는 것을 특징으로 한다.

본 발명에 의하면, 레인 수가 감소한 경우라도 시스템이 계속 동작할 수 있도록 구성하였기 때문에, 시스템의 운용과 보수를 유연하게 행할 수 있다.

또한, 본 발명은 상기한 발명에 있어서, 상기 시스템 관리 장치는 레인 수의 감소에 의해 분리한 컨트롤러를 대체 컨트롤러가 실장된 취지의 통지를 수신한 경우에, 프로세서의 가동 상태를 지속시킨 상태로, 상기 스위치를 제어하여 상기 대체 컨트롤러의 내장 처리를 행하는 것을 특징으로 한다.

본 발명에 의하면, 시스템이 계속 동작중인 상태에서, 레인 수가 감소한 컨트롤러의 대체 컨트롤러를 내장할 수 있도록 구성하였기 때문에, 시스템의 운용과 보수를 유연하게 행할 수 있다.

또한, 본 발명은 상기한 발명에 있어서, 상기 시스템 관리 장치는 프로세서의 가동 상태를 계속시킨 채로 대체 컨트롤러의 내장 처리를 행하는 경우에, 상기 컨트롤러로부터 상기 PCI Express 인터페이스의 동작 상태를 취득하고, 이 정보에 포함되는 접속 레인 수와 상기 기억 수단에 기억되어 있는 레인 수를 비교하여, 레인 수가 감소되어 있음을 검출하면, 미리 정해진 소정의 대응 처리를 행하는 것을 특징으로 한다.

본 발명에 의하면, PCI Express 인터페이스에 접속된 장치가 본래 접속되어야 하는 레인 수를 기억해 두고, 대체 컨트롤러의 내장 시에 그 기억된 대로의 레인 수로 접속이 행해졌는지를 확인하도록 구성하였기 때문에, 레인 수가 감소된 상태로 시스템이 동작하는 것을 방지할 수 있다.

본 발명에 의하면, 레인 수의 감소를 감시하고, 레인 수가 감소된 경우에 대 응 처리를 행하는 구조를 하드웨어에 설치하였기 때문에, 드라이버나 OS가 PCI Express에 대응하지 않는 경우라도 레인 수가 감소된 경우에 적절한 대응을 행할 수 있는 효과를 나타낸다.

또한, 본 발명에 의하면, PCI Express 인터페이스에 접속된 장치가 본래 접속되어야 하는 레인 수를 기억해 두고, 시스템 기동 시에 그 기억된 대로의 레인 수로 접속이 행해졌는지를 확인하도록 구성하였기 때문에, 레인 수가 감소된 상태로 시스템이 기동하는 것을 방지할 수 있는 효과를 나타낸다.

또한, 본 발명에 의하면, PCI Express 인터페이스의 컨트롤러로부터 시스템 관리 장치에 대하여 고장 발생의 통지를 행하도록 구성하였기 때문에, 드라이버나 OS로부터 고장의 통지가 없는 경우라도, 레인 수의 감소 등의 PCI Express 인터페이스의 고장을 시스템 관리 장치가 검출할 수 있는 효과를 나타낸다.

또한, 본 발명에 의하면, 레인 수가 감소된 경우라도 시스템이 계속 동작할 수 있도록 구성하였기 때문에, 시스템의 운용과 보수를 유연하게 행할 수 있는 효과를 나타낸다.

또한, 본 발명에 의하면, 시스템이 계속 동작 중인 상태에서 레인 수가 감소된 컨트롤러의 대체 컨트롤러를 내장할 수 있도록 구성하였기 때문에, 시스템의 운용과 보수를 유연하게 행할 수 있는 효과를 나타낸다.

또한, 본 발명에 의하면, PCI Express 인터페이스에 접속된 장치가 본래 접속되어야 하는 레인 수를 기억해 두고, 대체 컨트롤러의 내장 시에 그 기억된 대로의 레인 수로 접속이 행해졌는지를 확인하도록 구성하였기 때문에, 레인 수가 감소 된 상태로 시스템이 동작하는 것을 방지할 수 있는 효과를 나타낸다.

이하에 첨부 도면을 참조하여, 본 발명에 따른 정보 처리 장치 및 시스템 버스 제어 방법의 바람직한 실시 형태를 상세히 설명한다.

우선, 본 실시예에 따른 시스템 버스 제어 방식을 적용하는 정보 처리 장치에 관해서 설명한다. 도 2는 본 실시예에 따른 시스템 버스 제어 방식을 적용하는 정보 처리 장치의 구성을 도시하는 블록도이다. 동 도면에 도시하는 바와 같이, 정보 처리 장치(10)는 시스템 보드(100∼103)와 I/O 유닛(200∼203)을 크로스바 스위치(XB)(300)를 통해서 접속한 구성을 취한다. 또한, 시스템 보드(100∼103), I/O 유닛(200∼203) 및 크로스바 스위치(300)에는 이들 접속 상태를 제어하는 MMB(Management Board)(400)도 접속된다.

시스템 보드(100∼103)는 프로세서 및 메모리를 탑재한 보드이다. I/O 유닛(200∼203)은 PCI Express 장치 등의 각종 장치를 접속하기 위한 장치이다. 크로스바 스위치(300)는 시스템 보드(100∼103)와 I/O 유닛(200∼203)을 접속하기 위한 스위치이다. MMB(400)는 정보 처리 장치(10)에 따른 각종 관리 처리를 행하는 시스템 관리 장치이고, 시스템 보드(100∼103)와 I/O 유닛(200∼203)의 접속 상태의 제어도 행한다.

크로스바 스위치(300)를 통해서 접속된 시스템 보드와 I/O 유닛의 조합은 파티션이라 불리고, 각각의 파티션은 독립된 시스템과 같이 동작한다. 예컨대, 도 2의 예에서는 시스템 보드(100)와, I/O 유닛(200)이 하나의 파티션을 구성하고, 시스템 보드(101∼102)와 I/O 유닛(201∼202)이 또 하나의 파티션을 구성하고 있다. 이들 파티션은 독립되어 있기 때문에, 각각 다른 OS를 동작시킬 수도 있다.

또한, 크로스바 스위치(300)에 접속되는 시스템 보드나 I/O 유닛의 수는 몇 대라도 상관없다.

다음에, I/O 유닛의 구성에 관해서 설명한다. 여기서는 I/O 유닛(200)을 예로 들어 설명하지만, I/O 유닛(201∼203)도 동일한 구성을 갖는다.

도 3은 도 2에 도시한 I/O 유닛(200)의 구성을 도시하는 블록도이다. 동 도면에 도시하는 바와 같이, I/O 유닛(200)은 I/O 브리지(210)를 가지고, I/O 브리지(210) 산하에 각종 PCI Express 장치를 접속한다. I/O 브리지(210)는 PCI Express 장치와 크로스바 스위치(300) 사이에서 신호의 변환을 행하는 장치이며, 접속되는 PCI Express 장치마다 제어 레지스터를 갖는다. 또한, I/O 브리지(210)는 크로스바 스위치(300)와의 접속 상태의 제어를 수신하기 위해서 MMB(400)와도 접속된다.

도 3의 예에서는 I/O 브리지(210) 산하에 온보드 장치(220)와, PCI 브리지(230)와, 슬롯(240)이 접속되어 있고, 이들에 대응한 제어 레지스터(211∼213)가 설치되어 있다. 온보드 장치(220)는 I/O 유닛(200)에 온보드로 제공된 PCI Express 장치이며, 예컨대, 네트워크 인터페이스 장치 등이 이들에 해당한다. PCI 브리지(230)는 종래의 PCI 장치를 접속하기 위한 브리지이다. 슬롯(240)은 확장 보드로서 제공되는 PCI Express 장치를 접속하기 위한 슬롯이다.

I/O 브리지(210)는 도 1의 컨트롤러에 해당하고, I/O 브리지(210)와 온보드 장치(220) 사이와, I/O 브리지(210)와 PCI 브리지(230) 사이, I/O 브리지(210)와 슬롯(240)의 사이가 각각 PCI Express에 의해서 접속되는 구성으로 되어 있다. 각 각의 접속은 포트라고 불리고, 1 내지 복수의 레인으로 이루어지고 있다. 또한, I/O 브리지(210) 산하에 접속되는 장치나 슬롯은 이 예 그대로일 필요는 없고, 어떠한 장치나 슬롯이 몇 개 접속되어 있어도 상관없다.

다음에, 제어 레지스터의 구성에 관해서 설명한다. 여기서는 제어 레지스터(211)를 예로 들어 설명하지만, 제어 레지스터(212∼213)도 동일한 구성을 갖는다.

도 4는 도 3에 도시한 제어 레지스터(211)의 구성을 도시하는 블록도이다. 동 도면에 도시하는 바와 같이, 제어 레지스터(211)는 PCI Express의 제어를 행하기 위한 각종 레지스터를 갖는다. 제어 레지스터(211)가 갖는 레지스터는 크게 구별하여 2종류가 존재한다. 하나는 PCI Express의 사양을 실현하기 위한 것이고, 또 하나는 레인 수의 감소를 감시하기 위한 것이다. 그리고, 이들 레지스터는 MMB(400)로부터 참조 및/또는 설정이 가능하게 되어 있다.

링크 상태(Link Status) 레지스터(211a)와, 링크 속도(Link Speed) 레지스터(211b)와, 절충된 링크폭 레지스터(211c)는 PCI Express의 사양을 실현하기 위한 레지스터의 일부이다. 링크 상태 레지스터(211a)는 장치의 접속 상태를 유지한다. 링크 속도 레지스터(211b)는 장치 간의 전송 속도를 유지한다. 절충된 링크폭 레지스터(211c)는 장치와의 접속 레인 수를 유지한다.

MMB(400)는 시스템의 초기화 완료 시에, 절충된 링크폭 레지스터(211c)의 값을 참조하고, 이 값을 자신이 갖는 기억 수단인 RAM(420)에 기억해 둔다. 그리고, OS나 하드웨어로부터 어떠한 장치의 이상 통지를 수신한 경우에는, 재차 절충된 링크폭 레지스터(211c)의 값을 참조하여, RAM(420)에 기억해 둔 값과 비교한다. 그리 고, 양자의 값이 상이한 경우에는 레인 수가 감소된 취지의 메시지를 콘솔로 송신하고, 장치를 분리하는 등의 소정의 대응을 실시한다.

이와 같이, MMB(400)에 레인 수의 감소의 감시와 대응을 행하는 기능을 갖게 함으로써, 드라이버나 OS가 PCI Express에 대응하지 않는 경우라도, 레인 수가 감소한 경우에 적절한 처리를 행하는 것이 가능하게 된다. 또한, MMB(400)는 원래 각종 제어 관리 기능을 구비하고 있기 때문에, 아주 작은 기능 추가에 의해 레인 수의 감소의 감시와 대응을 행하는 기능을 실현할 수 있다.

이용가능한 링크폭 레지스터(211d)와, 최대 링크폭 레지스터(211e)와, 인터럽트 마스크 레지스터(211f)와, 에러 상태 레지스터(211g)는 레인 수의 감소를 감시하기 위한 레지스터이다. 이용가능한 링크폭 레지스터(211d)에는 접속되어 있는 장치가 사양 상 이용 가능한 레인 수가 유지된다. 최대 링크폭 레지스터(211e)에는 I/O 유닛 측에서 물리적으로 접속 가능한 레인 수가 유지된다.

MMB(400)는 시스템의 초기화 완료 시에, 이용가능한 링크폭 레지스터(211d)와 최대 링크폭 레지스터(211e)의 값 중 작은 쪽의 값과, 절충된 링크폭 레지스터(211c)의 값을 비교하여 값이 일치하지 않는 경우에는, 레인 수가 감소된 취지의 메시지를 콘솔로 송신하고, 시스템의 기동을 정지시키는 등의 대처를 행한다.

이와 같이, 본래 접속되어야 하는 레인 수를 레지스터에 유지해 두고, 시스템의 초기화 시에 본래의 레인 수로 장치가 접속되었는지를 MMB(400)가 확인하도록 구성함으로써, 드라이버나 OS가 PCI Express에 대응하고 있지 않는 경우라도, 레인 수가 감소된 상태로 시스템이 기동되는 것을 방지할 수 있다. 또한, 이용가능한 링 크폭 레지스터(211d)와 최대 링크폭 레지스터(211e)의 값은 시스템의 관리자가 설정하는 것으로 하여도 좋고, MMB(400) 등이 자동으로 설정하는 것으로 하여도 좋다.

인터럽트 마스크 레지스터(211f)는 이 포트에 있어서 검출된 에러를 MMB(400)에 인터럽트로서 통지 여부를 설정하기 위한 마스크이다. 에러 상태 레지스터(211g)는 이 포트에 있어서 에러가 발생한 경우에, 에러의 내용에 따른 비트가 설정되는 레지스터이다. 포트에 있어서 어떠한 에러가 검출되면, 그 에러 내용에 따른 비트가 에러 상태 레지스터(211g)에 설정된다. 이 값은 인터럽트 마스크 레지스터(211f)의 값과 논리곱이 취해지며, 어떠한 비트가 설정된 상태로 있으면 MMB(400)에 대하여 인터럽트가 통지되는 구조로 되어 있다.

인터럽트가 통지되면, MMB(400)는 전술한 바와 같이, 절충된 링크폭 레지스터(211c)의 값과 RAM(420)에 기억해 둔 값과 비교하여 레인 수가 감소되어 있는지 여부를 확인한다. 그리고, 레인 수의 감소가 발생되고 있는 경우에는 그 포트에 접속되어 있는 장치의 분리 등의 대응을 행한다.

레인 수의 감소에 의해 장치의 분리를 행한 경우, 그 장치가 시스템의 가동에 필수적인 것이 아닌 한 시스템은 가동을 계속한다. 그리고, 정상적인 포트에 정상적인 장치를 접속하고, MMB(400)를 설정하여, 그 포트를 포함하는 I/O 유닛을 파티션에 참가시킴으로써, 시스템은 원래 상태로 복원된다. 이와 같이, 시스템의 가동을 지속시킨 상태로 시스템을 재구성하는 것을 동적 재구성이라고 부른다.

동적 재구성 실행 시에는 시스템 기동 시와 동일하게 제어 레지스터가 초기 설정되고, MMB(400)에 의해서 레인 수가 감소되어 있지 않는지 여부의 확인이 행해진다.

다음에, MMB의 구성에 관해서 설명한다. 도 5는 도 2에 도시한 MMB(400)의 구성을 도시하는 블록도이다. 동 도면에 도시하는 바와 같이, MMB(400)는 CPU(410)와, RAM(420)과, 네트워크 컨트롤러(430)와, 플래시 메모리(440)와, 실시간 클럭(RTC)(450)과, SMBUS 컨트롤러(460a∼460e)를 접속하여 구성된다.

CPU(410)는 플래시 메모리(440)에 기억된 펌웨어(프로그램)를 실행함으로써 각종 처리를 실현하는 프로세서이다. RAM(420)은 CPU(410)가 각종 처리에 있어서 이용하는 데이터 등을 일시적으로 기억하는 기억 장치이다. 네트워크 컨트롤러(430)는 네트워크를 통해서 콘솔과 각종 정보의 교환을 행하기 위한 네트워크 인터페이스 장치이다.

플래시 메모리(440)는 CPU(410)가 실행하는 펌웨어나 각종 설정을 고정적으로 기억하는 기억 장치이다. 실시간 클럭(450)은 각종 제어에 필요한 계시를 행하기 위한 장치이다. SMBUS 컨트롤러(460a∼460e)는 MMB(400)가 제어를 행하는 대상인 시스템 보드(100∼103)와, I/O 유닛(200∼203)과, 크로스바 스위치(300)와 신호의 교환을 행하기 위한 인터페이스 장치이다.

MMB(400)는 플래시 메모리(440)에 기억된 펌웨어를 실행하고, 필요에 따라서 데이터를 RAM(420)에 기억시키거나, RAM(420)에 기억시킨 데이터를 판독하면서 각종 처리를 실행한다. 그리고, SMBUS 컨트롤러(460a∼460e)를 통해서 시스템 보드나 I/O 유닛이나 크로스바 스위치와 신호의 교환을 행하여, 이들 장치의 접속 상태를 제어한다.

도 6은 MMB(400)상에서 동작하는 펌웨어의 구성을 도시하는 블록도이다. 동 도면에 도시하는 바와 같이, 펌웨어(500)는 IPMI(Intelligent Platform Management Initiative)(510)와, OEM 확장부(520)로 이루어진다. IPMI(510)는 서버 장치 등의 정보 처리 장치를 관리하기 위한 표준 펌웨어이다. OEM 확장부(520)는 IPMI(510)의 기능을 보충/확장하기 위해서 정보 처리 장치의 벤더가 추가된 펌웨어이다.

OEM 확장부(520)는 파티션 제어부(521)나, 스케줄 제어부(522)나, 펌웨어 갱신부(523) 등의 복수의 모듈로 이루어진다. 스케줄 제어부(522)는 사전에 설정된 스케줄에 따라서 각종 처리를 자동으로 기동하기 위한 모듈이다. 펌웨어 갱신부(523)는 펌웨어의 재기록을 행하기 위한 모듈이다.

파티션 제어부(521)는 크로스바를 통해서 시스템 보드와 I/O 유닛을 접속하여 파티션을 구성하기 위한 모듈이다. 이 모듈은 또한, PCI Express의 포트의 레인 수의 감소의 감시와, 감소를 검출한 경우의 대응 처리도 행한다.

다음에, 레인 수의 감소와 관련하여 정보 처리 장치(10)가 어떻게 동작하는지에 관해서 설명한다. 도 7 내지 도 8은 도 2에 도시한 정보 처리 장치(10)의 처리 순서를 도시하는 흐름도이다. 도 7에 도시하는 바와 같이, 시스템의 기동이 행해지면[단계(S201)], 시스템에서는 BIOS(Basic Input/Output System)가 기동된 후[단계(S202)], 진단 프로그램에 의한 POST(Power 0n Self Test)가 실행된다[단계(S203)]. 그리고, POST가 정상적으로 완료되면, OS가 기동되고[단계(S204)], 통상의 시스템 운용 상태가 된다[단계(S205)].

MMB(400)는 시스템 기동 후[단계(S101)], POST의 완료를 대기한다[단계(S102)]. 그리고, 시스템으로부터 POST의 결과가 통지되면, PCI Express 포트의 초기화 상태를 확인한다. 여기서, 초기화가 정상적으로 완료되지 않고 레인 수가 감소된 포트를 발견한 경우에는[단계(S103) 부정], 콘솔에 그 취지의 메시지를 송신한 후, 시스템을 정지시킨다.

PCI Express 포트의 초기화가 정상적으로 완료되어 있는 경우[단계(S103) 긍정], MMB(400)는 각 포트의 접속 레인 정보를 제어 레지스터로부터 판독하여 내부의 기억 수단에 유지하고[단계(S104)], 시스템 감시 상태에 들어간다[단계(S105)],

시스템 감시 상태에 들어간 MMB(400)는 I/O 유닛 등의 하드웨어나 OS 등의 소프트웨어로부터 고장이 발생된 취지의 통지를 수신하면[단계(Sl06) 긍정], 각 포트의 접속 레인 정보를 제어 레지스터로부터 판독하고, 내부에 유지하고 있는 레인 수와의 비교를 행한다[단계(S107)]. 여기서, 어느 포트에 있어서 레인 수의 변화를 발견한 경우는[단계(S108) 긍정], 그 포트의 분리를 행하고, 시스템에 대하여 이 포트를 분리한 취지를 통지한다[단계(109)]. 그리고, 콘솔에 에러 정보를 송신한 후[단계(S110)], 시스템 감시 상태로 복귀한다.

통지를 수신한 시스템 측은 포트의 분리를 인식하여 필요한 처리를 행하고[단계(S206)], 운용 상태를 계속한다.

도 8은 동적 재구성에 의해 시스템이 복구되는 장면의 동작을 도시하고 있다. 시스템은 레인 수가 감소된 상태로 가동하고 있는 상태로 되어 있다[단계(S401)]. 관리자가 대체 I/O 유닛을 케이스에 실장하고, 콘솔로부터 MMB(400)에 대 하여 포트의 내장 지시를 행함으로써 동적 재구성이 실행된다.

운영자로부터의 지시를 수신한 MMB(400)는 신규 I/O 유닛의 전원을 투입하고, 시스템 기동 시와 동일한 초기 처리를 행한다[단계(S301)]. 그리고, 신규 I/O 유닛과 크로스바 스위치(300)에 파티션 번호를 설정한 후[단계(S302)], 크로스바 스위치(300)의 설정을 행하여 신규 I/O 유닛으로부터의 데이터 접수를 유효하게 하고[단계(S303)], 신규 I/O 유닛의 설정을 행하여 크로스바 스위치(300)로의 데이터 발행을 유효하게 한다[단계(S304)].

계속해서, MMB(400)는 OS에 대하여 신규 I/O 유닛을 내장한 것을 통지한다[단계(S305)]. 통지를 수신한 OS는 포트 내장 처리를 행하여, 신규 I/O 유닛을 가동 상태로 한다[단계(S402)]. 이와 같이 해서, 시스템은 포트가 복구된 상태로 가동되는 상태가 된다[단계(S403)].

전술한 바와 같이, 본 실시예에서는 레인 수의 감소를 감시하고, 레인 수의 감소를 검출한 경우에 대응 처리를 행하는 장치를 하드웨어에 설치하였기 때문에, 드라이버나 OS가 PCI Express에 대응하고 있지 않는 경우라도 레인 수가 감소된 경우에 적절한 대응을 행할 수 있다.

이상과 같이, 본 발명에 따른 정보 처리 장치 및 시스템 버스 제어 방법은 PCI Express의 제어에 유용하며, 특히 드라이버나 OS가 PCI Express에 대응하고 있지 않는 경우라도 PCI Express 인터페이스의 레인 수가 감소한 경우에 적절한 대처를 행하는 것이 필요한 경우에 적합하다.

본 발명에 의하면, 레인 수의 감소를 감시하고, 레인 수가 감소된 경우에 대응 처리를 행하는 구조를 하드웨어에 설치하였기 때문에, 드라이버나 OS가 PCI Express에 대응하지 않는 경우라도 레인 수가 감소된 경우에 적절한 대응을 행할 수 있는 효과를 나타낸다.

또한, 본 발명에 의하면, PCI Express 인터페이스에 접속된 장치가 본래 접속되어야 하는 레인 수를 기억해 두고, 대체 컨트롤러의 내장 시에 그 기억된 대로 의 레인 수로 접속이 행해졌는지를 확인하도록 구성하였기 때문에, 레인 수가 감소된 상태로 시스템이 동작하는 것을 방지할 수 있는 효과를 나타낸다.

Claims

PCI Express 장치와의 사이에 복수의 레인으로 이루어지는 인터페이스를 갖는 인터페이스 유닛과;

상기 인터페이스 유닛에 설치되고 상기 인터페이스의 제어를 행하며, 상기 인터페이스의 동작 상태를 유지하는 컨트롤러와;

스위치를 통하여 상기 인터페이스 유닛에 접속되어, 상기 인터페이스 유닛과의 조합에 의해 시스템을 구성하는 프로세서와,

정보 처리 장치의 초기 처리 완료 시에 상기 컨트롤러로부터 상기 PCI Express 인터페이스의 동작 상태를 취득하여 기억하고, 고장 발생의 통지를 수신한 경우에 기억하고 있는 동작 상태와 상기 컨트롤러가 유지하고 있는 동작 상태를 비교하여, 레인 수가 감소되어 있음을 검출하면, 상기 컨트롤러와 상기 PCI Express 장치의 접속을 동적으로 분리하고, 상기 프로세서를 가동상태로 해놓은 채로, 상기 시스템을 계속 동작시키는 처리를 행하는 시스템 관리 장치

를 구비하는 것을 특징으로 하는 정보 처리 장치.
제1항에 있어서, 상기 PCI Express 인터페이스에 접속된 장치가 본래 접속되어야 하는 레인 수를 기억하는 기억 수단을 더 포함하고,

상기 시스템 관리 장치는 정보 처리 장치의 초기 처리 완료 시에 상기 컨트롤러로부터 상기 PCI Express 인터페이스의 동작 상태를 취득하고, 이 정보에 포함되는 접속 레인 수와 상기 기억 수단에 기억되어 있는 레인 수를 비교하여, 레인 수가 감소되어 있음을 검출하면, 상기 컨트롤러와 상기 PCI Express 장치와의 접속을 동적으로 분리하고, 상기 프로세서를 가동상태로 해놓은 채로, 상기 시스템을 계속 동작시키는 처리를 행하는 것을 특징으로 하는 정보 처리 장치.
제1항 또는 제2항에 있어서, 상기 컨트롤러는 제어 대상의 PCI Express 인터페이스에 관한 고장이 발생한 경우에, 상기 시스템 관리 장치에 고장이 발생한 취지를 통지하는 수단을 포함하는 것을 특징으로 하는 정보 처리 장치.
삭제
제1항에 있어서, 상기 시스템 관리 장치는 레인 수의 감소에 의해 분리한 컨트롤러의 대체 컨트롤러가 실장된 취지의 통지를 수신한 경우에, 프로세서의 가동 상태를 지속시킨 상태로, 상기 스위치를 제어하여 상기 대체 컨트롤러의 내장 처리를 행하는 것을 특징으로 하는 정보 처리 장치.
제5항에 있어서, 상기 시스템 관리 장치는 프로세서의 가동 상태를 계속시킨 채로 대체 컨트롤러의 내장 처리를 행하는 경우에, 상기 컨트롤러로부터 상기 PCI Express 인터페이스의 동작 상태를 취득하고, 이 정보에 포함되는 접속 레인 수와 상기 기억 수단에 기억되어 있는 레인 수를 비교하여, 레인 수가 감소되어 있음을 검출하면, 상기 컨트롤러와 상기 PCI Express 장치와의 접속을 동적으로 분리하고, 상기 프로세서를 가동상태로 해놓은 채로, 상기 시스템을 계속 동작시키는 처리를 행하는 것을 특징으로 하는 정보 처리 장치.
필요한 전송 속도에 따라서 복수의 직렬 접속 회선을 통괄하며 장치와의 사이에 복수의 레인으로 이루어지는 시스템 버스 인터페이스를 갖는 인터페이스 유닛과;

상기 시스템 버스 인터페이스에 설치되고 상기 인터페이스의 제어를 행하며, 상기 인터페이스의 동작 상태를 유지하는 컨트롤러와;

스위치를 통하여 상기 인터페이스 유닛에 접속되고, 상기 인터페이스 유닛의 조합에 의해 시스템을 구성하는 프로세서와,

정보 처리 장치의 초기 처리 완료 시에 상기 컨트롤러로부터 상기 시스템 버스 인터페이스의 동작 상태를 취득하여 기억하고, 고장 발생 통지를 수신한 경우에 기억하고 있는 동작 상태와 상기 컨트롤러가 유지하고 있는 동작 상태를 비교하여, 레인 수가 감소되어 있음을 검출하면, 상기 컨트롤러와 상기 장치의 접속을 동적으로 분리하고, 상기 프로세서를 가동상태로 해놓은 채로, 상기 시스템을 계속시키는 처리를 행하는 시스템 관리 장치

를 구비하는 것을 특징으로 하는 정보 처리 장치.
필요한 전송 속도에 따라서 복수의 직렬 접속 회선을 통괄하여 장치와의 사이에 복수의 레인으로 이루어지는 시스템 버스 인터페이스를 제어하는 시스템 버스 제어 방법으로서,

정보 처리 장치의 초기 처리 완료 시에 상기 시스템 버스 인터페이스의 제어를 행하는 컨트롤러로부터 인터페이스의 동작 상태를 취득하여 기억하는 공정과;

고장 발생의 통지를 수신한 경우에 기억하고 있는 동작 상태와 상기 컨트롤러가 유지하고 있는 동작 상태를 비교하는 공정과,

상기 비교하는 공정에서, 레인 수가 감소되어 있음을 검출하면, 상기 컨트롤러와 상기 장치의 접속을 동적으로 분리하고, 상기 프로세서를 가동상태로 해놓은 채로, 상기 장치를 계속시키는 처리를 행하는 공정

을 포함하는 것을 특징으로 하는 시스템 버스 제어 방법.