KR100711175B1 - 고주파 회로 모듈 및 통신 장치 - Google Patents

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가부시키가이샤 히타치세이사쿠쇼
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Abstract

보다 소형화가 가능한 고주파 회로 모듈 및 그것을 이용한 통신 장치를 제공한다.
2층이상의 유전체 기판을 이용하여, 입력측 정합 회로나 출력측 정합 회로의 전송선로와 접지 도체 사이의 유전체 기판의 두께를 2층 이상으로 한다.
유전체 기판 전체의 두께를 바꾸지 않고, 필요한 부분의 두께를 두껍게 하는 것이 가능하므로, 전송 손실을 저감시킬 수 있고, 또한 고주파 회로 모듈 및 이것을 이용한 통신 장치의 소형화가 가능해진다.
유전체 기판, 반도체 소자, 정합 회로, 접지 도체, 고주파 회로 모듈

Description

고주파 회로 모듈 및 통신 장치{HIGH FREQUENCY CIRCUIT MODULE AND COMMUNICATION DEVICE}
도 1은 본 발명의 제1 실시예의 고주파 회로 모듈의 분해도.
도 2는 본 발명의 제1 실시예의 고주파 회로 모듈의 단면도.
도 3은 본 발명의 제1 실시예의 고주파 회로 모듈의 증폭기 전체로서의 등가 회로를 도시한 도면.
도 4는 종래의 고주파 회로 모듈의 출력측 정합 회로의 손실을 계산한 도면.
도 5는 본 발명의 제2 실시예의 고주파 회로 모듈의 분해도 및 단면도.
도 6은 본 발명의 제3 실시예의 고주파 회로 모듈의 분해도 및 단면도.
도 7은 본 발명의 제4 실시예의 고주파 회로 모듈의 분해도 및 단면도.
도 8은 본 발명의 제5 실시예의 고주파 회로 모듈의 분해도 및 단면도.
도 9는 단층의 유전체 기판 상에 형성한 전송선로의 단면도.
도 10은 단층의 유전체 기판 상에 형성한 전송선로의 고주파 손실을, 유전체 기판의 두께를 바꿔 계산한 도면.
도 11은 단층의 유전체 기판 상에 형성한 전송선로의 고주파 손실을, 도체의 폭을 바꿔 계산한 도면.
도 12는 2층의 유전체 기판에 형성한 전송선로의 단면도.
도 13은 2층의 유전체 기판에 형성한 전송선로의 고주파 손실을, 유전체 기판의 두께를 바꿔 계산한 도면.
도 14는 2층의 유전체 기판에 형성한 전송선로의 고주파 손실을, 도체의 폭을 바꿔 계산한 도면.
도 15는 이동 무선 단말 고주파부의 블록 다이어그램.
도 16은 이동 무선 단말 고주파부의 부품 배치도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 유전체 기판
2 : 전송선로
3, 4, 5 : 칩 용량
6, 7 : 접지 도체
8 : 입력 단자
9 : 전송선로
10, 11, 12 : 칩 용량
13, 14 : 접지 도체
15 : 출력 단자
16 : 반도체 칩
17 : 유전체를 제거한 홀
18 : 유전체 기판
19 : 접지 도체
20, 21, 22, 23 : 관통 홀
24 : 유전체 기판
25 ： 전송 선로
26 ： 단자
27, 28 : 관통 홀
29 : 접지 도체
30 : 유전체 기판
31 : 전송선로
32 : 단자
33 : 접지 도체
34 : 이면의 접지 도체
35 : 접지 도체의 제거 부분
36, 37, 38, 39 : 접지 도체,
20, 121, 122, 123, 151, 152, l53, 154 : 관통 홀
본 발명은 고주파 회로 모듈 및 이것을 이용한 이동 무선 단말이나 휴대 전화 등의 통신 장치에 관한 것이다.
이동 무선 단말이나 휴대 전화 등에 이용되는 고주파 회로 모듈에서는 탑재 성이나 통화 시간의 관점으로부터 장치의 소형화, 고전력 효율화가 중요한 과제로 되고 있다.
종래의 이동 무선 단말이나 휴대 전화 등의 통신 장치에 이용되는 고주파 회로 모듈로서, 단층 또는 다층의 유전체 기판을 이용한 것이 알려져 있다.
단층의 유전체 기판을 이용한 고주파 회로 모듈의 예로는, 1996년 전자 정보 통신 학회 통합 대회 C-86 「단층 알루미나 박막 기판을 이용한 800㎒대 아날로그, 디지털 공용 파워 앰프 모듈」에 도시되어 있다(이하, 제1 종래 기술이라고 함). 이 제1 종래 기술에서는, 분포 상수 소자를 구성하는 전송선로, 저항, 용량, 인덕터 등의 집중 상수 소자, 및 반도체 소자를 유전체 기판의 동일면 상에 형성하고, 입출력 정합 회로 및 전력 증폭기를 구성하고 있다. 고주파 신호는 유전체 기판의 표면에 설치한 고주파 신호 전극에 의해 외부와 접속하고 있다. 유전체 기판의 표면에 설치한 반도체 소자의 접지 전극과 이면의 접지 전극은 관통 홀을 통해 접속되어 있다.
또한, 다층(2층)의 유전체 기판을 이용한 고주파 회로 모듈의 예는, 1997년 전자 정보 통신 학회 일렉트로닉스 소사이어티 대회 C-2-14 「세라믹 기판을 이용한 1.9㎓대 RF 프론트 앤드 모듈」에 도시되어 있다(이하, 제2 종래 기술이라고 함). 이 제2 종래 기술에서는, 분포 상수 소자를 구성하는 전송선로, 저항, 용량, 인덕터 등의 집중 상수 소자에 따른 입출력 정합 회로, 및 반도체 소자를 유전체 기판의 동일면 상에 형성하고, 고주파 회로 모듈을 구성하고 있다. 유전체 기판의 1층째 표면에 설치한 고주파 신호 전극과 2층째 이면의 고주파 신호 전극은, 2층째 표면에 설치한 배선을 통해 관통 홀에 의해 접속되어 있다. 유전체 기판의 1층째 표면에 설치한 반도체 소자의 접지 전극과 이면의 접지 전극은 관통 홀에 의해 접속되어 있다. 여기서, 유전체 기판층의 순서는 표면으로부터 이면을 향해 1층째, 2층째, 3층째………로 센다.
상기 제1 종래 기술에 있어서의 소형화, 고전력 효율화의 관계를 도 9, 도 10 및 도 11을 이용하여 이하에 설명한다.
도 9는, 단층의 유전체 기판 상에 형성한 전송선로의 일반적인 단면 개략도이다. 전송선로를 형성하는 표면의 도체(43), 유전체 기판(44), 이면의 접지 도체(45)로 구성되어 있다.
도 10은, 유전체 기판(44)의 비유전률을 8.1, 유전체 기판(44)의 두께를 0.1㎜∼3.0㎜까지 변화시켰을 때의 1.9㎓에서의 전송 손실의 계산치이다. 곡선(1, 2, 3)은, 전송선로를 형성하는 도체(43)의 폭이 각각 0.1㎜, 0.2㎜, 0.5㎜의 경우이다. 도 10으로부터 분명히 알 수 있듯이, 어느 한 도체(43)의 폭의 경우도, 유전체 기판(44)이 두꺼워짐에 따라 전송 손실은 낮아진다.
도 11은, 유전체 기판(44)의 비유전률을 8.1, 전송선로를 형성하는 도체(43)의 폭을 0.02㎜∼3.0㎜까지 변화시켰을 때의 1.9㎓에서의 전송 손실의 계산치이다. 곡선(1, 2, 3)은, 유전체 기판(44)의 두께가 각각 0.15㎜, 0.3㎜, 0.6㎜의 경우이다. 도 11로부터 분명히 알 수 있듯이, 모든 유전체 기판(44)의 두께의 경우도, 전송 손실은, 전송선로를 형성하는 도체(43)의 폭이 넓어짐에 따라서는 감소하고, 도체(43)의 폭이 0.3㎜∼0.7㎜의 범위에서 최소가 되고, 도체(43)의 폭이 더욱 넓어지면 전송 손실은 증가하는 경향이 있다.
이상으로부터 분명히 알 수 있듯이, 전송 손실의 저감에는, 유전체 기판(44)이 두껍고, 도체(43)의 폭을 넓게 할 필요가 있어, 고주파 회로 모듈의 소형화에는 한계가 있다.
이어서, 상기 제2 종래 기술에서의 소형화, 고전력 효율화의 관계를 도 12, 도 13 및 도 14를 이용하여 이하에 설명한다.
도 12는, 2층의 유전체 기판 상에 형성한 전송선로의 일반적인 단면 개략도이다. 전송선로를 형성하는 도체(46), 유전체 기판(47), 이면의 접지 도체(48), 표면의 접지 도체(49)로 구성되어 있다.
도 13은, 유전체 기판(47)의 비유전률을 8.1, 유전체 기판(47)의 두께를 0.1㎜∼3.0㎜까지 변화시켰을 때의 1.9㎓에서의 전송 손실의 계산치이다. 곡선(1, 2, 3)은, 전송선로를 형성하는 도체(46)의 폭이 각각 0.1㎜, 0.2㎜, 0.5㎜ 경우이다. 도 13으로부터 분명히 알 수 있듯이, 모든 도체(46)의 폭의 경우도, 유전체 기판(47)이 두꺼워짐에 따라 전송 손실은 낮아진다.
도 14는, 유전체 기판(47)의 비유전률을 8.1, 전송선로를 형성하는 도체(46)의 폭을 0.02㎜∼3.0㎜까지 변화시켰을 때의 l.9㎓에서의 전송 손실의 계산치이다. 곡선(1, 2, 3)은, 유전체 기판(47)의 두께가 각각 0.15㎜, 0.3㎜, 0.6㎜의 경우이다. 도 14로부터 분명히 알 수 있듯이, 모든 유전체 기판(47)의 두께의 경우도, 전송선로를 형성하는 도체(46)의 폭이 넓어짐에 따라 전송 손실은 낮아지는 경향이 있다.
이상으로부터 분명히 알 수 있듯이, 전송 손실의 저감에는, 유전체 기판(47)이 두껍고, 도체(46)의 폭을 넓게 할 필요가 있어, 고주파 회로 모듈의 소형화에는 한계가 있다.
본 발명의 목적은, 보다 소형화가 가능한 고주파 회로 모듈 및 그것을 이용한 통신 장치를 제공하는 것에 있다.
상기 목적은, 2층 이상의 유전체 기판을 이용하고, 입력 또는 출력측 정합 회로의 전송선로와 접지 도체 사이의 유전체 기판의 두께를 2층이상으로 함으로써 달성할 수 있다.
구체적으로는, 입력 또는 출력측 정합 회로의 전송선로와 접지 도체 사이의 연속한 유전체의 두께를 두껍게 하기 위해, 이들 사이에 존재하는 유전체 기판에 대해서는, 그것에 설치되는 접지 도체의 형상을, 전송선로에 대향하는 부분을 포함하도록 도려낸 형상으로 한다.
유전체 기판 전체의 두께를 바꾸지 않고, 필요한 부분의 두께를 두껍게 하는 것이 가능하므로, 전송 손실을 저감할 수 있고, 또한 고주파 회로 모듈 및 이것을 이용한 통신 장치의 소형화가 가능해진다.
이하, 본 발명을 실시예에 따라 상세히 설명한다.
제1 실시예
도 1은 제1 실시예의 고주파 회로 모듈의 분해도이다. 1층째의 유전체 기 판(1)의 표면에는, 전송선로(2)와 칩 용량(3, 4, 5)으로 이루어지는 입력측 정합 회로, 및 전송선로(9)와 칩 용량(10, 11, 12)으로 이루어지는 출력측 정합 회로를 형성한다. 칩 용량(3)은 입력 단자(8)에, 칩 용량(4)은 접지 단자(6)에, 칩 용량(5)은 접지 단자(7)에, 칩 용량(10)은 출력 단자(15)에, 칩 용량(11)은 접지 단자(13)에, 칩 용량(12)은 접지 단자(14)에 접속한다. 또한, 1층째의 유전체 기판(1)에는 이것을 관통하는 홀(17)을 설치한다. 이 홀(17)을 통해 반도체 칩(16)을 2층째의 유전체 기판(18) 상에 설치한 접지 도체(19)에 접착한다.
1층째 유전체 기판(1) 표면의 전송선로(2)는, 1층째의 유전체 기판(1)에 설치한 관통 홀(120) 및 2층째의 유전체 기판(18)에 설치한 관통 홀(20)을 통해 3층째의 유전체 기판(24) 표면에 설치한 전송선로(25)의 일단에 접속한다. 전송선로(25)의 타단은, 2층째의 유전체 기판(18)에 설치한 관통 홀(21) 및 1층째의 유전체 기판(1)에 설치한 관통 홀(121)을 통해 1층째의 유전체 기판(1) 표면에 설치한 단자(26)에 접속한다.
또한, 1층째 유전체 기판(1) 표면의 전송선로(9)는, 1층째의 유전체 기판(1)에 설치한 관통 홀(122), 2층째의 유전체 기판(18)에 설치한 관통 홀(22) 및 3층째의 유전체 기판(24)에 설치한 관통 홀(27)을 통해 4층째의 유전체 기판(30) 표면에 설치한 전송선로(31)의 일단에 접속한다. 전송선로(31)의 타단은, 3층째의 유전체 기판(24)에 설치한 관통 홀(28), 2층째의 유전체 기판(18)에 설치한 관통 홀(23) 및 1층간의 유전체 기판(1)에 설치한 관통 홀(123)을 통해 1층째의 유전체 기판(1) 표면에 설치한 단자(32)에 접속한다.
반도체 칩(16)은 1층째 유전체 기판(1) 표면의 전송선로(2, 9)에 본딩으로 접착한다. 반도체 칩(16)을 접착한 2층째 유전체 기판(18) 표면의 접지 도체(19)는, 2층째의 유전체 기판(18)에 설치한 관통 홀(151), 3층째의 유전체 기판(24)에 설치한 관통 홀(152), 4층째의 유전체 기판(30)에 설치한 관통 홀(153), 및 4층째의 유전체 기판(30)의 이면의 접지 도체(34)에 설치한 관통 홀(154)을 통해, 3층째의 유전체 기판(24) 표면에 설치한 접지 도체(29), 4층째의 유전체 기판(30) 표면에 설치한 접지 도체(33), 및 4층째의 유전체 기판(30)의 이면에 설치한 접지 도체(34)에 접속한다. 여기서, 관통 홀(151, 152, 153, 154)을 둘러싼 네모난 프레임선은 반도체 칩(16)의 설치 영역을 나타낸다.
1층째 유전체 기판(1) 표면의 출력측 정합 회로의 전송선로(9)에 대향하는 부분을 포함하도록, 2층째 유전체 기판(18) 표면의 접지 도체(19)의 일부분(35)을 제거한다. 접지 도체(19)는, 2층째, 3층째 및 4층째의 유전체 기판(18, 24, 30)의 주변부에 설치한 관통 홀(부호 없음) , 및 4층째의 유전체 기판(30) 이면에 설치한 접지 도체(34)의 주변부에 설치한 관통 홀(부호 없음)을 통해, 3층째의 유전체 기판(24) 표면에 설치한 접지 도체(29, 36, 37), 4층째의 유전체 기판(30) 표면에 설치한 접지 도체(33, 38, 39) 및 4층째의 유전체 기판(30) 이면에 설치한 접지 도체(34)에 접속한다.
본 실시예에서는, 접지 도체는 구리로 형성해 두고, 관통 홀을 구리로 매립함에 따라 이들 사이를 접속한다.
본 실시예에서는, 전송선로(9)와 접지 도체(29)사이에는 1층째 유전체 기판(1)과 2층째 유전체 기판(18)이 연속하고, 양자간의 두께는, 1층간 유전체 기판(1)에 2층째 유전체 기판(18)의 두께가 더해진 것이 된다. 따라서, 전송선로(9)와 접지 도체(29)사이의 두께를, 1층째 유전체 기판(1), 혹은 2층째 유전체 기판(18) 단독의 두께보다 두껍게 할 수 있고, 전송 손실을 작게 할 수 있다.
본 실시예에서는, 고주파 신호를 취급하는 단자(8, 15)와, 반도체 칩(16)에 전압을 인가하는 단자(26, 32)를 1층째의 유전체 기판(1) 표면에 설치하고 있지만, 예를 들면 고주파 신호를 취급하는 단자를 1층째의 유전체 기판(1) 표면에, 반도체 칩(16)에 전압을 인가하는 단자를 4층째의 유전체 기판(30) 이면에 설치해도 좋다. 또한, 고주파 신호를 취급하는 단자와, 반도체 칩(16)에 전압을 인가하는 단자를 4층째의 유전체 기판(30)의 이면에 설치해도 좋다. 또한, 단자의 수도 특별히 한정할 만한 것은 아니다.
도 2는, 도 1을 조립한 경우의 A-B부의 단면도이다. 2층째의 유전체 기판(18) 표면의 접지 도체(19)의 일부를 제거한 부분(35)을 설치함에 따라, 이 부분의 유전체 기판의 두께를, 1층간의 유전체 기판(1), 2층째의 유전체 기판(18), 3층째의 유전체 기판(24), 4층째의 유전체 기판(30)보다 두껍게 할 수 있다.
도 3은, 도 1의 고주파 회로 모듈의 1단 증폭기의 등가 회로이다. 전송선로(2)와 칩 용량(3, 4, 5), 본딩 와이어를 포함하는 반도체 칩(16)에 전원 전압을 인가하는 선로(25), 전원 전압 단자(26), 입출력 단자(8)로 이루어지는 입력측 정합 회로, 전송선로(9)와 칩 용량(10, 11, 12), 본딩 와이어를 포함하는 반도체 칩(16)에 전원 전압을 인가하는 선로(31), 전원 전압 단자(32), 출력 단자(15)로 이루어지는 출력측 정합 회로로 이루어진다. 전송선로(2)는, 전송선로(2a), 전송선로(2b), 전송선로(2c)로 이루어지고, 전송선로(9)는, 전송선로(9a), 전송선로(9b), 전송선로(9c)로 이루어진다.
도 4는, 도 3에서의 출력측 정합 회로의 등가 회로를, 도 10에 도시된 바와 같이 단층의 유전체 기판(44)으로 구성하고, 본딩 와이어를 포함하는 반도체 칩(16)의 출력 임피던스를 1∼100Ω, 부하 임피던스를 50Ω, 유전체 기판(44)의 비유전률을 8.1, 유전체 기판(44) 상에 형성한 전송선로(9)의 폭을 0.3㎜, 유전체 기판(44)의 유전정접 tanδ을 0.017로 하고 1.9㎓에서 정합하도록 전송선로(9a), 전송선로(9b), 전송선로(9c)의 길이와 칩 용량(10, 11, 12)의 값을 최적화한 경우의 정합 회로 손실을 나타낸다. 도 4에서, 곡선(1, 2, 3)은, 각각 유전체 기판(44)의 두께가 0.15㎜, 0.3㎜, 0.6㎜의 경우의 계산치이다. 도 4로부터 분명히 알 수 있듯이, 전송선로(9)를 형성하는 유전체 기판(44)이 두꺼워짐에 따라 정합 회로 손실은 낮아지는 경향에 있다. 예를 들면, 본딩 와이어를 포함하는 반도체 칩(16)의 출력 임피던스가 10Ω일 때, 유전체 기판(44)의 두께가 0.15㎜의 정합 회로 손실은 0.16㏈이지만, 유전체 기판(44)의 두께가 0.3㎜가 되면 0.13㏈, 0.6㎜이 되면 0.1dB로 저감된다.
제2 실시예
도 5(a)는 제2 실시예의 고주파 회로 모듈의 분해도, 도 5(b)는 도 5(a)를 조립한 경우의 A-B부의 단면도이다. 1층째의 유전체 기판(1) 상에, 전송선로(2)와 칩 용량(3, 4, 5)으로 이루어지는 입력측 정합 회로를 형성하고, 칩 용량(3)은 입 력 단자(8)에 접속하고, 칩 용량(4)은 접지 단자(6)에 접속하고, 칩 용량(5)은 접지 단자(7)에 접속한다. 입력 단자(8)는 2층째의 유전체 기판(18)에 설치한 관통 홀(8a), 3층째의 유전체 기판(24)에 설치한 관통 홀(8b)에 의해 3층째의 유전체 기판(24)의 이면에 형성한 접지 도체를 제거하여 설치한 단자(8c)에 접속된다. 또한, 전송선로(9)와 칩 용량(10, 11, 12)으로 이루어지는 출력측 정합 회로를 형성하고, 칩 용량(10)은 출력 단자(15)에 접속하고, 칩 용량(11)은 접지 단자(13)에 접속하고, 칩 용량(12)은 접지 단자(14)에 접속한다. 출력 단자(9)는 2층째의 유전체 기판(18)에 설치한 관통 홀(15a), 3층째의 유전체 기판(24)에 설치한 관통 홀(15b)에 의해 3층째의 유전체 기판(24)의 이면에 형성한 접지 도체를 제거하여 설치한 단자(15c)에 접속된다.
1층째의 유전체 기판(1)에는, 반도체 칩(16)을 2층째의 유전체 기판(18) 표면에 설치한 접지 도체(19)에 접착하기 때문에, 유전체를 제거하여 이것을 관통하는 홀(17)을 설치한다. 1층째의 유전체 기판(1) 표면에 설치한 전송선로(2)는 단자(26)에 접속한다. 또한, 1층째의 유전체 기판(1) 표면에 설치한 전송선로(9)는 단자(32)에 접속한다.
반도체 칩(16)은 1층째의 유전체 기판(1) 표면에 설치한 전송선로(2, 9)에 본딩으로 접착한다. 반도체 칩(16)을 접착한 2층째의 유전체 기판(18) 표면에 형성한 접지 도체(19)는, 반도체 칩(16)의 접착부의 관통 홀에 의해 3층간의 유전체 기판(24) 표면에 설치한 접지 도체(29), 3층째의 유전체 기판(24)의 이면에 형성한 접지 도체(34)에 접속한다.
1층째의 유전체 기판(1) 표면에 형성한 출력측 정합 회로의 전송선로(9)에 대향하는 부분을 포함하도록, 2층째의 유전체 기판(18) 표면에 형성한 접지 도체(19)의 일부분(35)을 제거한다. 접지 도체(19)는, 유전체 기판 주변부의 관통 홀에 의해 3층째의 유전체 기판(24)의 표면과 이면에 형성한 접지 도체(29, 34)에 접속한다.
제3 실시예
도 6(a)은 제2 실시예의 고주파 회로 모듈의 분해도, 도 6(b)은 도 6(a)을 조립한 경우의 A-B부의 단면도이다. 1층째의 유전체 기판(1) 표면에, 전송선로(2)와 칩 용량(3, 4, 5)으로 이루어지는 입력측 정합 회로를 형성하고, 칩 용량(3)은 입력 단자(8)에, 칩 용량(4)은 접지 단자(6)에, 칩 용량(5)은 접지 단자(7)에 접속한다. 입력 단자(8)는 2층째의 유전체 기판(18)에 설치한 관통 홀(8a), 3층째의 유전체 기판(24)에 설치한 관통 홀(8b)에 의해 3층째의 유전체 기판(24)의 이면에 형성한 접지 도체를 제거하여 설치한 단자(8c)에 접속한다. 또한, 전송선로(9)와 칩 용량(10, 11, 12)으로 이루어지는 출력측 정합 회로를 형성하고, 칩 용량(10)은 출력 단자(15)에, 칩 용량(11)은 접지 단자(13)에, 칩 용량(12)은 접지 단자(14)에 접속한다. 출력 단자(9)는 2층째의 유전체 기판(18)에 설치한 관통 홀(15a), 3층째의 유전체 기판(24)에 설치한 관통 홀(15b)에 의해 3층째의 유전체 기판(24)의 이면에 형성한 접지 도체(34)를 제거하여 설치한 단자(15c)에 접속한다.
1층째의 유전체 기판(1)에는, 반도체 칩(16)을 2층째의 유전체 기판(18) 표 면에 설치한 접지 도체(19)에 접착하기 위해, 유전체를 제거하여 이것을 관통하는 홀(17)을 설치한다. 1층째의 유전체 기판(1) 상에 설치한 전송선로(2)는 단자(26)에 접속한다. 또한, 1층째의 유전체 기판(1) 표면에 설치한 전송선로(9)는 단자(32)에 접속한다.
반도체 칩(16)은 1층째의 유전체 기판(1) 표면에 설치한 전송선로(2, 9)에 본딩으로 접착한다. 반도체 칩(16)을 접착한 2층째의 유전체 기판(18) 표면에 형성한 접지 도체(19)는, 반도체 칩(16)의 접착부의 관통 홀에 의해 3층째의 유전체 기판(24) 표면 및 이면에 설치한 접지 도체(29, 34)에 접속한다.
1층째의 유전체 기판(1) 표면의 출력측 정합 회로의 전송선로(9)에 대향하는 부분을 포함하도록, 2층째의 유전체 기판(18) 표면의 접지 도체(19)의 일부분(35)을 제거한다. 또한, 3층째의 유전체 기판(24) 표면의 접지 도체(29)의 일부분(40)을, 전송선로(9)에 대향하는 부분을 포함하도록 제거한다. 접지 도체(19, 29)는, 유전체 기판 주변부의 관통 홀에 의해 상호 접속하고, 또한 3층째의 유전체 기판(24)의 이면에 형성한 접지 도체(34)에 접속한다.
제4 실시예
도 7의 a는 제4 실시예의 고주파 회로 모듈의 분해도, 도 7의 b는 도 7의 a를 조립한 경우의 A-B부의 단면도이다. 1층째의 유전체 기판(1) 표면에, 전송선로(2)와 칩 용량(3, 4, 5)으로 이루어지는 입력측 정합 회로를 형성하고, 칩 용량(3)은 입력 단자(8)에, 칩 용량(4)은 접지 단자(6)에, 칩 용량(5)은 접지 단자(7)에 접속한다. 입력 단자(8)는 2층째의 유전체 기판(18)에 설치한 관통 홀(8a), 3층째의 유전체 기판(24)에 설치한 관통 홀(8b)에 의해 3층간의 유전체 기판(24) 이면에 형성한 접지 도체를 제거하여 설치한 단자(8c)에 접속한다. 또한, 전송선로(9)와 칩 용량(10, 11, 12)으로 이루어지는 출력측 정합 회로를 형성하고, 칩 용량(10)은 출력 단자(15)에, 칩 용량(11)은 접지 단자(13)에, 칩 용량(12)은 접지 단자(14)에 접속한다. 출력 단자(9)는 2층째의 유전체 기판(18)에 설치한 관통 홀(15a), 3층째의 유전체 기판(24)에 설치한 관통 홀(15b)에 의해 3층째의 유전체 기판(24) 이면에 형성한 접지 도체를 제거하여 설치한 단자(15c)에 접속한다.
1층째의 유전체 기판(1)에는, 반도체 칩(16)을 2층의 유전체 기판(18) 표면에 설치한 접지 도체(19)에 접착하기 위해, 유전체를 제거하여 이것을 관통하는 홀(17)을 설치한다. 1층째의 유전체 기판(1) 표면에 설치한 전송선로(2)는 단자(26)에 접속한다. 또한, 1층째의 유전체 기판(1) 표면에 설치한 전송선로(9)는 단자(32)에 접속한다.
반도체 칩(16)은 1층째의 유전체 기판(1) 표면에 설치한 전송선로(2, 9)에 본딩으로 접착한다. 반도체 칩(16)을 접착한 2층째의 유전체 기판(18) 표면에 형성한 접지 도체(19)는, 반도체 칩(16)의 접착부의 관통 홀에 의해 3층째의 유전체 기판(24)의 표면 및 이면에 설치한 접지 도체(29, 34)에 접속한다.
1층째의 유전체 기판(1) 표면의 입력측 정합 회로의 전송선로(2)에 대향하는 부분을 포함하도록, 2층째의 유전체 기판(18) 표면의 접지 도체(19)의 일부분(41)을 제거한다. 또한, 출력측 정합 회로의 전송선로(9)에 대향하는 부분을 포함하도록, 2층째의 유전체 기판(18) 표면의 접지 도체(19)의 일부분(35)을 제거한다. 제거 부분은, 1층째의 유전체 기판(1), 2층째의 유전체 기판(18), 3층째의 유전체 기판(24)보다 유전체 기판을 두껍게 할 수 있다. 접지 도체(19)는, 유전체 기판 주변부의 관통 홀에 의해 3층째의 유전체 기판(24)의 표면 및 이면에 형성한 접지 도체(29, 34)에 접속한다.
제5 실시예
도 8의 a는 제5 실시예의 고주파 회로 모듈의 분해도, 도 8의 b는 도 8의 a를 조립한 경우의 A-B부의 단면도이다. 1층째의 유전체 기판(1) 표면에, 전송선로(2)와 칩 용량(3, 4, 5)으로 이루어지는 입력측 정합 회로를 형성하고, 칩 용량(3)은 입력 단자(8)에, 칩 용량(4)은 접지 단자(6)에, 칩 용량(5)은 접지 단자(7)에 접속한다. 입력 단자(8)는 2층째의 유전체 기판(18)에 설치한 관통 홀(8a)에 의해 2층째의 유전체 기판(18) 이면에 형성한 접지 도체를 제거하여 설치한 단자(8c)에 접속한다. 또한, 전송선로(9)와 칩 용량(10, l1, 12)으로 이루어지는 출력측 정합 회로를 형성하고, 칩 용량(10)은 출력 단자(15)에, 칩 용량(11)은 접지 단자(13)에, 칩 용량(12)은 접지 단자(14)에 접속한다. 출력 단자(9)는 2층째(11)의 유전체 기판(18)에 설치한 관통 홀(15a)에 의해 2층째의 유전체 기판(18)의 이면에 형성한 접지 도체를 제거하여 설치한 단자(15c)에 접속한다.
1층째의 유전체 기판(1)에는, 반도체 칩(16)을 2층째의 유전체 기판(18) 표면에 설치한 접지 도체(19)에 접착하기 때문에, 유전체를 제거하여 이것을 관통하는 홀(17)을 설치한다. 1층째의 유전체 기판(1) 표면에 설치한 전송선로(2)는 단자(26)에 접속한다. 또한, 1층째의 유전체 기판(1) 표면에 설치한 전송선로(9)는 단자(32)에 접속한다.
반도체 칩(16)은 1층째의 유전체 기판(1) 표면에 설치한 전송선로(2, 9)에 본딩으로 접착한다. 반도체 칩(16)을 접착한 2층째의 유전체 기판(18) 표면에 형성한 접지 도체(19)는, 반도체 칩(16)의 접착제의 관통 홀에 의해 2층째의 유전체 기판(18)의 이면에 설치한 접지 도체(29)에 접속한다.
1층째의 유전체 기판(1) 표면의 출력측 정합 회로의 전송선로(9)에 대향하는 부분을 포함하도록, 2층째의 유전체 기판(18) 표면의 접지 도체(19)의 일부분(35) 제거한다. 제거 부분은, 1층째의 유전체 기판(1), 2층째의 유전체 기판(18)보다 유전체 기판을 두껍게 할 수 있다. 접지 도체(19)는, 유전체 기판 주변부의 관통 홀에 의해 제2층째의 유전체 기판(18)의 이면에 형성한 접지 도체(29)에 접속한다.
실시예 6
도 15는, 본 발명의 통신 장치의 일 실시예인 이동 무선 단말의 블록 다이어그램이다. 도 16은, 도 15에 도시한 이동 무선 단말 고주파부의 부품 배치도이다. 송신측의 신호는, 부호(108)의 변조기, 참조 번호(107)의 버스트 스위치, 참조 번호(106)의 구동 증폭기, 참조 번호(105)의 필터, 참조 번호(104)의 전력 증폭기, 참조 번호(103)의 듀플렉서를 경유하여 참조 번호(102)의 안테나(2)로부터 출력된다. 수신측의 신호는, 부호(101)의 안테나(1, 109)의 저잡음 증폭기, 참조 번호(105)의 필터, 참조 번호(110)의 주파수 변환기, 참조 번호(111)의 중간 주파 증폭기를 경유한 경우와, 신호(102)의 안테나(2, 109)의 저잡음 증폭기, 참조 번호(105)의 필터, 참조 번호(110)의 주파수 변환기, 참조 번호(111)의 중간 주파 증폭기를 경유한 경우를 비교하여, 참조 번호(113)의 복조 유닛으로 처리되고 참조 번호(114)의 베이스 대역유닛에 도달하는 다이버시 방식이다. 참조 번호(112)는 주파수 합성기이다.
전력 증폭기(104), 저잡음 증폭기(109)에 상기 제1 실시예 내지 제5 실시예에 기재된 고주파 회로 모듈을 이용한다. 전력 증폭기(104)로서는, 출력측 정합 회로의 전송선로와 접지 도체 사이의 유전체 기판의 두께를 2층이상으로 한 고주파 회로 모듈 외에, 입력측 정합 회로의 전송선로와 접지 도체 사이의 유전체 기판의 두께도 2층 이상으로 한 고주파 회로 모듈을 이용한다.
저잡음 증폭기(109)로서는, 입력측 정합 회로의 전송선로와 접지 도체 사이의 유전체 기판의 두께를 2층이상으로 한 고주파 회로 모듈 외에, 출력측 정합 회로의 전송선로와 접지 도체간의 유전체 기판의 두께도 2층 이상으로 한 고주파 회로 모듈을 이용한다.
이들 고주파 회로 모듈을 이용함으로써 이동 무선 단말을 소형화할 수 있다.
본 발명에 따르면, 유전체 기판 전체의 두께를 바꾸지 않고, 필요한 부분의 두께를 두껍게 하는 것이 가능하므로, 전송 손실을 저감할 수 있고, 또한 고주파 회로 모듈 및 이것을 이용한 통신 장치의 소형화가 가능해진다.

Claims (10)

  1. 2층 이상의 유전체 기판과, 그 유전체 기판 상에 형성된, 반도체 소자, 그 반도체 소자의 입력측 정합 회로 및 출력측 정합 회로, 및 접지 도체를 포함하는 고주파 회로 모듈로서,
    상기 출력측 정합 회로의 전송선로와 상기 접지 도체 사이에 존재하는 유전체 기판에 설치된 접지 도체의 형상은, 상기 전송선로에 대향하는 부분을 포함하고, 그 전송선로에 대향한 영역보다도 충분히 넓게 도려내어진 형상인 것을 특징으로 하는 고주파 회로 모듈.
  2. 제1항에 있어서,
    상기 입력측 정합 회로의 전송선로와 상기 접지 도체 사이에 존재하는 유전체 기판에 설치된 접지 도체의 형상은, 상기 입력측 정합 회로의 전송선로에 대향하는 부분을 포함하고, 그 전송선로에 대향한 영역보다도 충분히 넓게 도려내어진 형상인 것을 특징으로 하는 고주파 회로 모듈.
  3. 2층 이상의 유전체 기판과, 그 유전체 기판 상에 형성된, 반도체 소자, 그 반도체 소자의 입력측 정합 회로 및 출력측 정합 회로, 및 접지 도체를 포함하는 고주파 회로 모듈로서,
    상기 입력측 정합 회로의 전송선로와 상기 접지 도체 사이에 존재하는 유전체 기판에 설치된 접지 도체의 형상은, 상기 전송선로에 대향하는 부분을 포함하고, 그 전송선로에 대향한 영역보다도 충분히 넓게 도려내어진 형상인 것을 특징으로 하는 고주파 회로 모듈.
  4. 제3항에 있어서,
    상기 출력측 정합 회로의 전송선로와 상기 접지 도체 사이에 존재하는 유전체 기판에 설치된 접지 도체의 형상은, 상기 출력측 정합 회로의 전송선로에 대향하는 부분을 포함하고, 그 전송선로에 대향한 영역보다도 충분히 넓게 도려내어진 형상인 것을 특징으로 하는 고주파 회로 모듈.
  5. 제1항에 기재된 고주파 회로 모듈을 송신측의 전력 증폭기로서 포함하는 것을 특징으로 하는 통신 장치.
  6. 제2항에 기재된 고주파 회로 모듈을 송신측의 전력 증폭기로서 포함하는 것을 특징으로 하는 통신 장치.
  7. 제3항에 기재된 고주파 회로 모듈을 수신측의 저잡음 증폭기로서 포함하는 것을 특징으로 하는 통신 장치.
  8. 제4항에 기재된 고주파 회로 모듈을 수신측의 저잡음 증폭기로서 포함하는 것을 특징으로 하는 통신 장치.
  9. 삭제
  10. 삭제
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