JP2002176337A - Ｓａｗデュプレクサ - Google Patents

Abstract

(57)【要約】 【課題】 本発明はＳＡＷデュプレクサに関し、インピ
ーダンス整合用位相回路を小型・低背の積層平面型素子
とする構成によって小型で高性能なＳＡＷデュプレクサ
を提供することを目的とする。 【解決手段】 ２つのＳＡＷフィルタチップ２，３とイ
ンピーダンス整合用位相回路素子４とで構成されるＳＡ
Ｗデュプレクサ１において、前記インピーダンス整合用
位相回路素子４が平面形の積層素子５であって、この積
層素子５は２層のＧＮＤ電極６，７と、このＧＮＤ電極
６，７間に形成されるストリップライン電極１２，１
３，１４と、このストリップライン電極１２，１３，１
４にビアホール電極１７，１８，４４，４５，４６で接
続した入出力端子電極１５，１６によって構成し、且
つ、入出力端子電極１５，１６は前記平面形の積層素子
５の上面側に形成した構成とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は携帯電話等の無線機
器に用いられるＳＡＷフィルタを用いたＳＡＷデュプレ
クサに関するものである。

【０００２】

【従来の技術】近年、携帯電話に代表される移動体通信
機器の小型化が急速に進み、これらに使用される部品の
小型化・高性能化への要望は非常に強い。このような状
況において、搭載されるデュプレクサもより一層の小型
が要求されている。移動体通信機器には従来、誘電体同
軸共振器を使った誘電体フィルタを用いたタイプが一般
的に使用されてきたが、今日では誘電体フィルタより小
型であるＳＡＷフィルタを用いたＳＡＷデュプレクサが
研究開発されている。

【０００３】前記ＳＡＷデュプレクサは２つの異なる通
過帯域のフィルタ（例えば送信と受信周波数用）を互い
に干渉しないように分波するものであるが、この場合そ
れぞれのフィルタ相互の干渉による特性劣化の防止・低
減のために２つのフィルタそれぞれに対してインピーダ
ンス整合用位相回路を設けるか、または少なくとも一方
のフィルタにインピーダンス整合用位相回路を設ける必
要があり、このインピーダンス整合用位相回路は、２つ
のフィルタの周波数とインピーダンスによって決定さ
れ、それぞれの通過周波数における信号レベルを減衰さ
せないために低損失かつ小型であることが求められ、一
般にディスクリート素子であるコンデンサやインダクタ
を用いて形成されていた。

【０００４】

【発明が解決しようとする課題】しかしながらディスク
リート素子で構成した従来のＳＡＷデュプレクサは小型
化への要求に充分応えたものではなく、かつ、伝送損失
が大きかったり、移動体通信の高周波帯域においては自
己共振周波数を越えてＬやＣの機能を損ない易いという
問題を有していた。

【０００５】本発明は上記問題点を解決するものであ
り、低損失で小型のインピーダンス整合用位相回路の形
成によって小型で高性能なＳＡＷデュプレクサを提供す
ることを目的とする。

【０００６】

【課題を解決するための手段】上記目的は以下の構成に
よって達成される。

【０００７】本発明の請求項１に記載の発明は、２つの
ＳＡＷフィルタチップとインピーダンス整合用位相回路
素子とで構成されるＳＡＷデュプレクサにおいて、前記
インピーダンス整合用位相回路素子が平面形の積層素子
であって、この積層素子は２層のＧＮＤ電極と、ＧＮＤ
電極間に形成されるストリップライン電極と、このスト
リップライン電極の両端に接続した入出力端子電極によ
って構成し、且つ、入出力端子電極は前記平面形の積層
素子の上面側に形成したＳＡＷデュプレクサであり、こ
れにより、ディスクリート素子が不要となり、低損失な
分布定数形線路で形成した小型のインピーダンス整合用
位相回路素子が得られ、小型で高性能なＳＡＷデュプレ
クサを得ることができるという作用効果を有する。

【０００８】本発明の請求項２に記載の発明は、２つの
ＳＡＷフィルタチップを並べたときのＳＡＷフィルタチ
ップ間にインピーダンス整合用位相回路素子を配置し、
このインピーダンス位相整合用回路素子の入出力端子電
極を設けた請求項１に記載のＳＡＷデュプレクサであ
り、これにより、ＳＡＷフィルタチップ等とのボンディ
ングワイヤ等による接続距離を短くできるのでその電気
的損失や不要なＬやＣといった寄生成分の影響を小さく
できて特性変化や劣化を防止し、ワイヤ接続部における
ボンディング強度等接続の信頼性の向上したＳＡＷデュ
プレクサを得ることができるという作用効果を有する。

【０００９】本発明の請求項３に記載の発明は、２層の
ＧＮＤ電極をビアホール電極により電気的に接続した請
求項１に記載のＳＡＷデュプレクサであり、これによ
り、高周波帯においても接地が確実になるため、例えば
ＧＮＤ電極による不要な共振等の防止効果が得られるの
で高性能のＳＡＷデュプレクサを得ることができるとい
う作用効果を有する。

【００１０】本発明の請求項４に記載の発明は、ビアホ
ール電極と接続するストリップライン電極の端部の線幅
をビアホール電極の径よりも太く形成した請求項３に記
載のＳＡＷデュプレクサであり、これにより、ビアホー
ル電極とストリップライン電極との接続部はヒートサイ
クル等に対する信頼性が向上し、また、積層ズレ等の製
造上の変動に対する特性変動を小さくする効果も得られ
るので、高性能で高信頼性を有するＳＡＷデュプレクサ
が得られるという作用効果を有する。

【００１１】本発明の請求項５に記載の発明は、ストリ
ップライン電極の線幅を２層のＧＮＤ電極間の中心部か
らＧＮＤ電極に近い層ほど細く形成した請求項１に記載
のＳＡＷデュプレクサであり、これにより、ストリップ
ライン電極の特性インピーダンスの各積層毎の差異を小
さくでき、インピーダンスの不整合による伝送損失や特
性劣化を防止し小型で高性能なＳＡＷデュプレクサが得
られるという作用効果を有する。

【００１２】本発明の請求項６に記載の発明は、ストリ
ップライン電極の厚みを２層のＧＮＤ電極間の中心部か
らＧＮＤ電極に近い層ほど薄く形成した請求項１に記載
のＳＡＷデュプレクサであり、これにより、ストリップ
ライン電極の特性インピーダンスの各積層毎の差異を小
さくでき、インピーダンスの不整合による電送損失や特
性劣化を防止し小型で高性能なＳＡＷデュプレクサが得
られるという作用効果を有する。

【００１３】本発明の請求項７に記載の発明は、ストリ
ップライン電極を上下２層のＧＮＤ電極の面積と重なる
範囲内に形成した請求項１に記載のＳＡＷデュプレクサ
であり、これにより、ストリップライン電極の輻射損失
を小さくできるとともにストリップライン電極の特性イ
ンピーダンスを整合し、特性劣化が少なく、小型で高性
能なＳＡＷデュプレクサが得られるという作用効果を有
する。

【００１４】本発明の請求項８に記載の発明は、入出力
端子電極はＧＮＤ電極と電気的に接続することなく、入
力端子電極と出力端子電極間をＧＮＤ電極によってそれ
ぞれ隔てて島状に形成し、且つ入出力端子電極の形状を
前記入出力端子電極と接続するビアホール電極の直径よ
りも大きく形成した請求項３に記載のＳＡＷデュプレク
サであり、これにより、入出力端子電極間の電気的な干
渉が防止でき、入出力端子電極とビアホール電極との接
続部の信頼性が向上し特性劣化が少ない小型で高性能な
ＳＡＷデュプレクサが得られるという作用効果を有す
る。

【００１５】本発明の請求項９に記載の発明は、インピ
ーダンス整合用位相回路素子のストリップライン電極に
近接して対向する屈曲部を形成し、この屈曲部における
電極間の電磁界結合によってインピーダンスを調整した
請求項１に記載のＳＡＷデュプレクサであり、これによ
り、ストリップライン電極の配線やその配線間隔によっ
てインピーダンスとその周波数特性を任意に制御できる
ため、インピーダンスを設定する伝送線路の形状・構成
と併用し、インピーダンスの設計範囲が広がって小型で
高性能なＳＡＷデュプレクサが得られるという作用効果
を有する。

【００１６】本発明の請求項１０に記載の発明は、イン
ピーダンス整合用位相回路素子の上面側にセラミック層
を設け、このセラミック層に入出力端子電極を設けた請
求項１に記載のＳＡＷデュプレクサであり、これによ
り、ＳＡＷフィルタチップとインピーダンス整合用位相
回路との電気的接続を例えばボンディングワイヤと前記
素子の上面のＧＮＤ電極との電気的接触や結合・干渉を
防止できるので高性能なＳＡＷデュプレクサが得られる
という作用効果を有する。

【００１７】本発明の請求項１１に記載の発明は、イン
ピーダンス整合用位相回路素子あるいはセラミック層の
内部または表面に分布定数形線路によってコンデンサ、
インダクタ機能やこれら機能素子によって構成される回
路を電極パターンで形成した請求項１に記載のＳＡＷデ
ュプレクサであり、これにより、高周波帯で低損失なコ
ンデンサやインダクタ素子を形成して適宜付加すること
で特性向上を図ったり、更にはフィルタ機能等の回路を
付加したりすることができるので、高性能なＳＡＷデュ
プレクサが得られるという作用効果を有する。

【００１８】本発明の請求項１２に記載の発明は、セラ
ミック層の表面にコンデンサ素子、インダクタ素子およ
び抵抗素子を実装した請求項１０に記載のＳＡＷデュプ
レクサであり、これにより、特性向上を図ったり、更に
はフィルタ機能等の回路を付加したりすることができる
ので、一層高性能なＳＡＷデュプレクサが得られるとい
う作用効果を有する。

【００１９】本発明の請求項１３に記載の発明は、セラ
ミック層の表面に半導体チップ部品を実装した請求項１
０に記載のＳＡＷデュプレクサであり、能動デバイスと
の一体化が実現できるので、携帯電話等のフロントエン
ド部の周辺回路まで含めて小型複合デバイスにモジュー
ル化した高性能かつ複合機能を付加したＳＡＷデュプレ
クサが得られる。

【００２０】

【発明の実施の形態】（実施の形態１）以下、実施の形
態１を用いて本発明の特に請求項１〜９に記載の発明に
ついて説明する。

【００２１】図１は本発明の実施の形態１におけるＳＡ
Ｗデュプレクサの分解斜視図、図２は同実施の形態１の
インピーダンス整合用位相回路素子を示す分解斜視図で
ある。

【００２２】図１、図２において、１はＳＡＷデュプレ
クサであり、送信帯域用のフィルタ、受信帯域用のフィ
ルタを構成する２つのＳＡＷフィルタチップ２，３がセ
ラミック基板３０上に実装され、これら２つのＳＡＷフ
ィルタチップ２，３の中央部に入出力端子電極１５，１
６を設けたインピーダンス整合用位相回路素子４を配置
している。

【００２３】前記インピーダンス整合用位相回路素子４
はセラミック誘電体８，９，１０，１１を重ねて構成し
ており、最下段のセラミック誘電体８の裏面と最上段の
セラミック誘電体１１の上面にそれぞれＧＮＤ電極６，
７を形成し、このＧＮＤ電極６，７との間にはさんでス
トリップライン電極１２，１３，１４を形成したセラミ
ック誘電体８，９，１０を配置し、導電性樹脂等を用い
て一体に積層して平面形の積層素子５を形成している。

【００２４】次に、インピーダンス整合用位相回路素子
４のストリップライン電極１２，１３，１４と入出力端
子電極１５，１６との接続構造について図２を用いて説
明する。

【００２５】１７，１８，４３，４４，４５，４６，４
７はビアホール電極であり、貫通孔に電極を形成しこの
貫通孔内にＡｇ等導電性金属を充填して前記ストリップ
ライン電極１２，１３，１４やＧＮＤ電極６，７との接
続を行うものである。

【００２６】セラミック誘電体８，９，１０にはストリ
ップライン電極１２，１３，１４を形成し、それぞれ両
端に接続用電極３７，３８，３９，４０，４１，４２を
形成し、この接続電極３９，４１，４２の内方に前記ビ
アホール電極４４，４５，４６を形成すると共にセラミ
ック誘電体８，９，１０の周囲に複数のビアホール電極
４７を形成している。

【００２７】最上段のセラミック誘電体１１では入出力
端子電極１５，１６の内方にビアホール電極１７，１８
を形成すると共にこのセラミック誘電体１１の周囲に複
数のビアホール電極４７を形成している。

【００２８】入力端子電極１５は前記ビアホール電極１
７，４３を介して最下段のセラミック誘電体８のストリ
ップライン電極１２の端部の接続用電極３８に接続し、
このストリップライン電極１２の他方の端部にある接続
用電極３７からセラミック誘電体９の接続用電極３９、
接続用電極４０からセラミック誘電体１０の接続用電極
４２、接続用電極４１からセラミック誘電体１１の出力
電極１６にと、それぞれ前記ビアホール電極４４，４
６，４５，１８を介して接続し、入出力端子電極１５，
１６までストリップライン電極１２，１３，１４を接続
している。

【００２９】また、セラミック誘電体８，９，１０，１
１の周囲に形成したビアホール電極４７を介し前記セラ
ミック誘電体１１の上面のＧＮＤ電極７とセラミック誘
電体８の裏面のＧＮＤ電極６とを接続している。

【００３０】また、前記ＳＡＷフィルタチップ２，３と
インピーダンス整合用位相回路素子４とはボンディング
ワイヤ（図示せず）で接続している。

【００３１】また、入出力端子電極１５，１６は、ＧＮ
Ｄ電極６と電気的に接続することなく入力端子電極１５
と出力端子電極１６間をＧＮＤ電極６によってそれぞれ
隔てて島状に形成している。

【００３２】このように、セラミック基板３０を最下段
に配置して、平面形の積層素子５を構成することによ
り、低背、薄型形状のＳＡＷデュプレクサ１を得ること
ができ、平面形の積層素子５の上面に設けた入出力端子
電極１５，１６を、２つのＳＡＷフィルタチップ２，３
間に配置することで電気的接続距離を短くできるので、
この接続部材の影響による特性の劣化と変化を小さくし
て信頼性を向上し、また、上側のＧＮＤ電極７と下側の
ＧＮＤ電極６はインピーダンス整合用位相回路素子４の
内部に貫通したビアホール電極４７により接続している
ので上下のＧＮＤ電極６，７の接地が安定する効果が得
られ、例えば、ＧＮＤ電極６，７自身の不要な共振を防
止している。

【００３３】また、前記ストリップライン電極１２，１
３，１４の線幅は、ＧＮＤ電極６，７の中間部からＧＮ
Ｄ電極６，７に近い層ほど細く形成しており、セラミッ
ク誘電体８，１０上に形成したストリップライン電極１
２，１４の線幅はセラミック誘電体９上に形成したスト
リップライン電極１３の線幅より細く、これにより、前
記ストリップライン電極１２，１３，１４の特性インピ
ーダンスを均一に整合している。

【００３４】また、ストリップライン電極１２，１３，
１４の厚みに関しては、ＧＮＤ電極６，７の中間部から
ＧＮＤ電極６，７に近い層ほど薄く形成している。これ
により、層間のストリップライン電極１２，１３，１４
の特性インピーダンスを均一に整合できるため、特性の
劣化や変化の原因となっていた層間のインピーダンスの
差異によって発生する反射を小さくすることができイン
ピーダンス整合用位相回路素子４の挿入損失特性の向上
が図れる。

【００３５】また、前記ストリップライン電極１２，１
３，１４の形成範囲は、上下のＧＮＤ電極６，７の電極
を形成した範囲内に重なるように形成しており、このス
トリップライン電極１４に近接して対向する屈曲部２７
を形成してこの屈曲部２７における電極間の電磁界結合
によってインピーダンスを調整している。

【００３６】また、ストリップライン電極１４において
は、ストリップライン電極１４の線路どうしを配線間隔
を近接して電磁界結合させ、インピーダンスを調整して
いる。ここでは５０オーム線路を構成し、ストリップラ
イン電極１４の線路の一部に近接して対向する屈曲部２
７を形成し、この屈曲部２７に対向する電極の線路間を
電磁界結合を行いインピーダンスを調整している。

【００３７】これにより、周波数によって異なるインピ
ーダンスが必要な場合にも、ストリップライン電極１４
の配線によって種々電磁界結合を調整することで、それ
ぞれ異なる周波数帯域における所望のインピーダンスの
調整が可能になる。

【００３８】以上のように、本発明によれば低損失で小
型のインピーダンス整合用位相回路の形成ができ、移動
体通信の高周波帯域においても自己共振周波数を越えて
ＬやＣの機能を損なうことが無く、小型で高性能なＳＡ
Ｗデュプレクサを提供することができる。

【００３９】（実施の形態２）以下、実施の形態２を用
いて本発明の特に請求項１０〜１３に記載の発明につい
て説明する。尚、前記実施の形態１と共通となる基本構
成は詳細な記述を省きここでは特徴とする部分について
記載する。

【００４０】図３は本発明の実施の形態２における分布
定数形線路によってコンデンサやインダクタ機能を形成
した例を示し、図４は同実施の形態２におけるセラミッ
ク層の表面に入出力端子電極を設けるとともにコンデン
サやインダクタ等のディスクリート素子あるいは半導体
チップ部品を実装した例を示す図である。

【００４１】図３に示すように、インピーダンス整合用
位相回路素子４の上面側にセラミック層２８を積層し
て、このセラミック層２８の上面に入出力端子電極１
９，２０を設けるとともに、分布定数形線路５０を形成
してコンデンサやインダクタ機能を形成している。ここ
では前記分布定数形線路５０により、３段のローパスフ
ィルタを構成している。

【００４２】前記分布定数形線路５０は前記ストリップ
ライン電極１２，１３，１４と同じようにＡｇ，Ｃｕ電
極によって形成し、分布定数形線路５０とインピーダン
ス整合用位相回路素子４との接続はビアホール電極（図
示せず）によって行っている。

【００４３】このように、分布定数形線路５０により受
動回路をインピーダンス整合用位相回路素子４の上面に
構成し、ＳＡＷフィルタチップ２，３の特性やＳＡＷデ
ュプレクサ１の特性を制御でき、高性能で複合機能を有
するＳＡＷデュプレクサ１を得ることができる。

【００４４】また、図４に示すように、インピーダンス
整合用位相回路素子４の上面にセラミック層２９を積層
し、このセラミック層２９の表面に入出力端子電極２
１，２２を設けるとともにコンデンサ素子２３やインダ
クタ素子２４、抵抗素子２５等のディスクリート素子及
び半導体チップ部品２６を実装している。

【００４５】これにより、ＳＡＷフィルタチップ２，３
の特性やＳＡＷデュプレクサ１の全体特性を制御して小
型で高性能なＳＡＷデュプレクサ１を得ることができ、
また、半導体チップ部品２６を実装することで、インピ
ーダンス整合用位相整合回路素子４に能動デバイスを小
型で一体化できるので、携帯電話等のフロントエンド部
の周辺回路まで含めてモジュール化した小型複合デバイ
スを得ることができる。

【００４６】尚、インピーダンス整合用位相回路素子４
のストリップライン電極１２，１３，１４やビアホール
電極１７，１８，４３，４４，４５，４６，４７の電極
材料としては導電率の高いＡｇやＣｕが望ましい。従っ
て、セラミック誘電体８，９，１０，１１はＡｇ，Ｃｕ
と同時焼成可能な摂氏１０００度以下の低温焼成材料が
望ましく、低温焼成誘電体としてアルミナやフォルステ
ライト等へガラス成分を添加したものを用いる。Ａｇ，
Ｃｕ等の高導電率電極材料を適用することで電極の導体
損失を小さくできるのでＳＡＷデュプレクサの低損失化
が図れる。

【００４７】尚、ビアホール電極１７，１８，４３，４
４，４５，４６，４７、ストリップライン電極１２，１
３，１４の材料に金属成分以外にもガラス成分や無機成
分等をビアホール電極とストリップライン電極の接続や
信頼性向上、気密性の向上やデラミネーション改善、マ
イグレーション改善等を目的とし、導電率を大きく低下
させない範囲で添加含有させてもよい。

【００４８】

【発明の効果】以上のように本発明のＳＡＷデュプレク
サは、小型で低損失なインピーダンス整合用位相回路素
子が得られるため、小型で高性能のＳＡＷデュプレクサ
が実現できることとなり、移動体通信機器の小型化及び
高性能化に寄与するところが大であり工業的利用価値が
大きいものである。

【図面の簡単な説明】

【図１】本発明の実施の形態１を示すＳＡＷデュプレク
サの分解斜視図

【図２】同実施の形態１のインピーダンス整合用位相回
路素子を示す分解斜視図

【図３】本発明の実施の形態２における分布定数形線路
によってコンデンサやインダクタ機能を形成した図

【図４】同実施の形態２におけるインピーダンス整合用
位相回路素子の上面側のＧＮＤ電極の上側にコンデンサ
やインダクタ等のディスクリート素子や半導体チップを
実装した図

【符号の説明】

１ ＳＡＷデュプレクサ ２ ＳＡＷフィルタチップ ３ ＳＡＷフィルタチップ ４ インピーダンス整合用位相回路素子 ５ 平面形の積層素子 ６，７ ＧＮＤ電極 ８，９，１０，１１ セラミック誘電体 １２，１３，１４ ストリップライン電極 １５，１６，１９，２０，２１，２２ 入出力端子電極 １７，１８，４３，４４，４５，４６，４７ ビアホー
ル電極 ２３ コンデンサ素子 ２４ インダクタ素子 ２５ 抵抗素子 ２６ 半導体チップ部品 ２７ 近接して対向する屈曲部 ２８，２９ インピーダンス整合用位相回路素子の上面
に設けたセラミック層 ３７，３８，３９，４０，４１，４２ 接続用電極 ５０ 分布定数形線路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 前田 昌昭 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 北田 匡智 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 平岡 義広 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 Ｆターム(参考） 5J012 GA12 5J014 CA00 5J097 AA12 AA30 BB15 HA04 LL01 LL07

Claims (13)

【特許請求の範囲】
1. 【請求項１】 ２つのＳＡＷフィルタチップとインピー
   ダンス整合用位相回路素子とで構成されるＳＡＷデュプ
   レクサにおいて、前記インピーダンス整合用位相回路素
   子が平面形の積層素子であって、この積層素子は２層の
   ＧＮＤ電極と、ＧＮＤ電極間に形成されるストリップラ
   イン電極と、このストリップライン電極の両端に接続し
   た入出力端子電極によって構成し、且つ、入出力電極端
   子を前記平面形の積層素子の上面側に形成したＳＡＷデ
   ュプレクサ。
2. 【請求項２】 ２つのＳＡＷフィルタチップを並べたと
   きのＳＡＷフィルタチップ間にインピーダンス整合用位
   相回路素子を配置し、このインピーダンス位相整合用回
   路素子の入出力端子電極を設けた請求項１に記載のＳＡ
   Ｗデュプレクサ。
3. 【請求項３】 ２層のＧＮＤ電極をビアホール電極によ
   り電気的に接続した請求項１に記載のＳＡＷデュプレク
   サ。
4. 【請求項４】 ビアホール電極と接続するストリップラ
   イン電極の端部の線幅をビアホール電極径よりも太く形
   成した請求項３に記載のＳＡＷデュプレクサ。
5. 【請求項５】 ストリップライン電極の線幅を前記の２
   層のＧＮＤ電極間の中心部からＧＮＤ電極に近い層ほど
   細く形成した請求項１に記載のＳＡＷデュプレクサ。
6. 【請求項６】 ストリップライン電極の厚みを２層のＧ
   ＮＤ電極間の中心部からＧＮＤ電極に近い層ほど薄く形
   成した請求項１に記載のＳＡＷデュプレクサ。
7. 【請求項７】 ストリップライン電極を上下２層のＧＮ
   Ｄ電極の面積と重なる範囲内に形成した請求項１に記載
   のＳＡＷデュプレクサ。
8. 【請求項８】 入出力端子電極はＧＮＤ電極と電気的に
   接続することなく入力端子電極と出力端子電極間をＧＮ
   Ｄ電極によってそれぞれ隔てて島状に形成し、且つ入出
   力端子電極の形状を前記入出力端子電極と接続するビア
   ホール電極の直径よりも大きく形成した請求項３に記載
   のＳＡＷデュプレクサ。
9. 【請求項９】 インピーダンス整合用位相回路素子のス
   トリップライン電極に近接して対向する屈曲部を形成
   し、この屈曲部における電極間の電磁界結合によってイ
   ンピーダンスを調整した請求項１に記載のＳＡＷデュプ
   レクサ。
10. 【請求項１０】 インピーダンス整合用位相回路素子の
    上面側にセラミック層を設け、このセラミック層に入出
    力端子電極を設けた請求項１に記載のＳＡＷデュプレク
    サ。
11. 【請求項１１】 インピーダンス整合用位相回路素子あ
    るいはセラミック層の内部または表面に分布定数形線路
    によってコンデンサ、インダクタ機能やこれら機能素子
    によって構成される回路を電極パターンで形成した請求
    項１に記載のＳＡＷデュプレクサ。
12. 【請求項１２】 セラミック層の表面にコンデンサ素
    子、インダクタ素子および抵抗素子を実装した請求項１
    ０に記載のＳＡＷデュプレクサ。
13. 【請求項１３】 セラミック層の表面に半導体チップ部
    品を実装した請求項１０に記載のＳＡＷデュプレクサ。