KR100706090B1 - 유기 박막 트랜지스터 및 그 제조 방법 - Google Patents

유기 박막 트랜지스터 및 그 제조 방법 Download PDF

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Abstract

본 발명은 유기 반도체 박막을 형성하는 재료를 변경하지 않고도, 용이하게 임계 전압을 제어할 수 있는 유기 박막 트랜지스터 및 그 제조 방법을 제공하는 것이다.
유기 박막 트랜지스터는 게이트 전극(12), 게이트 절연막(14), 소스 전극(16), 드레인 전극(18), 유기 반도체막(20)을 갖는 유기 박막 트랜지스터로서, 게이트 절연막(14)과 유기 반도체 박막(20) 사이에 임계 전압 제어막(22)을 갖는다.
유기 박막 트랜지스터, 유기 박막 트랜지스터의 제조 방법, 임계 전압 제어막

Description

유기 박막 트랜지스터 및 그 제조 방법{ORGANIC THIN FILM TRANSISTOR AND METHOD OF MANUFACTURING THE SAME}
도 1은 본 발명의 실시 형태에 의한 유기 박막 트랜지스터의 구조를 모식적으로 나타내는 단면도.
도 2의 (A)~(D)는 본 발명의 실시 형태에 의한 유기 박막 트랜지스터의 제조 방법을 모식적으로 나타내는 단면도.
도 3은 본 발명의 실시 형태에 의한 시험체의 드레인 전류(ID)와 게이트 전압(VG)의 관계를 나타내는 도면.
도 4는 본 발명의 실시 형태에 의한 시험체의 드레인 전류(ID)와 게이트 전압(VG)의 관계를 나타내는 도면.
도 5는 본 발명의 실시 형태에 의한 유기 박막 트랜지스터의 구조의 변형예를 모식적으로 나타내는 단면도.
도 6은 본 발명의 실시 형태에 의한 유기 박막 트랜지스터의 구조의 변형예를 모식적으로 나타내는 단면도.
부호의 설명
10… 기판
12… 게이트 전극
14… 게이트 절연막
16… 소스 전극
18… 드레인 전극
20… 유기 반도체막
22… 임계 전압 제어막
본 발명은 유기 박막 트랜지스터에 관한 것이고, 특히 유기 박막 트랜지스터의 임계 전압의 제어 방법에 관한 것이다.
박막 트랜지스터(TFT)는 액티브 매트릭스 액정 디스플레이 등의 스위칭 소자로서 실용화되어 있고, 아모퍼스(amorphous) 또는 다결정 실리콘을 반도체로서 사용함에 의해 제작되고 있다.
최근, TFT용의 반도체 재료로서, 유기 반도체 재료가 주목을 받고 있다. 유기 반도체는 스핀 코팅법이나 진공 증착법이라는 간편한 기술을 사용함으로써 용이하게 박막 형성이 가능할 뿐만 아니라, 아모퍼스 또는 다결정 실리콘을 사용한 종래의 TFT에 비해서, 제조 프로세스 온도를 저온화할 수 있는 이점이 있다. 프로세스 온도의 저온화는, 일반적으로 내열성이 낮은 플라스틱 기판상에 TFT를 형성할 수 있게 되어, 디스플레이의 경량화나 저비용화 뿐만 아니라, 플라스틱 기판의 플 렉시빌리티에 의한 용도의 다양화 등에 많이 기대할 수 있다.
그러나, 지금까지의 유기 반도체 재료를 사용한 TFT의 개발에서는, 아모퍼스 또는 다결정 실리콘을 사용한 TFT에서 행하여지고 있는 불순물의 도핑에 의한 임계 전압의 제어가 곤란하여, 실용화의 방해의 하나로 되어 있다.
임계 전압에 관한 보고로는, Jiyoul Lee 들에 의해 보고되어 있지만(예를 들어, 비특허 문헌 1 참조.), 임계 전압을 임의로 제어하는 것은 아니다.
비특허 문헌 1
APPLIED PHYSICS LETTERS, Vol.80, 2925-2927 (2002)
본 발명의 목적은 게이트 절연막과 유기 반도체 박막 사이에 임계 전압 제어막을 설치함으로써, 유기 반도체 박막을 형성하는 재료를 변경하지 않고도, 용이하게 임계 전압을 제어할 수 있는 유기 박막 트랜지스터 및 그 제조 방법을 제공하는 것에 있다.
(1) 본 발명에 의한 유기 박막 트랜지스터는
게이트 전극, 게이트 절연막, 소스 전극, 드레인 전극, 유기 반도체막을 갖는 유기 박막 트랜지스터로서,
상기 게이트 절연막과 상기 유기 반도체 박막 사이에 임계 전압 제어막을 갖는다.
본 발명에서는 임계 전압 제어막을 게이트 절연막과 유기 반도체 박막 사이 에 설치함으로써, 유기 반도체막을 형성하는 재료를 변경하지 않고도, 용이하게 임계 전압을 변화시킬 수 있다.
(2) 상기 임계 제어막의 두께는 3nm이하라도 좋다.
이와 같이 임계 전압 제어막을 초박막으로 함으로써, 트랜지스터의 구조 설계나 제조 프로세스에서, 임계 전압 제어막이 없는 경우와 거의 같은 상태로 취급할 수 있기 때문에, 임계 전압 제어막을 설치함에 의한 새로운 제약이 거의 발생하지 않는다. 또한, 매우 소량의 재료로 임계 전압 제어막을 형성할 수 있기 때문에, 매우 경제적이다.
(3) 상기 임계 전압 제어막은 상기 게이트 절연막 또는 상기 유기 반도체 박막의 적어도 어느 하나에 화학적으로 흡착되어 있어도 좋다. 화학적으로 흡착됨으로써, 초박막에서도 치밀하고 강고한 막이 형성되어, 매우 효과적으로 기능한다.
(4) 상기 임계 전압 제어막은 실란 화합물로 형성되어도 좋다. 실란 화합물은 게이트 절연막으로서 적합하게 사용되는 SiO2나 Al2O3 등의 산화물 표면에, 또는, 간단한 친수화 처리에 의해 친수화된 표면에 용이하게 화학 흡착되어, 치밀하고 강고한 초박막(단분자막)을 형성하기 때문에 적합하다. 여기서, 친수화 처리란, 표면에 수산기(-OH)을 형성하는 처리이다.
(5) 상기 실란 화합물은 트리플루오로메틸기(-CF3)를 적어도 하나 가져도 좋다. 이것은 임계 전압을 플러스측으로 쉬프트시키는데 효과적이다.
(6) 상기 실란 화합물은 아미노기(-NH2)를 적어도 하나 가져도 좋다. 이것 은 임계 전압을 마이너스측으로 쉬프트시키는데 효과적이다.
(7) 상기 유기 반도체막은 펜타센이나 올리고티오펜 등의 유기 저분자, 폴리티오펜 등의 유기 고분자, 프탈로시아닌 등의 금속 착체(complex), C60, C70, 금속 내포 풀러렌(metallofullerene) 등의 풀러렌(fullerene)류, 및 카본 나노튜브(nanotube)류의 군으로부터 선택한 적어도 1종으로 형성되어도 좋다.
(8) 본 발명에 의한 유기 박막 트랜지스터의 제조 방법은,
게이트 전극, 게이트 절연막, 소스 전극, 드레인 전극, 유기 반도체막을 갖는 유기 박막 트랜지스터의 제조 방법으로서,
상기 게이트 절연막과 상기 유기 반도체 박막 사이에 임계 전압 제어막을 형성하는 공정을 포함한다.
(9) 상기 임계 전압 제어막의 두께를 3nm이하로 형성하는 공정을 포함하여도 좋다.
(10) 상기 임계 전압 제어막은 상기 게이트 절연막 또는 상기 유기 반도체 박막의 적어도 어느 하나에 화학적으로 흡착될 수 있는 관능기를 갖는 화합물로 형성되어 있어도 좋다.
(11) 상기 임계 전압 제어막의 형성 화합물은 실란 화합물이라도 좋다.
(12) 상기 실란 화합물은 트리플루오로메틸기(-CF3)를 적어도 하나 가져도 좋다. 이것은 임계 전압을 플러스측으로 쉬프트시키는데 효과적이다.
(13) 상기 실란 화합물은 아미노기(-NH2)를 적어도 하나 가져도 좋다. 이것 은 임계 전압을 마이너스측으로 쉬프트시키는데 효과적이다.
(14) 상기 유기 반도체막은 펜타센이나 올리고티오펜 등의 유기 저분자, 폴리티오펜 등의 유기 고분자, 프탈로시아닌 등의 금속 착체, C60, C70, 금속 내포 풀러렌 등의 풀러렌류, 및 카본나노튜브류의 군으로부터 선택한 적어도 1종으로 형성되는 공정을 포함하여도 좋다.
(15) 상기 임계 전압 제어막을 형성하기 전에, 적어도 그 임계 전압의 하지 표면을 친수화 처리하는 공정을 더 포함하여도 좋다.
발명의 실시 형태
이하, 본 발명의 실시 형태에 대해서 도면을 참조하여 설명한다.
[유기 박막 트랜지스터]
이하, 실시 형태에 의한 유기 박막 트랜지스터의 구조에 대해서 설명한다.
도 1은 본 실시 형태에 의한 유기 박막 트랜지스터의 구조를 모식적으로 나타내는 단면도이다.
본 발명의 유기 박막 트랜지스터는 게이트 전극(12), 게이트 절연막(14), 소스 전극(16), 드레인 전극(18), 유기 반도체막(20), 임계 전압 제어막(22)을 기판(10)상에 갖고, 게이트 절연막(14)과 유기 반도체막(20) 사이에는 임계 전압 제어막(22)이 설치되어 있다. 이 임계 전압 제어막(22)에 의해, 유기 반도체막(20)을 구성하는 재료를 변경함이 없이, 유기 박막 트랜지스터의 임계 전압(Vth)을 제어할 수 있다.
[제조 프로세스]
이하, 실시 형태에 의한 유기 박막 트랜지스터의 제조 방법에 대해서 설명한다.
도 2의 (A)~(D)은 본 발명을 적용한 실시 형태에 의한 유기 박막 트랜지스터의 제조 방법을 모식적으로 나타내는 단면도이다.
기판(10)으로는 특별히 한정되지 않으며, 예를 들어, 붕소(B), 인(P), 안티몬(Sb) 등을 불순물로서 첨가한 P형 또는 N형의 단결정 실리콘 기판, 유리 기판, 석영 기판, 폴리메틸메타크릴레이트나 폴리에테르 설폰, 폴리카보네이트 등의 플라스틱 기판을 사용할 수 있다.
본 실시 형태에서는 기판(10)으로서 불순물에 의해 도핑된 단결정 실리콘 기판을 사용하여, 이것을 게이트 전극(12)으로 했다.
우선, 도 2의 (A)에 나타내는 바와 같이, 기판(10)상에, 게이트 산화막(14)을 형성한다.
게이트 산화막(14)의 형성 방법은 특별히 한정되지 않으며, 예를 들어, 열산화법에 의해 기판 표면을 산화시켜 이산화 실리콘(SiO2)을 형성해도 좋고, 스퍼터링이나 화학적 기상 성장법(CVD 법) 등의 진공 성막법에 의해 SiO2, Al2O3 등의 절연성의 막을 형성해도 좋다.
게이트 절연막(14)의 두께는 예를 들어, 100~800nm이다.
다음에, 도 2의 (B)에 나타내는 바와 같이, 소스 전극(16) 및 드레인 전극(18)을 형성한다.
소스 전극(16) 및 드레인 전극(18)의 재질은 특별히 한정되지 않으며, 금속 전극, 금속 산화물 전극 및 탄소 전극을 사용할 수 있다. 예를 들어, 유기 반도체막(20)으로서 풀러렌(C60)을 사용한 경우, 백금(Pt), 금(Au), 은(Ag), 동(Cu), 알루미늄(Al), 인듐-주석 산화물(ITO) 등이 적합하다.
소스 전극(16) 및 드레인 전극(18)의 두께는 예를 들어, 50~300nm이다.
소스 전극(16) 및 드레인 전극(18)을 형성하는 방법은 진공 성막법에 의해 게이트 절연막(14)상에 도전성의 박막을 형성하고, 리소그래피 기술을 이용하여, 소스 전극(16) 및 드레인 전극(18)의 소정의 패턴을 형성한다.
다음에, 도 2의 (C)에 나타내는 바와 같이, 임계 전압 제어막(22)을 형성한다.
임계 전압 제어막(22)은 유기 반도체막(20)의 임계 전압 특성을 소망의 값으로 제어하는 것으로, 예를 들어, R1(CH2)mSiR2 nX3-n(m는 자연수, n은 1 또는 2)의 일반식으로 표시되는 실란 화합물을 이용할 수 있다. 이러한 일반식으로 표시되는 실란 화합물에서, X를 할로겐 또는 알콕시기 등으로 한 경우, 이 화합물은 게이트 절연막(14)으로서 적합하게 사용되는 SiO2, Al2O3 등의 산화물 표면에 용이하게 화학 흡착되어, 말단기(R1)가 임계 전압 제어막(22)의 표면에 배치된, 치밀하고 강고한 초박막(단분자막)을 형성한다. 이 임계 전압 제어막(22)은 유기 박막 트랜지스터의 임계 전압을 제어하는 역할을 담당한다. 구체적으로는 R1을 변경함으로써 유기 반도체막(20)의 임계 전압 특성을 제어할 수 있다. R1은 예를 들어, 수소(-H), 메틸기(-CH3), 트리플루오로메틸기(-CF3), 아미노기(-NH2), 머캅토기(-SH) 등을 사용할 수 있다.
임계 전압 제어막(22)의 형성 방법은 특별히 한정되지 않고, 예를 들어, CVD 법 등의 기상법에 의해 형성해도 좋고, 스핀 코트법이나 디핑법 등의 액상을 사용한 방법에 의해서 형성해도 좋다.
임계 전압 제어막(22)을 형성하기 전에, 적어도 그 하지(여기에서는 게이트 절연막(14))로 되는 표면을 친수화 처리하여, 임계 전압 제어막(22)을 형성하는 재료가 하지 표면에 용이하게 화학적으로 흡착하도록 하여도 좋다. 친수화 처리 방법으로는, 예를 들어, 파장 150~200nm의 진공 자외광이나, 산소(O2) 플라즈마를 이용할 수 있다.
또한, 임계 전압 제어막(22)을 형성한 후, 필요에 따라서 에탄올이나 2-프로판올 등의 알콜류, 초순수 등을 사용하여 린스를 행함으로써, 불필요한 흡착물을 제거하여도 좋다.
임계 전압 제어막(22)은 소망한 트랜지스터 특성이 얻어 진다면, 게이트 절연막(14)과 유기 반도체 박막(20) 사이의 일부의 영역에만 형성되어 있으면 좋고, 전영역에 형성되어 있지 않아도 좋다. 또한, 얻어지는 트랜지스터 특성에 문제가 없으면, 절연막(14)과 유기 반도체 박막(20) 사이 이외의 장소, 예를 들어, 소스 전극(16)상이나 드레인 전극(18)상에 형성되어 있어도 좋다.
다음에, 도 2의 (D)에 나타내는 바와 같이, 유기 반도체막(20)을 기판상에 형성한다.
유기 반도체막(20)은, 예를 들어, 펜타센이나 올리고티오펜 등의 유기 저분자, 폴리티오펜 등의 유기 고분자, 프탈로시아닌 등의 금속 착체, C60, C70, 금속 내포 풀러렌 등의 풀러렌류, 및 카본나노튜브류의 군으로부터 선택한 적어도 1종을 이용할 수 있다.
유기 반도체막(20)의 형성 방법으로는 증착법, 스핀 코트법, 캐스트법 등을 이용할 수 있다.
유기 반도체막(18)의 패터닝은,예를 들어, 리소그래피법이나, 마스크 성막법, 잉크젯법 등을 사용할 수 있다.
[실험예 1]
시험체(유기 박막 트랜지스터)는 다음 구성으로 했다. 기판으로 N형의 단결정 기판을 사용하여, 이것을 게이트 전극으로 했다. 이 기판상에 열산화막을 300nm 형성하고, 그 위에, 소스 전극, 드레인 전극을 금(Au)을 사용하여 형성했다. Au의 두께는 100nm이다. 노출한 게이트 절연막 상에, 하기와 같은 3종류의 실란 화합물(a), (b), (c)을 각각 사용하여, 다른 임계 전압 제어막을 형성했다.
(a) CF3(CH2)9Si(OC2H5)3
(b) CH3(CH2)7Si(OC2H5)3
(c) NH2(CH2)3Si(OC2H5)3
실란 화합물(a) 및 (b)는 CVD 법으로, 실란 화합물(c)은 디핑법에 의해 형성했다. 임계 전압 제어막 상에, 유기 반도체막으로서 풀러렌(C60)을 분자선 증착법(MBE법)에 의해 성막했다. 성장시의 진공도는 1×10-9torr, 증착 속도는 0.15Å/s, 기판 온도는 110℃ 이었다.
도 3은, 상기 3종류의 시험체의 드레인 전압(VD)을 80V로 설정한 경우의, 드레인 전류(ID)와 게이트 전압(VG)의 관계를 나타내는 그래프이다. 도 3에서, 종축은 드레인 전류(ID)의 루트를 나타낸다. 도 3에 나타내는 바와 같이, 실란 화합물을, (a), (b), (c)의 순서로 변경함에 따라(도 3에서는 F, Me, NH2로 표시), 특성이 왼쪽으로 쉬프트함을 알 수 있다. 각각의 화합물에서, 직선부를 좌측으로 외삽한 점선과 횡축의 교점이 임계 전압(Vth)으로, Vth가 (a), (b), (c)의 순서로 작아져 감이 관측되었다. 이것은 임계 전압 제어막에 의해서, C60를 사용하여 제작한 박막 트랜지스터(C60-TFT)의 Vth를 제어함이 가능함을 나타낸다.
[실험예 2]
시험체(유기 박막 트랜지스터)는 다음 구성으로 했다. 기판으로 N형의 단결정 기판을 사용하여, 이것을 게이트 전극으로 했다. 이 기판상에 열산화막을 300nm 형성하고, 그 위에, 소스 전극, 드레인 전극을 Au를 사용하여 형성했다. Au의 두께는 100nm이다. 노출한 게이트 절연막 상에, 하기와 같은 3종류의 실란 화합물(a), (b), (c)을 각각 사용하여, 다른 임계 전압 제어막을 형성했다.
(a) CF3(CH2)9Si(OC2H5)3
(b) CH3(CH2)7Si(OC2H5)3
(c) NH2(CH2)3Si(OC2H5)3
실란 화합물 (a) 및 (b)은 CVD법으로, 실란 화합물(c)은 디핑법에 의해 형성했다.
임계 전압 제어막 상에, 유기 반도체막으로서 펜타센(C22H14)을 분자선 증착법(MBE 법)에 의해 성막하였다. 성장시의 진공도는 1×10-9torr, 증착 속도는 0.15Å/s, 기판 온도는 30℃ 이었다.
도 4는, 상기 3종류의 시험체의 드레인 전압(VD)을 80V로 설정한 경우의, 드레인 전류(ID)와 게이트 전압(VG)의 관계를 나타내는 그래프이다. 도 4에서, 종축은 드레인 전류(ID)의 루트를 나타낸다. 도 4에 나타내는 바와 같이, 실란 화합물을 (a), (b), (c)의 순서로 변경하여 감에 따라(도 4에서는 F, Me, NH2로 표시), 특성이 왼쪽으로 쉬프트함을 알 수 있다. 각각의 화합물에서, 직선부를 우측으로 외삽한 점선과 횡축의 교점이 임계 전압(Vth)으로, Vth의 절대치가 (a), (b), (c)의 순 서로 커져 감이 관측되었다. 이것은 임계 전압 제어막에 의해서, 펜타센을 사용하여 제작한 박막 트랜지스터(펜타센-TFT)의 Vth를 제어할 수 있음을 나타낸다.
[변형예]
상기 실시 형태는 다음 변형예가 가능하다.
도 5에 나타내는 바와 같이, 게이트 전극(12)을 유기 반도체막층 위에 게이트 절연막을 통하여 설치하여도 좋다. 이 경우, 도 1의 구조에 비해서, 기판의 자유도가 크다는 이점이 있다.
또한, 도 6에 나타내는 바와 같이, 소스 전극(16), 드레인 전극(18)을 유기 반도체막(20) 위에 설치하여도 좋다. 이 경우, 도 1의 구조에 비해서, 유기 반도체막(20)의 막질이 소스 전극(16), 드레인 전극(18)의 영향을 받기 어렵기 때문에, 이동도가 높아지는 이점이 있다.
본 발명은 상기의 실시 형태에 한정되지 않으며, 본 발명의 취지를 넘지 않은 범위에서 각종의 변경이 가능하다.
이상과 같이 본 발명에 의하면, 게이트 절연막과 유기 반도체 박막 사이에 임계 전압 제어막을 설치함으로써, 유기 반도체 박막을 형성하는 재료를 변경하지 않고도, 용이하게 임계 전압을 제어할 수 있다.

Claims (24)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 기판 상의 게이트 전극과,
    상기 게이트 전극을 커버하는 게이트 절연막과,
    상기 게이트 절연막 위의 임계 전압 제어막과,
    상기 임계 전압 제어막 위의 유기 반도체막과,
    상기 유기 반도체막 위의 소스 전극과,
    상기 유기 반도체막 위의 드레인 전극을 포함하는 트랜지스터.
  17. 기판 상의 소스 전극과,
    상기 기판 상의 드레인 전극과,
    상기 기판 상의 유기 반도체막으로서, 상기 소스 전극과 상기 드레인 전극과 접촉하는 유기 반도체막과,
    상기 유기 반도체막을 커버하는 임계 전압 제어막과,
    상기 임계 전압 제어막, 상기 소스 전극, 및 상기 드레인 전극을 커버하는 게이트 절연막과,
    상기 게이트 절연막 상의 게이트 전극을 포함하는 트랜지스터.
  18. 제 16항 또는 제 17항에 있어서,
    상기 임계 전압 제어막의 두께는 3nm이하인 트랜지스터.
  19. 제 16항 또는 제 17항에 있어서,
    상기 임계 전압 제어막은 상기 게이트 절연막 또는 상기 유기 반도체막의 적어도 어느 하나에 화학적으로 흡착되어 있는 트랜지스터.
  20. 제 16항 또는 제 17항에 있어서,
    상기 임계 전압 제어막은 실란 화합물로 형성되어 있는 트랜지스터.
  21. 제 20항에 있어서,
    상기 실란 화합물은 트리플루오로메틸기를 적어도 하나 갖는 트랜지스터.
  22. 제 20항에 있어서,
    상기 실란 화합물은 아미노기를 적어도 하나 갖는 트랜지스터.
  23. 제 16항 또는 제 17항에 있어서,
    상기 유기 반도체막은 유기 저분자, 유기 고분자, 금속 착체, 풀러렌류 및 카본나노튜브류의 군으로부터 선택되는 적어도 1종으로 형성되어 있는 트랜지스터.
  24. 삭제
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