KR100687689B1 - 내층 패널, 내층 패널의 제작 방법 및 내층 패널을 포함하는 인쇄 배선 기판 - Google Patents

내층 패널, 내층 패널의 제작 방법 및 내층 패널을 포함하는 인쇄 배선 기판 Download PDF

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사울 퍼그슨
딥타카 매줌다
매튜씨. 스노그렌
리차드 에이치. 스노그렌
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이 아이 듀폰 디 네모아 앤드 캄파니
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Abstract

내층 패널에는 제작시 고밀도 기점이 제공된다. 기점이 노출되도록 내층 패널의 부분을 에칭 제거하지 않고 X-선을 사용하여 상기 기점을 식별할 수 있다.
내층 패널, 고밀도 기점, 금속성 호일, 형상물

Description

내층 패널, 내층 패널의 제작 방법 및 내층 패널을 포함하는 인쇄 배선 기판 {INNERLAYER PANELS, A METHOD OF MAKING INNERLAYER PANELS AND PRINTED WIRING BOARDS COMPRISING INNERLAYER PANELS}
도 1A는 제1 실시양태에 따른 내층 패널 제품에서 제1 단의 상면도이고;
도 1B는 도 1A에서 선 1B-1B 상에서 취한 정면도의 단면도이고;
도 1C는 제1 실시양태에 따른 내층 패널 제품에서 제2 단의 정면도의 단면도이고;
도 1D는 제1 실시양태의 제작시 얻어지는 기점의 X-선 상을 도시하고;
도 1E는 제1 실시양태의 제작시 내층 패널에서 펀칭된 레지스터 구멍을 도시하고;
도 1F는 인쇄 배선 기판으로 혼입 전의 완성된 내층 패널 정면도의 단면도이고;
도 2는 인쇄 배선 기판 부분의 정면도의 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
10: 금속성 호일
12: 형상물
20: 기점
25: 밀봉제
30: 유전체 물질
35: 레지스터 구멍
40: 금속성 호일
42: 회로
50: 레지스터 종단
100: 내층 패널
1000: 인쇄 배선 기판
1100, 1200, 1300...: 내층 패널
1021, 1022: 연결 회로
D: 디바이스
<관련 출원>
본 출원은 2002 년 10월 11일 자로 미국 특허청에 출원된 미국 가출원 일련 번호 제60/418045호로서, 현재 2003년 8월 29일자로 미국 특허청에 출원되고 제목이 "CO-FIRED CERAMIC CAPACITERS AND METHOD FOR FORMING CERAMIC CAPACITERS FOR USE IN PRRINTED WIRING BOARDS"인 미국 국내 출원 일련 번호 제10/651367호로 전환된, 대리인 사건 번호 EL-0495호로 지정된 출원; 2002년 12월 13일 자로 출원된 미국 가출원 일련 번호 제60/433105호로서, 현재 2003년 9월 16일자로 미국 특허청에 출원되고 제목이 "PRRINTED WIRING BOARDS HAVING LOW INDUCTANCE EMBEDDED CAPACITERS AND METHODS OF MAKING SAME"인 미국 국내 출원 일련 번호 제10/663551호로 전환된, 대리인 사건 번호 EL-0496로 지정된 출원; 2003년 3월 7일에 출원되고 제목이 "PRRINTED WIRING BOARDS HAVING CAPACITERS AND METHODS OF MAKING THEREOF"인 미국 출원 일련 번호 제60/453129호 (대리인 사건 번호 EL-0497호로 지정됨) 출원 및 2003년 9월 18일에 출원되고 제목이 "HIGH TOLERANCE EMBEDDED CAPACITERS"인 미국 출원 일련 번호 제10/664638호 (대리인 사건 번호 EL-0499호로 지정됨) 출원과 관련된다.
<발명의 배경>
<기술 분야>
본 발명의 기술 분야는 내층 인쇄 배선 기판 패널에 형상물을 삽입하는 것이다. 보다 구체적으로, 본 발명의 기술 분야는 이들의 전기 종단 및 기타 연관 회로에 대한 내장형 형상물의 X-선 정렬을 포함한다.
<배경 기술>
내장형 수동 회로 요소 및 기타 형상물을 인쇄 배선 기판 (PWB)에 설치함으로써 회로 크기를 감소시키고, 회로 성능을 증진시키고, 부가적인 반도체가 기판 표면에 위치하도록 한다. 수동 회로 요소 및 다른 구성요소와 같은 형상물은 전형적으로 스태킹되거나 상호연결 회로에 의해 연결되는 패널에 내장되어 있고, 여기서 패널의 상기 스태킹으로 인쇄 배선 기판이 형성된다. 패널은 일반적으로 "내층 패널"로 나타낼 수 있다.
수동 회로 요소는 여러 방법으로 제작될 수 있다. 예를 들어, 레지스터와 같은 "호일-상에-형성된(formed-on-foil)" 요소는 금속성 호일 상에 후막(thick-film) 레지스터 물질을 선택적으로 침착시킴으로써 형성된다. 카패시터(capacitor)는 호일에 후막 유전체와 전도체 조합물을 침착시킴으로써 형성된다. 상기 요소는 후막 소성 조건하에 소성되거나 저온에서 경화될 수 있다. 생성된 수동 요소는 이후에 유전체 및 제2 호일에 적층되어 내층 패널을 형성한다. 상기 호일은 내층 패널의 외부에 배열되어 회로를 형성하는데 사용된다.
인쇄 배선 기판은, 내층 패널의 외부에 호일을 광-에칭시킴으로서 회로를 제작하고 이후 패널을 스태킹하고 적층시킴으로써 형성된다. 상기 회로는 인쇄 배선 기판에서 스태킹된 패널의 회로를 적절하게 상호연결시키기 위해 내층 패널 상에 정밀하게 위치해야만 한다. 상기 회로는 각 내층 패널의 특정 배치에 레지스터 구멍을 펀칭하고 광-도구를 위치시키는 레지스터 핀을 사용함으로써 형성된다. 상기 광-도구는 패널 외부에 회로를 상형성하는데 사용된다. 이로써, 내층 패널의 회로는 적층시 정확하게 정렬된다.
내층 패널에서의 내장형 회로, 구성요소 및 기타 형상물은 또한 내층 패널 외부의 회로에 정확하게 상호연결되어야만 한다. 그러나, 내장형 형상물은 보이지 않기 때문에 정렬 방법이 난해하다. 한 정렬 방법에는 내층 패널에서 위치 배치 장치로서의 기점을 사용하는 것이 포함된다. 상기 기점은 패널 형성시 내장형 형상물과 동시에 호일 상에 인쇄된다. 기점을 함유하는 호일 지역은 기점 부근에서 선택적으로 에칭 제거되어 기점을 노출시킨다. 레지스터 구멍은 이어서 이제 볼 수 있는 기점에 대한 기지의 위치에서 내층 패널에 펀칭된다. 상기 레지스터 구멍은 호일의 부가 에칭용 광도구를 위치시키는데 사용되고, 그 결과 패널 외부에 회로가 형성된다.
호일을 에칭 제거하여 기점을 노출시키는 것은 내층 패널의 기타 회로와 함께 내장형 형상물이 정렬되도록 한다. 그러나, 이러한 에칭 방법은 정렬 방법에 시간과 비용을 추가한다.
<발명의 요약>
제1 실시양태에 따라, 내층 패널의 제작 방법에는 금속성 호일 상에 형상물 및 기점을 형성하는 것이 포함된다. 기점의 배치는 내장형 형상물을 내층 패널 회로와 정렬하는데 사용된다. X-선은 기점의 배치를 측정하는데 사용되며, 이는 금속성 호일 속에서도 식별가능하다. 한 실시양태에서, 상기 기점은 텅스텐과 같은 고밀도 요소를 함유하는 후막 페이스트로부터 형성된다.
제1 실시양태에 따라서, 내장형 형상물은 인쇄 배선 기판을 구성하는 경우 회로에 정확하게 정렬될 수 있다. 기점의 배치는 X-선을 사용하여 측정될 수 있기 때문에, 기점을 노출시키기 위해 내층 패널 부분을 재에칭할 필요가 없다.
당업자들은 하기 열거된 도면을 참고로 실시양태의 하기 상세설명을 숙지함으로써 본 발명의 상기 언급된 잇점을 식별할 것이다.
흔히 있는 바에 따라, 하기 개시된 도면에서의 다양한 형상물은 일정한 비례로 그려질 필요가 없다. 도면 상의 다양한 형상물 및 요소의 치수는 본 발명의 실 시양태를 보다 명백하게 설명하기 위해 확대 또는 축소될 수 있다.
본 발명의 실시양태는 내층 패널의 제작 방법 및 상기 내층 패널로부터 인쇄 배선 기판을 형성하는 방법에 관한 것이다.
상기 내층 패널에는 전기 종단 및 연관 회로를 내장형 형상물과 함께 정렬하는데 사용되는 기점이 포함된다. 형상물은, 예를 들어, 인쇄 배선 기판에서 호일-상에-형성된 요소 및 내장형 구성요소 또는 회로일 수 있다. 상기 기점은 내층 패널의 금속성 호일 속에서도 X-선을 사용하여 이들을 식별할 수 있도록 하는 형상 및 밀도일 수 있다.
제1 실시양태에 따라, 내층 패널은 고밀도 물질을 함유하는 페이스트를 사용하여 금속성 호일 상에 기점을 인쇄함으로써 형성된다. 상기 기점은 내장형 형상물이 호일 상에 인쇄되기 전 또는 후에 인쇄될 수 있다. 고밀도 페이스트 기점의 배치는 금속성 호일 속에서도 X-선을 사용하여 식별할 수 있다. 제1 실시양태에 따른 내층 패널의 제작 방법은 도 1A 내지 1E를 참고로 하여 하기에 기재된다.
도 1A는 내층 패널 제품의 제1 단의 상면도이다. 도 1B는 도 1A에서 선 1B-1B 상에서 취한 단면도이다. 도 1A 및 1B에서, 금속성 호일 (10)이 제공된다. 호일 (10)은 일반적으로 산업상 사용가능한 유형일 수 있다. 예를 들어, 호일 (10)은 구리, 구리-인바(invar)-구리, 인바, 니켈, 니켈-코팅 구리, 또는 기타 금속일 수 있다. 바람직한 호일로는, 예를 들어, 역-처리된 구리 호일, 이중-처리된 구리 호일, 및 다층 인쇄 배선 기판 산업에서 일반적으로 사용되는 기타 구리 호일와 같은 구리를 주로 포함하는 호일이 포함된다. 호일 (10)의 두께는 약 1/3 oz 내지 1 oz의 구리 호일에 상응하는, 예를 들어 약 1 내지 100 미크론, 바람직하게는 3 내지 75 미크론, 및 가장 바람직하게는 12 내지 36 미크론의 범위일 수 있다.
기점 (20)은 호일 (10) 상에 형성된다. 기점 (20)은 예를 들어 스크린-인쇄에 의해 형성될 수 있다. 기점 (20)은 이들이 내층 패널의 금속성 호일 속에서도 X-선을 사용하여 인식될 수 있도록 형성된다. 기점 (20)은 하나 이상의 스크린-인쇄 단계로 형성될 수 있다. 기점 (20)의 치수 및 두께의 예는 실시예 1 내지 4에서 하기에 상세히 논의된다.
다음, 형상물 (12)는 기점 (20)의 위치를 기준으로 하여 호일 (10) 상의 기지의 위치에 형성된다. 도 1A 및 1B에 도시된 형상물 (12)는 레지스터이지만, 임의의 다른 형태의 회로 또는 구성요소가 본 발명의 원리에 따라 호일 (10) 상에 형성될 수 있다. 예를 들어, 카패시터와 같은 수동 회로 요소가 또한 호일 (10) 상에 형성될 수도 있다. 상기 형상물 (12)가 레지스터인 경우, 레지스터 (12)는, 예를 들어, 당업계에 공지되어 있는 바와 같은 후막 페이스트의 스크린-인쇄에 의해 형성될 수 있다. 카패시터가 형성되는 경우, 호일 (10)을 사용하여 제1 전극을 형성하고, 부가 유전체 및 전도층은 공지된 방법 및 물질을 사용하여 호일 (10) 상에 형성될 수 있다. 다른 형상물이 또한 호일 (10) 상에 형성될 수도 있다.
이어서, 생성된 물품은 후막 소성 조건 하에 소성된다. 기점 (20) 및 형상물 (12)는 동시에 또는 별도 단계에서 소성될 수 있다. 밀봉제 (25)는 소성 후에 형상물 (12) 및 기점 (20) 상에 형성될 수 있다. 상기 밀봉제 (25)는 블랙 옥시드 방법으로부터 기점 (20)을 보호하는 작용을 한다. 블랙 옥시드 방법은 구리를 산화시키고 옥시드 표면 필름이 생성되게 하는 산 화학 방법이다. 구리 호일 (10)을 사용하는 경우, 상기 옥시드 표면 필름은 적층시 에폭시 프리프레그에 대한 호일 (10)의 점착성을 증진시킨다. 그러나, 블랙 옥시드 방법은 기점 (20)의 특정 실시양태에서 사용될 수 있는 텅스텐과 같은 금속을 용해시킬 수 있다. 밀봉제는 유기 시스템, 예를 들어 에폭시일 수 있고, 이는 기점 상에 인쇄되고 100℃ 내지 200℃의 온도에서 경화되어 원하는 성질을 달성할 수 있다. 밀봉제는 또한 후막 유리 조성물일 수 있고, 여기서 그의 성질은 후막 소성 조건 하에서의 소성에 의해 달성된다. 동일한 밀봉제 (25)가 형상물 (12) 및 기점 (20)을 인쇄하는데 사용될 수 있고, 형상물 (12)는 단일 인쇄로 밀봉될 수 있다.
도 1C는 제품의 다음 단의 단면도이다. 도 1C에 대하여, 도 1B의 생성된 물품은 유전체 물질 (30)에 적층된다. 도 1C에서, 호일 (10)의 구성요소 면 측은 유전체 물질 (30)에 적층된다. 상기 적층은, 예를 들어, 표준 인쇄 배선 기판 방법에서 FR4 프리프레그를 사용하여 수행될 수 있다. 예를 들어, 106 에폭시 프리프레그가 사용될 수 있다. 적합한 적층 조건은 208 psig하의 185℃에서 1 시간 동안 수은 28 인치로 배기된 진공 챔버 내에서이다. 실리콘 고무 압착 패드, 및 유리 방출 시트가 채워진 평활 PTFE는 호일 (10)과 접촉하여 에폭시가 적층 플레이트와 함께 접착되는 것을 방지할 수 있다. 금속성 호일 (40)은 적층 물질 (30)에 도포되어 회로를 형성하는 제2 표면을 제공할 수 있다.
적층 후에, 생성된 물품은 X-선 천공기에 옮겨진다. X-선 천공기는 X-선을 사용하여 기점 (20)을 배치한다. 도 1D은 일반적으로 적층 물품을 X-선에 노출시켜 얻어지는 상을 도시한다. 기점 (20)은 소정 형상, 크기 및 밀도일 수 있어서 X-선은 호일 (10) 또는 (40) 속에서도 기점을 검출하는데 사용될 수 있다. 형상물 (12)는 X-선 상에서 식별될 만큼 금속성 호일 (10) 또는 (40)과 충분한 밀도 차이를 갖지 않는다.
도 1E는 적층 물품에서의 레지스터 구멍 (35)의 형태를 도시한다. 기점 (20)의 배치는 적층 물품을 위치시키는데 사용되어 레지스터 구멍 (35)가 적층 물품에 내장된 임의의 형상물에 대한 기지의 위치에 형성될 수 있다. 레지스터 구멍 (35)는, 예를 들어, 천공 또는 펀칭에 의해 형성될 수 있다.
도 1F는 호일 (10) 및 (40) (참조 번호 (10) 및 (40)은 도 1E에서 사용되지 않음)을 에칭한 후의 적층 물품의 단면도이다. 내층 패널 (100)은 에칭 방법에 의해 형성된다. 레지스터 종단 (50)은 호일 (10)으로부터 형성되고, 부가 회로 (42)는 호일 (40)으로부터 형성된다. 종단 (50) 및 회로 (42)를 형성하는 데 있어서, 광-레지스트를 호일 (10, 40)에 도포하고, 광-레지스트를 상형성하고 현상하며, 호일 (10, 40)을 에칭하고, 잔류한 광-레지스트는 표준 인쇄 배선 기판 가공 조건을 이용하여 스트리핑한다. 광-도구는 호일 (10, 40)을 상형성하는데 사용된다. 광-도구는 레지스터 구멍 (35)을 레지스터 핀과 함께 사용하여 정렬된다. 정렬 단계는 상형성 방법 및 추후의 에칭 방법으로 구성요소 호일 종단 (50), 및 형상물 (12)에 정확하게 정렬되는 연관 회로를 형성하는 것을 확보한다.
상기 실시양태에 따라서, 공지된 정렬 방법에서 요구되는 바와 같은, 기점 (20)을 노출시키기 위한 에칭 단계가 필요하지 않다.
도 2는 인쇄 배선 기판 (1000)의 부분의 정면도 중 단면도를 도시한다. 인쇄 배선 기판 (1000)은 내층 패널 (1100) 및 부가 내층 패널 (1200, 1300...)을 포함한다. 내층 패널 (1100)은 인쇄 배선 기판 (1000) 내로 상기 내층 패널 (100)을 혼입한 후의 도 1F에 도시된 내층 패널 (100)의 모식적 대표도이다. 인쇄 배선 기판 (1000)은 또한 전원면 및 접지면 (도시되지 않음)을 포함할 수 있다. 예시적인 디바이스 D는 연결 회로 (1021, 1022)에 커플링된 것처럼 보인다. 디바이스 D는, 예를 들어, 반도체 칩일 수 있다. 연결 회로 (1021, 1022)는 또한 형상물 (12)에 연결되는데, 이는 내층 패널 (100)의 임의의 형상물 (12)을 나타낼 수 있다. 형상물 (12)는, 예를 들어, 디바이스 D에 커플링된 카패시터이다.
인쇄 배선 기판 (1000)을 형성하는데 사용되는 내층 패널은 적층 압착으로 함께 적층될 수 있다. 내층 패널에 형성된 레지스터 구멍 (35) (도 1F에 나타냄)은 레지스터 핀을 사용하여 적층 방법동안 패널을 정렬할 것이다. 본 발명에 따라서, 레지스터 구멍은 기점을 노출하기 위해 에칭할 필요 없이 형성될 수 있다. 내층 패널은, 예를 들어, 유전체 프리프레그를 사용하여 함께 결합될 수 있다. 인쇄 배선 기판 (1000)은 다단으로 적층될 수 있다. 예를 들어, 내층 패널의 하위조립체가 가공되고 적층될 수 있으며, 하나 이상의 하위조립체는 추후에 함께 적층되어 완성된 인쇄 배선 기판 (1000)을 형성할 수 있다.
연결 회로 (1021, 1022)는, 예를 들어, 모든 내층 패널을 함께 적층시킨 후 에 형성될 수 있다. 별법으로, 연결 회로는 내층 패널의 하위조립체로 또는 별도 패널로 형성된 후에 완성된 인쇄 배선 기판 (1000) 내로 모든 내층 패널 (1100, 1200, 1300...)을 혼입할 수 있다.
내층 사이의 연결 회로에는, 예를 들어, 하나 이상의 전도성 비아(via)가 포함되며, 이는 인쇄 배선 기판 (1000) 전부 또는 일부에 걸쳐 연장된다. 도 2에서, 연결 회로 (1021, 1022)는 전체 인쇄 배선 기판 (1000) 전반에 연장되고, 관통 구멍(through-hole) 전도성 비아의 형태를 갖는다. 연결 회로 (1021, 1022)에는 적층된 내층 패널 전반에 구멍이, 예를 들어, 레이저 또는 기계식 천공에 의해 형성될 수 있다. 상기 구멍은 이어서 전도성 물질로 도금된다. 생성된 전도성 비아 (1021, 1022)는 전체 인쇄 배선 기판 (1000) 전반에 연장되고, 전형적으로 "도금된 관통 구멍"으로서 나타내고, 일반적으로 모든 내층 패널이 함께 적층된 후에 형성된다.
연결 회로는 또한 내층 패널 하위조립체 전반에 또는 별도 패널 전반에 연장될 수 있다. 인쇄 배선 기판 (1000)의 부분에만 연장된 전도성 비아는 공통적으로 "매입형 비아"로 나타낸다. 매입형 비아는 전형적으로 내층 패널의 하위조립체 전반에 천공되고 도금된 후에, 상기 내층 패널의 하위조립체는 인쇄 배선 기판 내로 적층에 의해 혼입된다. 별도 내층 패널에 형성된 작은 직경의 전도성 비아는 공통적으로 "마이크로비아(microvia)"로도 나타내며, 예를 들어, 내층 패널 내의 카패시터를 마무리하는데 사용될 수 있다.
모든 상호연결이 형성되고, 내층 패널의 모든 하위조립체 또는 별도 내층 패 널이 함께 적층되어 외부층이 형성된 후에, 인쇄 배선 기판 (1000)이 완성된다. 도 2에서, 인쇄 배선 기판 (1000)은 스태킹된 형상에 내층 패널 (1100, 1200, 1300...)를 포함하고 연결 회로 (1021, 1022)에 의해 적층되고 연결되는 것으로 도시된다. 그러나, 임의 개수의 내층 패널이 본 발명에 따라 인쇄 배선 기판에 포함될 수 있다. 또한, 단지 작은 부분의 인쇄 배선 기판 (1000)만이 도 2에 도시되어 있으며, 더 많은 형상물 및 연결 회로가 인쇄 배선 기판 (1000)에 존재할 수 있다.
각 내층 패널은 회로 요소의 배열이 상이한 것을 비롯하여 상이한 디자인을 가질 수 있다. 용어 "내층 패널"은 상기 패널이 인쇄 배선 기판 (1000)의 내부 사이에 끼워져야만 하는 것을 암시하지는 않으며, 내층 패널은 또한 인쇄 배선 기판 (1000)의 말단에 배치될 수도 있다.
상기 실시양태에 도시된 기점 (20)은 임의의 두께, 밀도 및 형상일 수 있는데, 이는 내층 패널 (100) 속에서도 기점 (20)이 확실하게 식별되도록 한다. 일반적으로, 기점 (20)은 상대적으로 고밀도일 수 있다. 기점 (20)에서의 고밀도 물질은 보다 저밀도층, 예를 들어 패널 (100)에서 형상물을 형성하는데 사용된 호일 속에서도 X-선에 의해 기점의 배치를 식별하는데 사용된다.
한 실시양태에서, 기점 (20)은 고밀도 페이스트로부터 형성된다. 전자 물질 산업에서, 용어 "페이스트"는 일반적으로 후막 조성물을 나타낸다. 일반적으로, 후막 페이스트는 가소제, 분산화제 및 유기 용매의 혼합물을 함유하는 유기 비히클에 용해되는 중합체 중에 분산되는 세라믹, 유리, 금속 또는 기타 고체의 미분 입자를 포함한다. 페이스트 중 유리는, 예를 들어, Ca-Al 보로실리케이트, Pb-Ba 보로실리케이트, Pb-보로실리케이트, Mg-Al 실리케이트, 희토류 보레이트, 및 다른 유사 유리 조성물일 수 있다. 상기 비히클은 일반적으로 매우 소량의 수지, 예를 들어 고분자량의 에틸 셀룰로스를 함유하고, 여기서 단지 소량만이 스크린-인쇄에 적합한 점도를 발생시키는데 요구된다. 고체를 비히클과 혼합한 다음, 삼단-롤 밀(three-roll mill) 상에서 분산시켜 스크린-인쇄에 적합한 페이스트형 조성물을 형성한다. 본질상 불활성인 임의의 액체를 비히클로서 사용할 수 있다. 예를 들어, 증점제 및(또는) 안정화제 및(또는) 다른 일반적인 첨가제를 함유하거나 함유하지 않은 다양한 유기 액체가 비히클로서 사용될 수 있다.
고밀도 페이스트의 한 실시양태는 유기 비히클 중 분산된 텅스텐 분말 및 소량의 유리를 포함한다. 유기 비히클은 질소 분위기 하에 쉽게 연소된다. 이 페이스트는 특히 구리 호일과 함께 사용하는 경우에 적합하다. 텅스텐-함유 고밀도 페이스트는, 예를 들어, 스크린-인쇄 매질 중 텅스텐 분말을 분산시킴으로써 제조될 수 있다. 유리 분말은 고온에서의 소성 후에 텅스텐 분말의 그 자체에 대한 응집성 및 구리 호일에 대한 점착성을 촉진하는 첨가제이다.
기점 (20)은 호일 (10) 상에 형성된 형상물 (12)과 유사하거나 약간 더 큰 두께일 수 있다 (도 1B 참조). 이 배열은 스크린-인쇄 방법이 사용될 수 있기 때문에 바람직하다. 건조 기점의 두께가 일반적으로 15 미크론 이상인 것이 X-선 검출에 바람직하다.
고밀도 금속을 포함하는 페이스트가 기점 형성에 특히 적합하다. 고밀도 금속은 일반적으로 밀도가 16 g/cc 이상인 것으로 정의된다. 텅스텐, 이리듐, 백금, 레늄, 탄탈륨, 오스뮴, 우라늄 또는 금이 고밀도 금속의 예이다.
텅스텐은 구리와 합금되지 않기 때문에 기점 형성에 바람직한 금속이다. 텅스텐을 함유하는 기점이 구리 기판 상에 형성되는 경우, 구리와 텅스텐 사이에 계단식 경계면이 존재하여, 이것이 X-선에 의한 기점 검출을 보다 양호하게 한다. 텅스텐은 또한 상대적으로 저렴하고 미세 분말형으로 사용가능하다.
미세 분말형의 텅스텐은 비히클에 혼입되어 인쇄가능한 페이스트를 형성할 수 있다. 텅스텐-함유 페이스트는, 예를 들어, 텅스텐 분말을 유리 분말과 혼합함으로써 형성될 수 있다. 내층 패널 제작 시의 소성에 따라, 페이스트 중 유리는 텅스텐과 구리 기판 사이에 결합을 형성한다. 적합한 소성 온도는 약 900℃ 범위 내일 수 있다.
텅스텐-함유 페이스트는 또한 "중합체 후막" 페이스트 조성물로 제제화될 수 있다. 상기 중합체 후막 페이스트 조성물은 에폭시 비히클 시스템에 분산된 80 중량% 초과와 같은 다량의 텅스텐을 함유할 수 있다. 중합체 후막 텅스텐 페이스트는 중합체 후막 요소가 구리 호일 상에 형성되는 경우 바람직하다. 중합체 후막 텅스텐 페이스트는, 예를 들어, 침착된 페이스트를 경화시키고 강화시키기 위해 대략 1/2 내지 1 시간 동안 150 내지 200℃에서 경화될 수 있다. 중합체 후막 텅스텐-함유 페이스트는 블랙 옥시드 방법에 내성이다.
하기 실시예는 본 발명의 실시양태를 설명한다.
<실시예>
실시예 1
하기 조성의 페이스트를 형성하였다.
비히클 8.85 %
텍사놀(TEXANOL(R)) 용매 5.23 %
유리 분말 27.50 %
텅스텐 분말 58.42 %
비히클을 이스트맨 케미칼 코.(Eastman Chemical Co.)로부터 입수가능한 89% 텍사놀(R) 중 용해된 11% 에틸 셀룰로스 N200으로 구성하였다. 유리 분말을 5.4% SiO2, 4.1% Al2O3, 78.1% PbO 및 12.4% B2O3으로 구성하였고, 이를 대략 1 미크론의 입자 크기로 분쇄하였다. 유리 분말의 연화점은 대략 472℃였다. 텅스텐 분말은 직경이 1 내지 5 미크론이었다. 무기 고체 함량 (유리 및 텅스텐 분말)은 85.92 중량%였다.
텅스텐-함유 페이스트를 외부 직경이 대략 1 cm이고 내부 직경이 1/2 cm인 고리형 기점을 인쇄하는데 사용하였다. 상기 기점을 그위에 수동 세라믹 구성요소가 인쇄된 1 oz (36 미크론)의 구리 호일 상에 인쇄하였다. 이 배열은 일반적으로 도 1A에 도시된다. 고리형 기점을 수동 세라믹 구성요소 위치에 대하여 특정 배치에 인쇄하였다. 상기 기점을 인쇄한 후에, 수동 세라믹 구성요소를 수동 세라믹 구성요소로서의 구리 호일과 동일 측에 인쇄하였다.
텅스텐-함유 페이스트의 건조 인쇄된 두께는 대략 21 미크론이었다. 구리 호일 상의 수동 세라믹 형상물 및 텅스텐-함유 기점을 질소하에 900℃에서 10 분동 안 최고점에서 소성하였다. 소성된 텅스텐-함유 페이스트는 구리 호일에 대한 점착성이 양호하였다. 에폭시 보호 밀봉제를 수동 세라믹 구성요소 및 인쇄된 기점에 도포하였다. 호일의 구성요소-측면을 도 1C에 나타낸 바와 같이 유전체 프리프레그 및 다른 구리 호일에 적층시켰다.
기점은 X-선으로 명확하게 식별가능하였다. 기점 배치를 식별한 후에, 레지스터 핀과 함께 사용되는 레지스터 구멍을 목적하는 배치에 천공시켰다. 호일을 에칭한 후에, 구성요소에 대한 종단의 위치가 양호하다는 것을 발견하였다.
실시예 2
하기 조성의 페이스트를 형성하였다.
비히클 16.65 %
텍사놀(R) 용매 4.37 %
유리 분말 25.26 %
텅스텐 분말 53.72 %
비히클을 89% 텍사놀(R) 중 용해된 11% 에틸 셀룰로스 N200으로 구성하였다. 유리 분말을 5.4% SiO2, 4.1% Al2O3, 78.1% PbO 및 12.4% B2O 3으로 구성하였고, 이를 대략 1 미크론의 입자 크기로 분쇄하였다. 유리 분말의 연화점은 대략 472℃였다. 텅스텐-함유 분말은 직경이 1 내지 5 미크론이었다. 페이스트 중 무기물 함량은 78.98 중량%였다.
텅스텐-함유 페이스트를 외부 직경이 대략 1 cm이고 내부 직경이 1/2 cm인 고리형 기점을 인쇄하는데 사용하였다. 상기 기점을 그위에 수동 세라믹 구성요소가 인쇄된 1 oz (36 미크론)의 구리 호일 상에 인쇄하였다. 이 배열은 일반적으로 도 1A에 도시된다. 고리형 기점을 수동 세라믹 구성요소 위치에 대하여 특정 배치에 인쇄하였다. 상기 기점을 인쇄한 후에, 수동 세라믹 구성요소를 수동 세라믹 구성요소로서의 구리 호일과 동일 측에 인쇄하였다.
텅스텐-함유 페이스트의 건조 인쇄된 두께는 대략 15 미크론이었다. 구리 호일 상의 수동 세라믹 형상물 및 텅스텐-함유 기점을 질소하에 900℃에서 10 분동안 최고점에서 소성하였다. 소성된 텅스텐-함유 페이스트는 구리 호일에 대한 점착성이 양호하였다. 에폭시 보호 밀봉제를 수동 세라믹 구성요소 및 인쇄된 기점에 도포하였다. 호일의 구성요소-측면을 도 1C에 나타낸 바와 같이 유전체 프리프레그 및 다른 구리 호일에 적층시켰다.
이 경우, 텅스텐-함유 기점을 X-선으로 식별할 수 있었다. 그러나, 기점의 연부에 배치된 경우 그 정확성은 약간 감소되었고, 레지스터 구멍을 천공하기 위한 정확한 위치를 밝히는데 있어서의 어려움이 증가하였다.
실시예 3
하기 조성의 페이스트를 형성하였다.
비히클 29.51 %
텍사놀(R) 용매 4.8 %
유리 분말 21.01 %
텅스텐 분말 44.67 %
비히클을 89% 텍사놀(R) 중 용해된 11% 에틸 셀룰로스 N200으로 구성하였다. 유리 분말을 5.4% SiO2, 4.1% Al2O3, 78.1% PbO 및 12.4% B2O 3으로 구성하였고, 이를 대략 1 미크론의 입자 크기로 분쇄하였다. 유리 분말의 연화점은 대략 472℃였다. 텅스텐-함유 분말은 직경이 1 내지 5 미크론이었다. 페이스트 중 무기물 함량은 65.68 중량%였다.
텅스텐-함유 페이스트를 외부 직경이 대략 1 cm이고 내부 직경이 1/2 cm인 고리형 기점을 인쇄하는데 사용하였다. 상기 기점을 그위에 수동 세라믹 구성요소가 인쇄된 1 oz (36 미크론)의 구리 호일 상에 인쇄하였다. 이 배열은 일반적으로 도 1A에 도시된다. 고리형 기점을 수동 세라믹 구성요소 위치에 대하여 특정 배치에 인쇄하였다. 상기 기점을 인쇄한 후에, 수동 세라믹 구성요소를 수동 세라믹 구성요소로서의 구리 호일과 동일 측에 인쇄하였다.
텅스텐-함유 페이스트의 건조 인쇄된 두께는 대략 10 내지 12 미크론이었다. 구리 호일 상의 수동 세라믹 형상물 및 텅스텐-함유 기점을 질소하에 90℃에서 10 분동안 최고점에서 소성하였다. 소성된 텅스텐-함유 페이스트는 구리 호일에 대한 점착성이 양호하였다. 에폭시 보호 밀봉제를 수동 세라믹 구성요소 및 인쇄된 기점에 도포하였다. 호일의 구성요소-측면을 도 1C에 나타낸 바와 같이 유전체 프리프레그 및 다른 구리 호일에 적층시켰다.
이 경우, 기점은 X-선으로 식별불가능하였고, 레지스터 구멍을 천공할 수 없 었다.
실시예 4
하기 조성의 페이스트를 형성하였다.
비히클 8.85 %
텍사놀(R) 용매 5.23 %
유리 분말 20.92 %
텅스텐 분말 65.00 %
비히클을 89% 텍사놀(R) 중 용해된 11% 에틸 셀룰로스 N200으로 구성하였다. 유리 분말을 5.4% SiO2, 4.1% Al2O3, 78.1% PbO 및 12.4% B2O 3으로 구성하였고, 이를 대략 1 미크론의 입자 크기로 분쇄하였다. 유리 분말의 연화점은 대략 472℃였다. 텅스텐-함유 분말은 직경이 1 내지 5 미크론이었다. 무기 고체 함량은 85.92 중량%였다.
텅스텐-함유 페이스트를 외부 직경이 대략 1 cm이고 내부 직경이 1/2 cm인 고리형 기점을 인쇄하는데 사용하였다. 상기 기점을 그위에 수동 세라믹 구성요소가 인쇄된 1 oz (36 미크론)의 구리 호일 상에 인쇄하였다. 이 배열은 일반적으로 도 1A에 도시된다. 고리형 기점을 수동 세라믹 구성요소 위치에 대하여 특정 배치에 인쇄하였다. 상기 기점을 인쇄한 후에, 수동 세라믹 구성요소를 수동 세라믹 구성요소로서의 구리 호일과 동일 측에 인쇄하였다.
텅스텐-함유 페이스트의 건조 인쇄된 두께는 대략 20 내지 22 미크론이었다. 구리 호일 상의 수동 세라믹 형상물 및 텅스텐-함유 기점을 질소하에 900℃에서 10 분동안 최고점에서 소성하였다. 소성된 텅스텐-함유 페이스트는 구리 호일에 대한 점착성이 불량하였다. 호일의 구성요소-측면을 도 1C에 나타낸 바와 같이 유전체 프리프레그 및 다른 구리 호일에 적층시켰다.
보호 유기 밀봉제를 텅스텐 페이스트에 도포하지 않은 샘플에서, 텅스텐-함유 기점을 블랙 옥시드 방법동안 에칭 제거하였다.
유기 보호 밀봉제를 X-선 페이스트에 도포한 경우에는, 텅스텐-함유 기점에 블랙 옥시드 처리물이 잔존하고, 수동 세라믹 구성요소를 적층시킨 후에 X-선으로 명백하게 식별가능하였다. 따라서, X-선 레지스터 구멍을 적층 후에 천공시킬 수 있었다. 텅스텐-대-유리 비율이 더 높을수록, 기점을 X-선으로 식별할 수 있었다.
상기 실시양태에서, 유전체 프리프레그 및 적층 물질은 임의 유형의 유전체 물질, 예를 들어, 표준 에폭시, 높은 Tg의 에폭시, 폴리이미드, 폴리테트라플루오로에틸렌, 시아네이트 에스테르 수지, 충전된 수지 시스템, BT 에폭시, 및 다른 수지 및 회로 층 사이에 절연체를 제공하는 적층체일 수 있다.
형상물 (12)은 카패시터, 레지스터 또는 어떤 다른 회로 요소 또는 구성요소일 수 있다. 또한, 회로와 함께 정렬될 필요가 있는 예비형성된 비아 범프와 같은 형상물일 수 있다.
본 명세서에 기재된 실시양태는 많은 적용을 포함하고 있다. 예를 들어, 하나 이상의 카패시터 실시양태는 유기 인쇄된 회로 기판, IC 패키지, 디커플링된 기구에서 상기 구조를 갖는 기구, IC 모듈과 같은 디바이스 및 디바이스들 또는 휴대 용 디바이스 마더보드(motherboard), 및 기타 기구에 사용될 수 있다.
인쇄 배선 기판 (1000)에서의 각 내층 패널은 회로 요소의 배열을 상이하게 하는 것을 비롯하여 상이한 디자인을 가질 수 있다.
상기 상세설명은 본 발명의 바람직한 실시양태를 설명하고 기재하고 있다. 본 발명이 다양한 기타 조합법, 변형법 및 환경에서 사용될 수 있고, 본원에 표현된 본 발명의 개념의 범주내에서, 상기 교시에 적절하게 및(또는) 당업계의 기술 또는 지식 내에서 변경 또는 변형될 수 있음을 이해할 것이다.
본원에서 상기 기재된 실시양태는 본 발명을 수행하는데 최선의 방식을 추가로 설명하고, 당업자들이 본 발명을 상기, 또는 다른 실시양태에서 특정 적용에 의해 요구되는 다양한 변형법 또는 본 발명의 용도로 사용할 수 있도록 의도된다. 따라서, 상세 설명은 본 발명을 본원에 개시된 형태에만 한정하는 것으로 의도되지 않는다. 또한, 첨부된 청구범위가 별도의 실시양태를 포함하도록 구성되는 것을 의도한다.
내층 패널의 제작 방법에는 금속성 호일 상에 형상물 및 기점을 형성하는 것이 포함되는데, 이때 X-선을 사용하여 기점의 배치를 측정하고, 이는 금속성 호일 속에서도 식별가능하다.

Claims (17)

  1. 금속성 호일을 제공하고;
    상기 호일 상에 하나 이상의 기점을 형성하고;
    상기 호일 상에 하나 이상의 형상물을 형성하고;
    상기 하나 이상의 형상물 및 상기 하나 이상의 기점 상에 유전체를 도포하여, 하나 이상의 기점 및 하나 이상의 형상물을 내장하고;
    X-선을 사용하여 상기 하나 이상의 기점의 배치를 식별하는 것을 포함하는, 내층 패널의 제작 방법.
  2. 제1항에 있어서, 구리를 포함하는 금속성 호일을 제공하는 내층 패널의 제작 방법.
  3. 제1항에 있어서, 텅스텐을 포함하는 하나 이상의 기점을 형성하는 내층 패널의 제작 방법.
  4. 제3항에 있어서, 상기 하나 이상의 기점이 유리 및 53 중량% 초과의 텅스텐을 포함하는 페이스트로부터 형성되는 내층 패널의 제작 방법.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 제1항에 있어서,
    제2 호일을 유전체에 도포한 후에 하나 이상의 기점의 배치를 식별하고;
    하나 이상의 기점의 식별된 배치에 따라 내층 패널에 하나 이상의 레지스터 구멍을 형성하고;
    하나 이상의 레지스터 구멍의 배치에 따라 광-도구를 위치시키고;
    광-도구를 사용하여 호일을 상형성하고;
    상기 호일을 에칭하여, 하나 이상의 내장형 형상물의 종단을 형성하는 것을 추가로 포함하는 내층 패널의 제작 방법.
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 유전체;
    상기 유전체에 적어도 부분적으로 내장된 하나 이상의 형상물;
    상기 유전체에 적어도 부분적으로 내장되고 텅스텐, 탄탈륨, 금, 이리듐, 레늄, 오스뮴, 우라늄 및 백금으로 이루어진 군으로부터 선택되는 하나 이상의 요소를 포함하는 하나 이상의 기점; 및
    상기 유전체와 접촉하고 상기 하나 이상의 형상물과 전기적으로 커플링된 하나 이상의 전도성 종단 또는 연관 회로
    를 포함하는 내층 패널.
  14. 삭제
  15. 삭제
  16. 삭제
  17. 제13항에 따른 다수개의 스태킹된 내층 패널을 포함하는 인쇄 배선 기판.
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Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI233323B (en) * 2004-04-22 2005-05-21 Phoenix Prec Technology Corp Circuit board with identifiable information and method for fabricating the same
US7441329B2 (en) * 2004-06-07 2008-10-28 Subtron Technology Co. Ltd. Fabrication process circuit board with embedded passive component
JP2008016758A (ja) * 2006-07-10 2008-01-24 Adtec Engineeng Co Ltd 多層回路基板製造におけるマーキング装置
KR100882261B1 (ko) * 2007-07-25 2009-02-06 삼성전기주식회사 인쇄회로기판의 제조 방법 및 장치
CN101472404B (zh) * 2007-12-25 2011-12-07 富葵精密组件(深圳)有限公司 多层电路板及其制作方法
KR20130115230A (ko) * 2010-10-01 2013-10-21 메이코 일렉트로닉스 컴파니 리미티드 부품 내장 기판의 제조 방법 및 이것을 이용한 부품 내장 기판
EP2624673B1 (en) * 2010-10-01 2017-12-06 Meiko Electronics Co., Ltd. Substrate with built-in component and method for manufacturing substrate with built-in component
TWI404472B (zh) * 2011-01-05 2013-08-01 Zhen Ding Technology Co Ltd 電路板之製作方法
JP5698377B2 (ja) * 2011-10-31 2015-04-08 株式会社メイコー 部品内蔵基板の製造方法及びこの方法を用いて製造した部品内蔵基板
JP6033872B2 (ja) * 2012-09-11 2016-11-30 株式会社メイコー 部品内蔵基板の製造方法
US9622352B2 (en) * 2012-09-26 2017-04-11 Meiko Electronics Co., Ltd. Manufacturing method for component incorporated substrate and component incorporated substrate
US8847078B2 (en) * 2012-09-27 2014-09-30 Ibiden Co., Ltd. Printed wiring board and method for manufacturing printed wiring board
US10607049B2 (en) 2016-04-04 2020-03-31 Soreq Nuclear Research Center Method and a system for XRF marking and reading XRF marks of electronic systems
US11029267B2 (en) * 2016-04-04 2021-06-08 Security Matters Ltd. Method and a system for XRF marking and reading XRF marks of electronic systems
US20170323708A1 (en) * 2016-05-03 2017-11-09 Texas Instruments Incorporated Component sheet and method of singulating
JP2019165072A (ja) * 2018-03-19 2019-09-26 富士通株式会社 配線基板、半導体モジュール及び配線基板の製造方法
CN108770240A (zh) * 2018-05-03 2018-11-06 江门崇达电路技术有限公司 一种pcb压合后快速识别出料号的工具及方法

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001022099A (ja) * 1999-07-08 2001-01-26 Adtec Engineeng Co Ltd 露光装置
JP2001135941A (ja) * 1999-08-26 2001-05-18 Matsushita Electric Works Ltd プリント配線板の製造方法
US6237218B1 (en) 1997-01-29 2001-05-29 Kabushiki Kaisha Toshiba Method and apparatus for manufacturing multilayered wiring board and multi-layered wiring board
US6631551B1 (en) 1998-06-26 2003-10-14 Delphi Technologies, Inc. Method of forming integral passive electrical components on organic circuit board substrates

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US154592A (en) * 1874-09-01 Improvement in wooden shoes
US179329A (en) * 1876-06-27 Improvement in combined portmanteaus and shawl-straps
US4190854A (en) * 1978-02-15 1980-02-26 National Semiconductor Corporation Trim structure for integrated capacitors
JPH02153589A (ja) 1988-12-05 1990-06-13 Ibiden Co Ltd 厚膜素子付プリント配線板
DE69218344T2 (de) * 1991-11-29 1997-10-23 Hitachi Chemical Co Ltd Herstellungsverfahren für eine gedruckte Schaltung
JP2985045B2 (ja) * 1994-11-30 1999-11-29 セイコープレシジョン株式会社 X線を用いた穴明け方法及びx線穴明け装置
JPH1051143A (ja) 1996-07-29 1998-02-20 Oki Purintetsudo Circuit Kk 多層プリント配線板の製造方法
KR100198460B1 (ko) * 1996-10-29 1999-06-15 이계철 브이홈에 정렬된 렌즈를 가진 광모듈 및 그 제작방법
US5956564A (en) * 1997-06-03 1999-09-21 Ultratech Stepper, Inc. Method of making a side alignment mark
US5952241A (en) * 1997-09-03 1999-09-14 Vlsi Technology, Inc. Method and apparatus for improving alignment for metal masking in conjuction with oxide and tungsten CMP
EP1746871B1 (en) * 1997-12-11 2011-01-05 Ibiden Co., Ltd. Method of manufacturing multilayer printed wiring board
JPH11330316A (ja) 1998-05-19 1999-11-30 Nec Tohoku Ltd 電子部品
US6317026B1 (en) * 1998-06-12 2001-11-13 Michael L Brodine Vehicle part identification system and method
JP3471616B2 (ja) * 1998-06-19 2003-12-02 松下電器産業株式会社 多層プリント配線板の製造方法
JP2001035946A (ja) * 1999-07-23 2001-02-09 Matsushita Electric Ind Co Ltd 電子部品、この電子部品の認識方法およびこの電子部品を用いた電子機器
US6317023B1 (en) * 1999-10-15 2001-11-13 E. I. Du Pont De Nemours And Company Method to embed passive components
JP3964085B2 (ja) 1999-12-09 2007-08-22 大日本印刷株式会社 プリント配線基板、及びプリント配線基板の製造方法
JP3598060B2 (ja) * 1999-12-20 2004-12-08 松下電器産業株式会社 回路部品内蔵モジュール及びその製造方法並びに無線装置
EP1265466A3 (en) 2001-06-05 2004-07-21 Dai Nippon Printing Co., Ltd. Method for fabrication wiring board provided with passive element and wiring board provided with passive element
JP3946578B2 (ja) 2001-06-05 2007-07-18 大日本印刷株式会社 受動素子を備えた配線板の製造方法、受動素子を備えた配線板
JP2003131401A (ja) * 2001-10-26 2003-05-09 Adtec Engineeng Co Ltd 多層回路基板製造におけるマーキング装置
US6860000B2 (en) 2002-02-15 2005-03-01 E.I. Du Pont De Nemours And Company Method to embed thick film components

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6237218B1 (en) 1997-01-29 2001-05-29 Kabushiki Kaisha Toshiba Method and apparatus for manufacturing multilayered wiring board and multi-layered wiring board
US6631551B1 (en) 1998-06-26 2003-10-14 Delphi Technologies, Inc. Method of forming integral passive electrical components on organic circuit board substrates
JP2001022099A (ja) * 1999-07-08 2001-01-26 Adtec Engineeng Co Ltd 露光装置
JP2001135941A (ja) * 1999-08-26 2001-05-18 Matsushita Electric Works Ltd プリント配線板の製造方法

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