KR100686449B1 - 반도체 소자의 금속 배선 형성 방법 - Google Patents

반도체 소자의 금속 배선 형성 방법 Download PDF

Info

Publication number
KR100686449B1
KR100686449B1 KR1020050092925A KR20050092925A KR100686449B1 KR 100686449 B1 KR100686449 B1 KR 100686449B1 KR 1020050092925 A KR1020050092925 A KR 1020050092925A KR 20050092925 A KR20050092925 A KR 20050092925A KR 100686449 B1 KR100686449 B1 KR 100686449B1
Authority
KR
South Korea
Prior art keywords
etching
layer
etching gas
metal
semiconductor device
Prior art date
Application number
KR1020050092925A
Other languages
English (en)
Inventor
이종순
Original Assignee
동부일렉트로닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부일렉트로닉스 주식회사 filed Critical 동부일렉트로닉스 주식회사
Priority to KR1020050092925A priority Critical patent/KR100686449B1/ko
Application granted granted Critical
Publication of KR100686449B1 publication Critical patent/KR100686449B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H01L21/0276—Photolithographic processes using an anti-reflective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/32051—Deposition of metallic or metal-silicide layers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

본 발명의 한 실시예에 따른 반도체 소자의 금속 배선 형성 방법은 반도체 기판 위의 소정 구조 위에 절연막을 형성하는 단계, 절연막 위에 금속층, Ti/TiN층 및 유기 아크층을 형성하는 단계, 유기 아크층 위에 감광막 패턴을 형성하는 단계, 감광막 패턴을 식각 마스크로 하여 Cl2, Ar 및 CHF3을 포함하는 플라즈마 상태의 식각 가스로 유기 아크층을 식각하는 단계, 감광막 패턴을 식각 마스크로 하여 Cl2, BCl3, Ar 및 CHF3을 포함하는 플라즈마 상태의 식각 가스로 상기 Ti/TiN층을 식각하는 단계, 감광막 패턴을 식각 마스크로 하여 Cl2, BCl3, Ar을 포함하는 플라즈마 상태의 식각 가스로 상기 금속층을 식각하여 금속 배선을 형성하는 주 식각 단계, 그리고 감광막 패턴을 식각 마스크로 하여 Cl2, BCl3, Ar을 포함하는 플라즈마 상태의 식각 가스로 절연막의 두께 일부를 식각하는 과 식각 단계를 포함하는 것이 바람직하다. 따라서, 본 발명의 한 실시예에 따른 반도체 소자의 금속 배선 형성 방법은 유기 아크층 및 무기 아크층의 식각 단계 시 식각 가스에 CHF3을 포함하고, 주 식각 단계 및 과 식각 단계 시 식각 가스에 CHF3은 포함하지 않음으로써 주 식각 단계 및 과 식각 단계에서 비 식각성 파티클(AlxOyFz)을 발생시키지 않는다. 따라서, 비 식각성 파티클이 반도체 기판 위에 증착된 경우에 발생하기 쉬운 블록 식각(block etch)을 방지한다. 또한, CHF3에 의해 유발되는 폴리머가 발생하지 않으므로 플라즈마 식각 장치의 크리닝 주기를 연장시킬 수 있다.
금속 배선, 금속 식각, 측벽손상, 식각가스

Description

반도체 소자의 금속 배선 형성 방법{METAL LINE FORMATION METHOD OF SEMICONDUCTOR DEVICE}
도 1 내지 도 3 및 도 5 및 도 6은 본 발명의 한 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 제조 단계별로 나타낸 도면이다.
도 4는 본 발명의 한 실시예에 따른 반도체 소자의 금속 배선 형성 방법에 사용되는 플라즈마 식각 장치를 개략적으로 도시한 도면이다.
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
일반적으로 반도체 소자의 금속 배선은 소자간이나 외부회로와 소자간의 연결을 위해 형성한다. 이러한 금속 배선은 알루미늄 및 그 합금, 구리 및 그 합금 등의 금속층을 형성한 후 사진 식각 공정을 이용하여 패터닝하여 완성한다.
반응성 이온 식각(reactive ion etch, RIE) 공정을 통해 금속층을 패터닝하는 경우에 사용하는 CHF3은 감광막 및 금속층과 반응하여 금속 배선의 측벽에 폴리머(polymer)를 형성한다. 이러한 폴리머는 웨이퍼 내 일부 영역만 빠르게 식각되는 것을 방지하여 웨이퍼 내에서의 식각율의 균일도를 향상시킨다. 또한, 금속 배선의 측벽에 형성된 폴리머는 금속 배선의 측벽이 손상되는 것을 방지하는 역할도 한다.
그러나, CHF3은 반응성 이온 식각 챔버의 내부 재질인 Al2O3와 결합하여 AlxOyFz 라는 비 식각성 파티클(particle)을 발생시킨다. 이러한 비 식각성 파티클이 웨이퍼 위에 증착된 경우에는 블록 식각(block etch)에 의한 식각 불량 패턴이 발생하기 쉽다. 또한, CHF3에 의해 발생한 폴리머를 제거하기 위한 챔버의 크리닝 주기가 짧아진다.
본 발명의 기술적 과제는 금속 배선의 형성 시 CHF3를 사용하지 않음으로써 비 식각성 파티클에 의한 블록 식각을 방지하고, 챔버 크리닝 주기를 연장시키는 반도체 소자의 금속 배선 형성 방법을 제공하는 것이다.
본 발명에 따른 반도체 소자의 금속 배선 형성 방법은 반도체 기판 위의 소정 구조 위에 절연막을 형성하는 단계, 상기 절연막 위에 금속층, Ti/TiN층 및 유기 아크층을 형성하는 단계, 상기 유기 아크층 위에 감광막 패턴을 형성하는 단계, 상기 감광막 패턴을 식각 마스크로 하여 Cl2, Ar 및 CHF3을 포함하는 플라즈마 상태의 식각 가스로 상기 유기 아크층을 식각하는 단계, 상기 감광막 패턴을 식각 마스크로 하여 Cl2, BCl3, Ar 및 CHF3을 포함하는 플라즈마 상태의 식각 가스로 상기 Ti/TiN층을 식각하는 단계, 상기 감광막 패턴을 식각 마스크로 하여 Cl2, BCl3, Ar을 포함하는 플라즈마 상태의 식각 가스로 상기 금속층을 식각하여 금속 배선을 형성하는 주 식각 단계, 그리고 상기 감광막 패턴을 식각 마스크로 하여 Cl2, BCl3, Ar을 포함하는 플라즈마 상태의 식각 가스로 상기 절연막의 두께 일부를 식각하는 과 식각 단계를 포함하는 것이 바람직하다.
또한, 상기 유기 아크층의 식각 단계 시 90 내지 110sccm의 Cl2, 18 내지 22sccm의 Ar 및 9 내지 11sccm의 CHF3을 포함하는 식각 가스로 식각하는 것이 바람직하다.
또한, 상기 유기 아크층 및 Ti/TiN층은 반사 방지 물질로 이루어지는 것이 바람직하다.
또한, 상기 Ti/TiN층의 식각 단계 시 45 내지 55sccm의 Cl2, 45 내지 55sccm의 BCl3, 36 내지 44sccm의 Ar 및 9 내지 11sccm의 CHF3을 포함하는 식각 가스로 식각하는 것이 바람직하다.
또한, 상기 주 식각 단계 시 81 내지 99sccm의 Cl2, 54 내지 66sccm의 BCl3 및 54 내지 66sccm의 Ar을 포함하는 식각 가스로 식각하는 것이 바람직하다.
또한, 상기 과 식각 단계 시 45 내지 55sccm의 Cl2, 54 내지 66sccm의 BCl3 및 54 내지 66sccm의 Ar을 포함하는 식각 가스로 식각하는 것이 바람직하다.
또한, 상기 금속층은 알루미늄 또는 알루미늄 합금을 포함하는 것이 바람직하다.
그러면, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시예에 대하여 첨부한 도면을 참고로 하여 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이제 본 발명의 실시예에 따른 반도체 소자의 금속 배선 형성 방법에 대하여 도면을 참고로 하여 상세하게 설명한다.
도 1 내지 도 3 및 도 5 및 도 6은 본 발명의 한 실시예에 따른 반도체 소자의 금속 배선 형성 방법을 제조 단계별로 나타낸 도면이고, 도 4는 본 발명의 한 실시예에 따른 반도체 소자의 금속 배선 형성 방법에 사용되는 플라즈마 식각 장치를 개략적으로 도시한 도면이다.
우선, 도 1에 도시한 바와 같이, 본 발명의 한 실시예에 따른 반도체 소자의 금속 배선 형성 방법은 소정의 소자 전극(110), 절연막(120) 및 금속 플러그(131)가 그 위에 형성된 반도체 기판(100)에 금속층(140)을 형성한다.
즉, 반도체 기판(100) 위에는 소정의 소자 전극(110)이 형성되어 있고, 소자 전극(110) 위에는 절연막(120)이 형성되어 있으며, 절연막(120)은 소자 전극(110)을 노출시키는 접촉 구멍(120a)을 가진다. 접촉 구멍(120a)은 금속 플러그(131)로 채워진다.
이러한 절연막(120) 위에 금속층(140), 무기 아크(anti-reflective coating, ARC)층(150) 및 유기 아크층(160)이 차례대로 형성되며 금속층(140)은 금속 플러그(131)를 통해 소자 전극(110)과 연결된다. 금속층(140)은 알루미늄 또는 알루미늄 합금으로 형성되며, 무기 아크층(150) 및 유기 아크층(160)은 반사 방지 물질로 이루어진다. 그리고, 유기 아크층(160) 위에 감광막(200)을 형성한다. 유기 아크층(160) 및 무기 아크층(150)은 노광 공정 시 금속층(140)에서 반사되는 빛을 제거하기 위해 금속층과 감광막 사이에 형성되며, 유기 아크층(160)은 유기물로 형성되고, 무기 아크층(150)은 Ti/TiN 등의 무기물로 형성된다.
다음으로, 도 2에 도시한 바와 같이, 감광막(200)을 노광 및 현상하여 감광막 패턴(210)을 형성한다.
다음으로, 도 3에 도시한 바와 같이, 감광막 패턴(210)을 식각 마스크로 하여 유기 아크층(160) 및 무기 아크층(150)을 식각하여 유기 아크층 패턴(161) 및 무기 아크층 패턴(151)을 형성한다. 이 때, 반도체 기판(100)이 주입된 플라즈마 식각 장치의 식각 가스(2)는 플라즈마 상태의 Cl2, BCl3, Ar 및 CHF3의 혼합 가스(2)인 것이 바람직하다. 그리고, 플라즈마 식각 장치의 상부 전극(12)과 하부 전극(11)은 각각 상부 및 하부 파워 발생 장치(22, 21)에 연결되어 있다. 이러한 플라즈마 식각 장치는 반응성 이온 식각 장치인 것이 바람직하다.
유기 아크층(160)은 90 내지 110sccm의 Cl2, 18 내지 22sccm의 Ar 및 9 내지 11sccm의 CHF3을 포함하는 플라즈마 상태의 식각 가스(2)로 식각한다. 유기 아크층(160)의 식각 시에는 식각 가스에 BCl3이 포함되어 있지 않다. 이 때, 플라즈마 식각 장치의 상부 전극(12)에 인가되는 전력은 900 내지 1100W이고, 하부 전극(11)에 인가되는 전력은 82 내지 88W인 것이 바람직하다. 이 때, 플라즈마 식각 장치 내부의 압력은 9 내지 11mT인 것이 바람직하다.
그리고, 무기 아크층(150)은 45 내지 55sccm의 Cl2, 45 내지 55sccm의 BCl3, 36 내지 44sccm의 Ar 및 9 내지 11sccm의 CHF3을 포함하는 플라즈마 상태의 식각 가스(2)로 식각한다. 이 때, 플라즈마 식각 장치의 상부 전극(12)에 인가되는 전력은 900 내지 1100W이고, 하부 전극(11)에 인가되는 전력은 126 내지 154W인 것이 바람직하다. 이 때, 플라즈마 식각 장치 내부의 압력은 7 내지 9mT인 것이 바람직하다.
다음으로, 도 5에 도시한 바와 같이, 감광막 패턴(210)을 식각 마스크로 하여 금속층(200)을 주 식각하여 금속 배선(141)을 형성한다. 금속층(200)은 81 내지 99sccm의 Cl2, 54 내지 66sccm의 BCl3 및 54 내지 66sccm의 Ar을 포함하는 식각 가스(3)로 식각한다. 금속층(200)의 식각 시에는 식각 가스(3)에 CHF3이 포함되어 있지 않다. 이 때, 플라즈마 식각 장치의 상부 전극(12)에 인가되는 전력은 890 내지 990W이고, 하부 전극(11)에 인가되는 전력은 158 내지 193W인 것이 바람직하다. 이 때, 플라즈마 식각 장치 내부의 압력은 6 내지 8mT인 것이 바람직하다.
다음으로, 도 6에 도시한 바와 같이, 금속 배선(141)을 식각 마스크로 하여 절연막(120)의 두께 일부를 과 식각한다. 이 경우, 주 식각 단계에서 식각되지 않고 단락되어 있는 금속 배선(141) 사이를 식각하여 금속 배선(141)을 완성한다. 이 때, 절연막(120)은 45 내지 55sccm의 Cl2, 54 내지 66sccm의 BCl3 및 54 내지 66sccm의 Ar을 포함하는 식각 가스(4)로 식각한다. 절연막(120)의 식각 시에는 식각 가스(4)에 CHF3이 포함되어 있지 않다. 이 때, 플라즈마 식각 장치의 상부 전극(12)에 인가되는 전력은 900 내지 1100W이고, 하부 전극(11)에 인가되는 전력은 135 내지 165W인 것이 바람직하다. 이 때, 플라즈마 식각 장치 내부의 압력은 7 내지 9mT인 것이 바람직하다.
상기와 같이, 유기 아크층(160) 및 무기 아크층(150)의 식각 단계 시 식각 가스(2)에 CHF3을 포함하고, 주 식각 단계 및 과 식각 단계 시 식각 가스(3, 4)에 CHF3은 포함하지 않음으로써 비 식각성 파티클(AlxOyFz)을 발생시키지 않는다. 따라서, 비 식각성 파티클이 반도체 기판(100) 위에 증착된 경우에 발생하기 쉬운 블록 식각(block etch)을 방지한다. CHF3에 의해 유발되는 폴리머가 발생하지 않으므로 플라즈마 식각 장치의 크리닝 주기를 연장시킬 수 있다.
한편, 임계 치수(critical dimension, CD)는 DI CD 와 FI CD 가 있다. DI CD 는 현상 공정 진행 후 형성되어진 감광막 패턴(210)의 선폭을 측정한 값이고, FI CD 는 식각 공정 진행 후 형성되어진 금속 배선(141)의 선폭을 측정한 값이다.
CHF3이 식각 가스에 포함된 경우에는 금속층(140)의 패터닝 시 폴리머가 감광막 패턴(210)의 위 및 금속 배선(141)의 측벽에 형성되므로 FI CD가 커지게 된다.
그러나, 본 발명의 한 실시예에 따른 반도체 소자의 금속 배선 형성 방법과 같이 CHF3이 식각 가스에 포함되지 않는 경우에는 폴리머가 금속 배선(141)의 측벽에 형성되지 않으므로 FI CD가 작아지게 된다. 특히, 금속 배선 중 소한 영역 배선(iso line) 의 FI CD 가 작아지게 된다. 이는 금속 배선 중 소한 영역 배선의 측벽에 형성되는 폴리머의 양보다는 밀한 영역 배선의 측벽에 형성되는 폴리머의 양이 작기 때문이다.
따라서, 이를 방지하기 위해 무기 아크층(150) 식각 시 BCl3를 포함하는 식각 가스(2)를 이용한다. 이 경우 무기 아크층(150)의 주 식각 가스(2)인 Cl2의 양이 줄어들게 되므로 식각률이 떨어진다. 따라서, 식각률이 낮으므로 무기 아크층(150)의 측벽이 보다 더 경사지게 되어 FI CD가 커지게 된다.
또한, 금속 배선(141) 중 밀한 영역 배선의 FI CD 와 DI CD 의 차이를 CD BIAS1이라 하고, 금속 배선(141) 중 소한 영역 배선의 FI CD 와 DI CD 의 차이를 CD BIAS2라 하며, CD BIAS2 와 CD BIAS1 의 차이를 ID BIAS 라 정의할 때, 반도체 소자가 소정 값 이상의 ID BIAS 값을 가지는 것이 바람직하다. 따라서, 반도체 소자의 소정 패턴에서 원하는 디자인 룰(design rule)을 가지게 된다. 이러한 ID BIAS가 400nm 이상의 값을 갖는 것이 바람직하며, 이를 위해 소한 영역 배선의 FI CD를 증가시키는 것이 바람직하며 이를 위해 무기 아크층(150) 식각 시 BCl3를 포함하는 식각 가스를 이용한다.
본 발명에 따른 반도체 소자의 금속 배선 형성 방법은 유기 아크층 및 무기 아크층의 식각 단계 시 식각 가스에 CHF3을 포함하고, 주 식각 단계 및 과 식각 단계 시 식각 가스에 CHF3은 포함하지 않음으로써 주 식각 단계 및 과 식각 단계에서 비 식각성 파티클(AlxOyFz)을 발생시키지 않는다. 따라서, 비 식각성 파티클이 반도체 기판 위에 증착된 경우에 발생하기 쉬운 블록 식각(block etch)을 방지한다. 또한, CHF3에 의해 유발되는 폴리머가 발생하지 않으므로 플라즈마 식각 장치의 크리닝 주기를 연장시킬 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 수 있을 것이다. 따라서, 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (7)

  1. 반도체 기판 위의 소정 구조 위에 절연막을 형성하는 단계,
    상기 절연막 위에 금속층, Ti/TiN층 및 유기 아크층을 형성하는 단계,
    상기 유기 아크층 위에 감광막 패턴을 형성하는 단계,
    상기 감광막 패턴을 식각 마스크로 하여 Cl2, Ar 및 CHF3을 포함하는 플라즈마 상태의 식각 가스로 상기 유기 아크층을 식각하는 단계,
    상기 감광막 패턴을 식각 마스크로 하여 Cl2, BCl3, Ar 및 CHF3을 포함하는 플라즈마 상태의 식각 가스로 상기 Ti/TiN층을 식각하는 단계,
    상기 감광막 패턴을 식각 마스크로 하여 Cl2, BCl3, Ar을 포함하는 플라즈마 상태의 식각 가스로 상기 금속층을 식각하여 금속 배선을 형성하는 주 식각 단계, 그리고
    상기 감광막 패턴을 식각 마스크로 하여 Cl2, BCl3, Ar을 포함하는 플라즈마 상태의 식각 가스로 상기 절연막의 두께 일부를 식각하는 과 식각 단계
    를 포함하는 반도체 소자의 금속 배선 형성 방법.
  2. 제1항에서,
    상기 유기 아크층의 식각 단계 시 90 내지 110sccm의 Cl2, 18 내지 22sccm의 Ar 및 9 내지 11sccm의 CHF3을 포함하는 식각 가스로 식각하는 반도체 소자의 금속 배선 형성 방법.
  3. 제1항에서,
    상기 유기 아크층 및 Ti/TiN층은 반사 방지 물질로 이루어지는 반도체 소자의 금속 배선 형성 방법.
  4. 제2항에서,
    상기 Ti/TiN층의 식각 단계 시 45 내지 55sccm의 Cl2, 45 내지 55sccm의 BCl3, 36 내지 44sccm의 Ar 및 9 내지 11sccm의 CHF3을 포함하는 식각 가스로 식각하는 반도체 소자의 금속 배선 형성 방법.
  5. 제4항에서,
    상기 주 식각 단계 시 81 내지 99sccm의 Cl2, 54 내지 66sccm의 BCl3 및 54 내지 66sccm의 Ar을 포함하는 식각 가스로 식각하는 반도체 소자의 금속 배선 형성 방법.
  6. 제5항에서,
    상기 과 식각 단계 시 45 내지 55sccm의 Cl2, 54 내지 66sccm의 BCl3 및 54 내지 66sccm의 Ar을 포함하는 식각 가스로 식각하는 반도체 소자의 금속 배선 형성 방법.
  7. 제1항에서,
    상기 금속층은 알루미늄 또는 알루미늄 합금을 포함하는 반도체 소자의 금속 배선 형성 방법.
KR1020050092925A 2005-10-04 2005-10-04 반도체 소자의 금속 배선 형성 방법 KR100686449B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050092925A KR100686449B1 (ko) 2005-10-04 2005-10-04 반도체 소자의 금속 배선 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050092925A KR100686449B1 (ko) 2005-10-04 2005-10-04 반도체 소자의 금속 배선 형성 방법

Publications (1)

Publication Number Publication Date
KR100686449B1 true KR100686449B1 (ko) 2007-02-26

Family

ID=38104503

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050092925A KR100686449B1 (ko) 2005-10-04 2005-10-04 반도체 소자의 금속 배선 형성 방법

Country Status (1)

Country Link
KR (1) KR100686449B1 (ko)

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960007445A (ko) * 1994-08-20 1996-03-22 심경옥 활성화 유리 이산화염소의 제조방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960007445A (ko) * 1994-08-20 1996-03-22 심경옥 활성화 유리 이산화염소의 제조방법

Similar Documents

Publication Publication Date Title
JPH11186235A (ja) 半導体装置の製造方法
US6448179B2 (en) Method for fabricating semiconductor device
KR100686449B1 (ko) 반도체 소자의 금속 배선 형성 방법
JP5573306B2 (ja) フォトマスクブランクの製造方法
JP5532201B2 (ja) 半導体装置の製造方法
KR100657758B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR100770540B1 (ko) 반도체 소자 제조 방법
JP3551560B2 (ja) Ｍｏｓトランジスタのゲート電極加工方法
KR100532748B1 (ko) 반도체 소자의 금속 배선층 제조 방법
KR100685123B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR0139072B1 (ko) 접촉구멍에 플러그를 형성하는 공정을 갖는 반도체 장치 제조방법
KR19990057882A (ko) 반도체 장치 제조 방법
KR100395775B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR100443351B1 (ko) 반도체 소자의 콘택홀 형성방법
KR20040006479A (ko) 금속 배선 식각 방법
KR100843032B1 (ko) 메모리 소자의 제조방법
KR100435785B1 (ko) 반도체 소자의 금속배선 형성방법
KR100669650B1 (ko) 반도체 소자의 제조방법
KR100781445B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR100876873B1 (ko) 반도체 소자의 도전 패턴 형성방법
KR100291189B1 (ko) 반도체 장치 제조 방법
KR0172553B1 (ko) 반도체 소자 제조방법
KR100734695B1 (ko) 반도체 소자의 콘택홀 제조방법
KR100711924B1 (ko) 반도체소자의 컨택홀 형성방법
KR20030002051A (ko) 콘택홀 형성 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee