KR100681987B1 - 반도체 장치, 그의 제조 방법 및반도체 장치를 제조하기 위한 기판 - Google Patents

반도체 장치, 그의 제조 방법 및반도체 장치를 제조하기 위한 기판 Download PDF

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Abstract

본 발명은 기판 상에 적층된 반도체층에 벽개면의 단면을 형성시, 기판이 비벽개성이고, 하기 어렵거나 반도체층과는 벽개 방위가 다를 경우에도 정밀한 제어하에서 양호한 벽개면이 안정되게 반도체층에 형성될 수 있도록 보장하는 반도체 장치, 그의 제조 방법 및 반도체 장치를 제조하기 위한 기판을 제공한다. Ⅲ-Ⅴ족 화합물 반도체로 만들어진 반도체층(2)이 사파이어 기판(1) 상에 레이저 구조를 형성하기 위해 적층된다. 반도체층(2) 중 공진기 단면(3)이 형성되는 부분에 있는 릿지 스트라이프부(11)와 메사부(12) 이외의 선택적 위치에서 즉, 메사부(12)와 대향하는 위치에서, 스트라이프 형상의 벽개 보조홈(4)이 반도체층(2)의 (11-20)면에 평행한 방향으로 연장하도록 형성되고, 반도체층(2)과 사파이어 기판(1)이 벽개 보조홈(4)으로부터 벽개되어, 반도체층(2)에 벽개면으로 만들어진 공진기 단면(3)을 형성하게 된다.
사파이어 기판, 공진기 단면, 벽개 보조홈, 릿지 스트라이프부, 메사부

Description

반도체 장치, 그의 제조 방법 및 반도체 장치를 제조하기 위한 기판{SEMICONDUCTOR DEVICE, ITS MANUFACTURING METHOD AND SUBSTRATE FOR MANUFACTURING A SEMICONDUCTOR DEVICE}
도 1은 GaN 반도체 레이저를 제조하기 위한 종래의 방법을 설명하기 위한 사시도.
도 2는 본 발명의 제1 실시예에 따른 GaN 반도체 레이저의 사시도.
도 3a, 3b 및 3c는 본 발명의 제1 실시예에 따른 GaN 반도체 레이저를 제조하기 위한 방법을 설명하기 위한 평면도 및 단면도.
도 4는 본 발명의 제1 실시예에 따른 GaN 반도체 레이저를 제조하기 위한 방법을 설명하기 위한 사시도.
도 5는 본 발명의 제1 실시예에 따른 GaN 반도체 레이저를 제조하기 위한 방법을 설명하기 위한 단면도.
도 6a, 6b 및 6c는 본 발명의 제2 실시예에 따른 GaN 반도체 레이저를 제조하기 위한 방법을 설명하기 위한 평면도 및 단면도.
도 7a, 7b, 및 7c는 본 발명의 제3 실시예에 따른 GaN 반도체 레이저를 제조하기 위한 방법을 설명하기 위한 평면도 및 단면도.
도 8a, 8b 및 8c는 본 발명의 제4 실시예에 따른 GaN 반도체 레이저를 제조 하기 위한 방법을 설명하기 위한 평면도 및 단면도.
〈도면의 주요부분에 대한 부호의 설명〉
1 : 사파이어 기판
2 : 반도체층
3 : 공진기 단면
4 : 벽개 보조홈
5 : GaN 컨택트층
11 : 릿지 스트라이프부
12 : 메사부
본 발명은 반도체 장치, 그 제조 방법 및 반도체 장치용 기판에 관한 것으로, 보다 상세하게는 벽개(cleavage)에 의해 형성된 공진기 단면(cavity edge)을 갖는 반도체 레이저 등의 반도체 장치, 그 제조 방법 및 이러한 반도체 장치를 제조하는 데 사용되는 웨이퍼 등의 기판에 관한 것이다.
갈륨(Ga), 알루미늄(Al) 및 인듐(In) 등의 Ⅲ족 원소와 Ⅴ족 원소의 질소로 이루어진 GaN, AlGaN 및 GaInN 등의 질화물계 Ⅲ-Ⅴ족 화합물 반도체는 직접 천이형 반도체이고, 이들은 현재 이용가능한 반도체 레이저에서 사용되는 AlGaInAs 및 AlGaInP 등의 반도체보다 밴드갭이 크다. 그러므로, 발광 파장이 400㎚대의 단파장 반도체 레이저, 자외선 내지 녹색광으로 발광가능한 발광 다이오드(LED) 등의 반도체 발광 소자 등의 형태로 고집적, 고밀도의 광 디스크 재생 장치에 이용되는 광원이나 풀 칼라 표시 소자에 이용되는 광 소자 등에 대해 광범위한 응용이 기대되고 있다. 또한, 이 질화물계 Ⅲ-Ⅴ족 화합물 반도체는, 고전계하에서 포화 전자 속도가 커서 고출력, 고주파의 전계 효과 트랜지스터(FET) 등의 전자 주행 소자의 재료로서도 주목받고 있다.
이 질화물계 Ⅲ-Ⅴ족 화합물 반도체를 이용한 반도체 레이저, 발광 다이오드, FET 등은 예를 들어 사파이어(Al2O3) 기판 등의 기판 상에 질화물계 Ⅲ-Ⅴ족 화합물 반도체를 에피택셜 성장시킴으로써 제조된다.
일반적으로, 반도체 레이저에 있어서는 공진기 단면을 형성할 필요가 있다. AlGaInAs계, AlGaInP계, 또는 InP계의 반도체 레이저에 있어서는 기판이나 그 위에 성장되는 반도체층이 벽개성을 갖고 있어, 통상 그 벽개면을 반도체 레이저의 공진기 단면으로 사용한다.
그러나, 질화물계 Ⅲ-Ⅴ족 화합물 반도체의 경우, 그 결정 구조가 육방정계의 위르쯔아이트(wurtzite) 구조이므로, 일반적으로 안정한 벽개면을 얻는 것이 곤란하다. 또한, 이 질화물계 Ⅲ-Ⅴ족 화합물 반도체를 이용한 반도체 레이저는 통상 벽개성을 갖지 않는 사파이어 기판 상에 질화물계 Ⅲ-Ⅴ족 화합물 반도체를 성장시킴으로써 제조되므로, 벽개면을 공진기 단면으로 하는 반도체 레이저의 제조가 곤란하였다.
예를 들어, 일본국 특개평 8-222807호 공보 및 특개평 9-172223호 공보에는 사파이어 기판 및 그 위에 적층된 Ⅲ-Ⅴ족 화합물 반도체층을 벽개함으로써 공진기 단면을 형성한 GaN계 반도체 레이저의 제조 방법이 개시되어 있다.
보다 상세하게는, 도 1에서 도시된 바와 같이, 이 종래의 GaN계 반도체 레이저의 제조 방법에 있어서는, c면의 사파이어 기판(101) 상에 유기 금속 화학 기상 성장(MOCVD)법에 의해 GaN 버퍼층(102), n형 GaN 컨택트층(103), n형 AlGaN 클래딩층(104), GaN/GaInN 다중양자(multiquantum) 웰 구조의 활성층(105), p형 AlGaN 클래딩층(106) 및 p형 GaN 컨택트층(107)을 순차 성장시킨다.
다음으로, p형 GaN 컨택트층(107) 상에 소정의 스트라이프 형상의 레지스트 패턴(도시 안됨)을 형성한다. 이 레지스트 패턴을 마스크로 하여 반응성 이온 에칭(RIE)법에 의해 n형 GaN 컨택트층(103)의 상부를 포함한 상층을 선택적으로 에칭한다. 이로써, n형 GaN 컨택트층(103)의 상층부, n형 AlGaN 클래딩층(104), 활성층(105), p형 AlGaN 클래딩층(106) 및 p형 GaN 컨택트층(107)이 한 방향으로 연장하는 소정의 메사 구조로 패터닝된다. 메사부는 참조 부호(108)로 나타낸다.
다음으로, 레지스트 패턴을 제거한 후, p형 GaN 컨택트층(107) 상에 p측 전극(도시 안됨)을 형성함과 동시에 부분적으로 제거된 영역 중의 n형 GaN 컨택트층(103) 상에 n측 전극(도시 안됨)을 형성한다.
그 후에, 레이저 구조가 형성된 웨이퍼 형상의 사파이어 기판(101)을 하면측으로부터 랩핑(lapping)함으로써 사파이어 기판(101)의 두께를 약 150㎛ 정도로 조정한다. 다음에, 공진기 단면을 형성하기 위해 (11-20) 면에 해당하는 위치의 사파이어 기판(1)의 하면에, 그 (11-20)면과 평행한 방향으로 연장하는 직선형의 벽개 보조홈(109)을 형성한다. 따라서, 메사부(108)의 연장되는 방향과 평행한 방향, 즉 공진기 길이 방향에는 최종적으로 제조된 GaN계 반도체 레이저의 공진기 길이와 거의 동일한 간격으로 복수의 벽개 보조홈(109)이 주기적으로 형성된다.
다음에, 벽개 보조홈(109)을 따라 사파이어 기판(101)을 그 위의 반도체층과 함께 바(bar) 형상으로 벽개함으로써 양쪽 공진기 단면이 형성되고 이 바는 칩으로 분할된다. 이로써, 목적으로 하는 GaN계 반도체 레이저가 형성된다.
종래의 GaN계 반도체 레이저 제조 방법에 의하면, 레이저 구조를 구성하는 반도체층을 에칭함으로써 공진기 단면을 형성하는 경우에 비해 광학 특성이 우수한 벽개면(의사(quasi) 벽개면)의 공진기 단면을 형성할 수 있다.
그러나, 상술한 종래의 GaN계 반도체 레이저 제조 방법에서는 다음과 같은 문제가 있다.
대부분의 반도체 레이저에서, 광 공진기 길이는 1㎜ 이하, 특히 0.2 내지 0.7㎜ 정도의 범위 내로 설계된다. 그러나, 이 값까지 광 공진기 레이저 길이를 작게 하기 위해서는 랩핑에 의해 사파이어 기판(101)의 두께를 작게 할 필요가 있다. 예를 들어, 사파이어 기판(101)의 두께를 150㎛ 이하로 하지 않으면, 사파이어 기판(101) 및 그 위의 반도체층이 벽개 보조홈(109)을 따라 분할되기 어렵게 되기 때문에 소망의 위치에 광학적 평탄성이 양호한 공진기 단면을 형성하는 것이 곤란하였다.
또한, 사파이어 기판(101)은 화학적으로 안정하기 때문에 이 위에 형성되는 질화물계 Ⅲ-Ⅴ족 화합물 반도체로 이루어지는 반도체층, 또는 SiO2막이나 SiN막 등의 절연막에 대해 선택적으로 에칭하는 것이 곤란하다. 따라서, 결정 성장 표면이나 하면의 일부를 보호하면서 사파이어 기판(101)만을 화학적으로 가공하는 것은 곤란하다. 이 때문에, 사파이어 기판(101)에 벽개 보조홈(109)을 형성하기 위해서는 다이싱, 스크라이빙(scribing) 또는 다른 기계 가공을 행할 필요가 있고, 또한 벽개 보조홈(109)의 패턴 정밀도나 미세 가공에 문제가 있었다.
사파이어 기판(101)은 그 두께의 감소에 따라 강도가 저하하기 때문에, 사파이어 기판(101)의 두께를 감소시키면 예를 들어 다이서나 스크라이버를 사용하여 사파이어 기판(101)의 하면 상에 벽개 보조홈(109)을 형성하는 동안 사파이어 기판(101)이 표면까지 깨지거나 파손될 가능성이 높다. 이 경우도, 양호한 공진기 단면을 형성할 수 없다라는 문제가 있었다. 또한, 이러한 사파이어 기판(101)의 깨짐 또는 파손 등을 방지하기 위해, 랩핑 후의 사파이어 기판(101)의 두께나, 벽개 보조홈(109)의 형성 후의 벽개 보조홈(109)의 위치에서의 사파이어 기판(1)의 두께를 조절함으로써 사파이어 기판(1)의 두께 변동을 작게할 필요도 생겼다. 또한, 사파이어 기판(101)의 두께를 작게 할수록, 사파이어 기판(1)과 그 위에 성장되는 반도체층의 열팽창 계수의 차로부터 생기는 열응력이나 랩핑 등의 손상에 의해 기판의 휘어짐이 크게 되어, 취급이 곤란하다는 문제가 있었다.
본 발명의 목적은, 기판 상에 적층된 반도체층에 벽개면으로 이루어진 단면을 형성할 때, 벽개성이 없거나, 벽개가 곤란하거나, 반도체층과 다른 벽개 방위를 갖는 기판을 이용한 경우나, 반도체 장치의 치수를 1m 이하로 작게 하고자 하는 경우에도, 반도체층에 양호한 벽개면을 정확하고 안정되게 형성할 수 있는 반도체 장치, 그의 제조 방법 및 반도체 장치 제조용 기판에 관한 것이다.
본 발명의 제1 양태에 따르면, 기판 상에 벽개성을 갖는 반도체층이 적층되고 반도체층이 벽개면으로 형성된 단면을 갖는 반도체 장치로서, 반도체층의 에지는, 기판 상에 반도체층을 적층한 다음, 단면을 형성한 부분에서의 반도체층 중, 에지의 주요부가 되는 부분을 제외한 부분의 적어도 일부에 벽개 보조홈을 형성하고, 상기 벽개 보조홈으로부터 반도체층과 기판을 벽개시킴으로써 형성되는 것을 특징으로 한다.
본 발명의 제2 양태에 따르면, 기판 상에 벽개성을 갖고 pn 접합을 포함하는 반도체층이 적층되고, 반도체층이 벽개면으로 형성된 단면을 갖는 반도체 장치로서, 반도체층의 에지는, 기판 상에 반도체층을 적층한 다음, 에지를 형성할 부분에서의 반도체층의 적어도 일부에, pn 접합을 넘어서는 깊이의 벽개 보조홈을 형성하고, 상기 벽개 보조홈으로부터 반도체층과 기판을 벽개시킴으로써 형성되는 것을 특징으로 한다.
본 발명의 제3 양태에 따르면, 기판 상에 벽개성을 갖는 반도체층이 적층되고, 상기 기판과 상기 반도체층을 벽개시킴으로써 반도체층에 벽개면으로 이루어진 에지가 형성된 반도체 장치를 제조하는 데 사용하기 위한 반도체 장치 제조용 기판으로서, 단면을 형성할 부분에서의 반도체층 중, 단면의 주요부가 되는 부분을 제외한 위부분의 적어도 일부에 벽개 보조 홈이 형성되는 것을 특징으로 한다.
본 발명의 제4 양태에 따르면, 기판 상에 벽개성을 갖고 pn 접합을 포함하는 반도체층이 적층되고 상기 기판과 반도체층을 벽개시킴으로써 반도체층에 벽개면으로 이루어진 에지가 형성된 반도체 장치를 제조하기 위한 반도체 장치 제조용 기판으로서, 상기 단면을 형성할 부분에서의 반도체층의 적어도 일부에 pn 접합을 넘어서는 깊이의 벽개 보조홈을 형성하는 것을 특징으로 한다.
본 발명의 제5 양태에 따르면, 기판 상에 벽개성을 갖는 반도체층이 적층되고, 반도체층은 벽개면으로 형성된 단면을 갖는 반도체 장치를 제조하는 방법으로서, 상기 기판 상에 반도체층을 적층하는 단계; 단면을 형성할 부분에서의 반도체층 중, 상기 단면의 주요부에 해당하는 부분을 제외한 부분의 적어도 일부에 벽개 보조홈을 형성하는 단계; 및 상기 반도체층 상에 단면을 형성하기 위해 벽개 보조홈으로부터 반도체층 및 기판을 벽개시키는 단계를 포함하는 것을 특징으로 한다.
본 발명의 제6 양태에 따르면, 기판 상에 벽개성을 가지며 pn 접합을 포함하는 반도체층이 적층되고 반도체층은 벽개면으로 형성된 단면을 갖는 반도체 장치를 제조하는 방법으로서, 상기 기판 상에 반도체층을 적층하는 단계; 단면을 형성할 부분에서의 반도체층의 적어도 일부에, pn 접합을 넘어서는 깊이의 벽개 보조홈을 형성하는 단계; 및 상기 반도체층 상에 단면을 형성하기 위해 벽개 보조홈으로부터 반도체층 및 기판을 벽개시키는 단계를 포함하는 것을 특징으로 한다.
본 발명에서, 벽개 보조홈의 절단 형상은 구형상(rectangular)일 수 있다. 그러나, 반도체층과 기판을 벽개시킬 때의 벽개 위치의 규정 및 공정을 용이하게 행하기 위해서, 벽개 보조홈의 단면은 벽개 시 응력을 저부에 집중시키도록 하는 V- 형상 홈, U- 형상 홈 또는 연장 방향으로 평행한 일측면을 수직면으로 하는 소정의 형상으로 구성되는 것이 바람직하다.
본 발명에서, 단면의 주요부로 되는 부분은 반도체 장치의 종류에 따라 다르다. 예를 들어, 반도체층의 단면을 통하여 광이 입사 및 출사하는 반도체 장치에서, 즉 반도체 레이저 또는 발광 다이오드와 같은 반도체 발광 장치에서 또는 광 검출기 등의 반도체 광 검출 장치와 같은 광 반도체 장치에서, 단면의 주요부는 광 출사 영역 또는 광 입사 영역으로 되는 부분이고, 좀더 바람직하게는 그 근방의 부분을 포함하는 부분이다.
전계 효과 트랜지스터와 같은 전자 주행 소자에서, 또는 복수의 전자 주행 장치를 집적한 반도체 집적 회로에서, 단면의 주요 부분은 예를 들면, 칩화했을 때의 구조 상의 중심부에 있다.
본 발명에서, 반도체 장치가 그의 단면에 광 출사 영역 또는 광 입사 영역을 갖는 광 반도체 장치일 때, 광 반도체 장치의 특성을 손상시키지 않도록 하기 위해 벽개 보조홈은 에지의 광 출사 영역 또는 광 입사 영역에 해당하는 부분 이외에 형성된다. 이러한 경우에서, 본 발명의 제1, 제3 및 제5 양태에서, 벽개 보조홈은 에지의 광 출사 영역 또는 광 입사 영역에 해당하는 부분의 바로 위에, 광 출사 영역 또는 광 입사 영역에 해당하는 영역에 도달하지 않도록 형성되어도 된다.
본 발명에서, 반도체층의 재료로서는, 예를 들면, Ga, Al, In 및 B로 구성된 그룹으로부터 선택된 적어도 하나의 Ⅲ족 원소, 및 적어도 N을 포함하고 경우에 따라서는 As 또는 P를 더 포함하는 Ⅴ족 원소로 이루어지는 질화물계 III-Ⅴ족 화합물 반도체를 이용할 수 있다. 질화물계 Ⅲ-Ⅴ족 화합물 반도체의 예로서 GaN, AlGaN, GaInN, 및 AlGaInN이 있다. 본 발명에 사용된 기판은 벽개성이 없거나, 벽개시키기 어렵거나 그 상부에 적층된 반도체층과 다른 벽개 방위를 갖는 것을 이용할 수 있다. 이러한 기판의 예로, 상술한 질화물계 Ⅲ-Ⅴ족 화합물 반도체를 사용하는 반도체 레이저와 같은 반도체 장치에 사용되는 사파이어 기판을 들 수 있다.
본 발명의 제3, 제4, 제5 및 제6 양태에서, 벽개 보조홈은 반도체층의 벽개면에 평행한 방향으로 연장되는 것이 바람직하며, 벽개 보조홈은 반도체층의 벽개면과 수직인 방향으로 대략 동일한 간격으로 주기적으로 형성되는 것이 바람직하다.
상술한 바와 같은 본 발명의 제1, 제3 및 제5 양태에 따르면, 단면이 형성되는 영역의 반도체층에서 단면의 주요부분으로서 사용된 영역과는 다른 영역의 적어도 일부에 벽개 보조홈을 형성하기 때문에, 반도체층의 벽개 위치를 규정하기 쉬우며, 벽개 보조홈으로부터 반도체층 및 기판을 벽개시킬 수 있다. 따라서, 기판 및 반도체층의 벽개를, 벽개 보조홈이 형성된 위치에서, 용이하고 신뢰성있게 행할 수 있다. 그 결과, 기판이 벽개성이 없거나, 벽개하기 어렵거나 또는 그 위의 반도체층과 다른 벽개 바위를 가질 경우 또는, 반도체 장치의 치수를 1㎜ 이하로 작게 규정하고자 하는 경우에도 반도체층에서의 벽개 위치를 규정하면서 그 반도체층에 양호한 벽개면으로 이루어진 에지를 안정되게 형성할 수 있다. 또한, 단면의 주요부로 되는 부분 이외의 영역에 벽개 보조홈을 형성하기 때문에, 형성되는 반도체 장치의 특성을 손상시키지 않고 반도체층 내에 벽개면을 형성할 수 있다.
상술한 바와 같은 본 발명의 제2, 제4 및 제6 양태에 따르면, 단면을 형성하기 위한 영역에서 반도체층의 적어도 일부에, pn 접합을 넘어서는 깊이로 벽개 보조홈을 형성하기 때문에, 반도체층에서의 벽개 위치를 규정하기 쉬우며, 반도체층 및 기판이 벽개 보조홈으로부터 벽개될 수 있다, 따라서, 기판 및 반도체층의 벽개를 벽개 보조홈이 형성된 위치에서, 용이하고 신뢰성 있게 행할 수 있다. 그 결과, 기판이 벽개성이 없거나, 벽개하기 어렵거나 또는 그 상부의 반도체층과 다른 벽개 방위를 가질 경우 또는, 반도체 장치의 치수를 1㎜ 이하로 작게 규정하고자 하는 경우에도, 반도체층의 벽개 위치를 규정하면서 반도체층에 양호한 벽개면으로 이루어진 단면을 안정하게 형성할 수 있다. 또한, pn 접합에 도달하지 않는 깊이로 벽개 보조홈을 형성하는 경우에 비해, 반도체층의 보다 깊은 곳에서 벽개 보조홈이 형성되기 때문에, 기판과 반도체층의 벽개를 보다 용이하게 행할 수 있다.
또한, 본 발명은 반도체층에 벽개 보조홈을 형성하도록 구성됨으로써, 벽개 보조홈은 웨이퍼 가공에 의한 건식 에칭에 의해 형성될 수 있다. 따라서, 벽개 보조홈이 양호한 패턴 정확도를 갖고 형성될 수 있고, 벽개 보조홈을 파선 상으로 형성하는 미세 가공을 행할 수 있다. 또한, 종래의 기술에서 다이싱 또는 스크라이빙과 같은 기계적인 공정을 필요로 하기 않기 때문에, 기판이 얇고 약한 경우에도 벽개 보조 홈의 형성시 기판의 균열이나 파손이 발생하지 않는다.
본 발명의 상기의 및 그외 목적, 특성 및 장점들은 첨부된 도면을 참조로 하여 이하에서 설명되는 상세한 설명에서 좀더 명백해질 것이다.
이하, 본 발명의 실시예에 대해 도면을 참조하면서 설명하기로 한다. 또한, 실시예의 전 도면에서 동일 또는 대응하는 부분에는 동일 부호를 병기하였다.
도 2는 본 발명의 제1 실시예에 따른 GaN 반도체 레이저의 투시도이다.
도 2에서 도시된 바와 같이, 본 발명의 제1 실시예에 따른 GaN 반도체 레이저에는 예를 들어, c면의 사파이어 기판(1) 상에 레이저 구조를 구성하는 복수의 반도체층이 적층된 반도체층(2)이 형성되어 있다. 이 반도체층(2)은 GaN, AlGaN, GaInN 등의 질화물계 Ⅲ-Ⅴ족 화합물 반도체로 이루어진다. 이 반도체층(2)은 pn 접합을 포함하고 있다. 이 반도체층(2)에 형성된 공진기 단면(3)(도 2에서는 전방의 공진기 단면만이 도시되어 있음)은 질화물계 Ⅲ-Ⅴ족 화합물 반도체의 벽개면인 (11-20)면이고, 이들 공진기 단면(3)은 웨이퍼 형상의 사파이어 기판(1) 상에 먼저 반도체층(2)을 적층한 후 반도체층(2)의 소정 부분에 벽개 보조홈(4)을 형성하여 이 벽개 보조홈(4)으로부터 반도체층(2) 및 사파이어 기판(1)을 벽개함으로써 형성된다.
이하에서, 본 발명의 제1 실시예에 따른 GaN 반도체 레이저의 상세에 대해, 도 3a 내지 도 3c를 참조하여 그 제조 방법과 함께 설명하기로 한다. 여기서, 도 3a는 이 GaN 반도체 레이저의 제조 공정 중 한 공정에 있어서의 웨이퍼의 평면도, 도 3b는 도 3a의 B-B선을 따라 절취한 단면도, 도 3c는 도 3a의 C-C선을 따라 절취한 단면도이다.
도 3a 내지 도 3c에서 도시된 바와 같이, 이 GaN 반도체 레이저의 제조 방법에 있어서는 예를 들어, c면의 사파이어 기판(1) 상에 MOCVD법에 의해 레이저 구조를 구성하는 반도체층(2)으로서 GaN 버퍼층(5), n형 GaN 컨택트층(6), n형 AlGaN 클래딩층(7), GaN/GaInN 다중 양자 웰 구조의 활성층(8), p형 AlGaN 클래딩층(9) 및 p형 GaN 컨택트층(10)을 순차 성장시킨다. 여기서 GaN 버퍼층(5)의 두께는 예를 들어 2㎛, n형 GaN 컨택트층(6)의 두께는 예를 들어 2㎛, GaN/GaInN 다중 양자 웰 구조의 활성층(8)의 두께는 예를 들어 0.5㎛, p형 AlGaN 클래딩층(9)의 두께는 예를 들어 0.5㎛, p형 GaN 컨택트층(10)의 두께는 예를 들어 0.2㎛이다.
다음에, p형 GaN 컨택트층(10) 상에 소정의 스트라이프 형상의 레지스트 패턴(도시 안됨)을 형성한다. 이 레지스트 패턴을 마스크로 하여, 습식 에칭법에 의해 p형 AlGaN 클래딩층(9)의 깊이 방향으로의 중간에 도달하는 깊이까지 반도체층(2)을 에칭시킨다. 이로써, p형 AlGaN 클래딩층(9)의 상층부 및 p형 GaN 컨택트층(10)가 한 방향으로 연장하는 릿지(ridge) 스트라이프 형상으로 패터닝된다.
다음에, 이 에칭에 사용한 레지스트 패턴을 제거하고, p형 AlGaN 클래딩층(9) 및 p형 GaN 컨택트층(10) 상에 릿지 스트라이프부(11)의 길이 방향과 평행인 방향으로 연장하는 소정의 스트라이프 형상의 다른 레지스트 패턴(도시 안됨)을 형성한다. 이 레지스트 패턴을 마스크로 하여, 예를 들어 RIE법에 의해 n형 GaN 컨택트층(6)의 두께 방향의 도중의 깊이까지 에칭함으로써 홈을 형성한다. 이에 의해, n형 GaN 컨택트층(6)의 상층부, n형 AlGaN 클래딩층(7), 활성층(8) 및, p형 AlGaN 클래딩층(9)의 하층부가 릿지 스트라이프부(11)의 길이 방향과 평행한 방향으로 연장하는 소정의 메사 형상으로 패터닝된다.
레이저 구조를 구성하는 반도체층(2)의 벽개성을 고려하여, c면의 사파이어 기판(1) 상에 성장된 반도체층(2)에 형성된 공진기 단면(3)이 반도체층(2)을 벽개하기 쉬운 벽개면인 (110-20)면이 되도록 미리 릿지 스트라이프부(11) 및 메사부(12)의 방위를 결정한다.
그 후, 이 에칭에 사용된 레지스트 패턴을 제거한 후 예를 들어 CVD법에 의해 전면에 SiO2막과 같은 절연막(13)을 형성한다. 다음에, 리소그래피 및 에칭에 의해 릿지 스트라이프부(11)의 상측의 부분에 있어서의 절연층(13)에는 개구(13a)를 형성함과 함께, 홈의 상측의 위치에 있어서의 절연층(13b)에는 개구(13b)를 형성한다. 절연층(13)에 형성된 이들 개구(13a) 및 개구(13b)는 릿지 스트라이프부(11) 및 메사부(12)의 길이 방향과 평행한 방향으로 연장하는 소정의 스트라이프 형상을 갖는다.
다음에, 절연층(13)에 형성된 개구(13a)의 위치에 있어서의 p형 AlGaN 클래딩층(9)의 상층부 및 p형 GaN 컨택트층(10) 상에 예를 들어 Ni/Ti/Au 또는 Ni/Pt/Au로 이루어지는 p측 전극(14)을 형성함과 함께, 절연층(13)에 형성된 개구(13b)의 위치에 있어서의 n형 GaN 컨택트층(6) 상에 예를 들어 Ti/Al/Pt/Au로 이루어지는 n측 전극(15)을 형성한다.
다음에, 상술한 바와 같이 하여, 웨이퍼 형상의 사파이어 기판(1) 상에 레이저 구조를 형성한 후 공동 단면(3)을 형성해야 할 위치에서의 반도체층(2) 중 릿지 스트라이프부(11) 및 메사부(12)에 대응하는 부분 이외의 부분, 구체적으로는 메사부(12)의 양측의 홈에 대응하는 부분의 일부분을, 예를 들어 이온 밀링법과 같은 건식 에칭법에 의해 GaN 버퍼층(5)의 두께 방향의 도중의 깊이까지 에칭함으로써 이 부분에 반도체층(2)의 (11-20)면과 평행한 방향으로 연장하는 소정의 스트라이프형의 벽개 보조홈(4)을 형성한다. 즉, 제1 실시예에서, 공진기 단면(3)을 형성해야 할 위치에 있어서의 반도체층(2) 중, 릿지 스트라이프부(11) 및 메사부(12)에 대응하는 부분 이외의 부분에, 메사부(12)를 양측으로부터 기우도록 하여 벽개 보조홈(4)을 형성한다. 도 3c에서, 이 벽개 보조홈(4)을 형성하기 위한 에칭에 의해 제거된 부분을 일점쇄선으로 표시한다. 이 경우, 이 벽개 보조홈(4)은 나중에 공진기 단면(3)으로 되는 부분 중, 광 출사 영역에 대응하는 부분이나 pn 접합이 존재하는 부분에는 형성되지 않기 때문에, GaN 반도체 레이저의 특성에 하등 손상을 주지 않는다. 도 4는 이 벽개 보조홈(4)이 형성된 웨이퍼를 도시한 투시도이다.
벽개 보조홈(4)은, 벽개를 위한 이후 공정에서 반도체층(2) 및 사파이어 기판(1)을 벽개 보조홈(4)을 따라 용이하고 확실하게 벽개할 수 있도록, 후술하는 바와 같이 구성된다.
각각의 벽개 보조홈(4)은, 이후의 격벽 시 그 저부에 응력 집중이 발생되기 쉽도록, 예를 들면 V자형의 단면 형상으로 되어 있다. 상술한 이온 밀링은, 에칭 이방성이 없고 에칭 마스크로서 이용되는 레지스트 패턴에 대하여 선택성이 작기 때문에, 적절한 조건 하에서 이러한 V자형 단면 벽개 보조홈(4)을 용이하게 형성할 수 있는 이점이 있다. 벽개 보조홈(4)은 반도체층(2)의 (11-20)면과 평행하게 직선으로 연장되는 저부를 갖는다. 벽개 보조홈(4)의 길이 방향의 선단부는, 반도체층(2)의 벽개 위치를 결정하는데 유리하게 되도록, 예를 들면 V자형의 평면으로 되어 있다. 이후의 벽개에 의해 형성되는 공진기 단면(3)의 평탄성을 개선하는 관점에서 볼 때, 동일 부분의 벽개에 이용되는 벽개 보조홈(4), 특히 그의 저부 및 길이 방향의 선단부는, 동일 직선 상에 존재하는 것이 바람직하다.
제1 실시예에서는, 후술하는 바와 같이 벽개 보조홈(4)을 따라 공진기 단면(3)이 형성되기 때문에, 릿지 스트라이프부(11) 및 메사부(12)의 길이 방향과 평행한 방향, 즉 최종적으로 제조되는 GaN 반도체 레이저의 공진기의 길이 방향으로, 복수개의 벽개 보조홈(4)이 최종적으로 제조되는 GaN 반도체 레이저의 공진기 길이와 거의 동일한 간격으로 주기적으로 형성된다.
상술한 방법으로 반도체층(2)의 소정 위치에 벽개 보조홈(4)을 형성한 후, 사파이어 기판(1)을 그 저면으로부터 랩핑함으로써, 사파이어 기판(1)의 두께를 예를 들면 50 내지 150 ㎛ 정도로 조정한다.
그 후, 웨이퍼 형상의 사파이어 기판(1)을 그 위의 반도체층(2)과 함께 벽개 보조홈(4)을 따라 바(bar) 형상으로 벽개함으로써, 반도체층(2)에 양쪽 공진기 단면(3)을 형성한다. 이 경우, 여기에 나타낸 제1 실시예에서는, 사파이어 기판(1) 및 반도체층(2)의 벽개가 다음과 같은 방법으로 이루어진다. 도 5는 제1 실시예에서 사파이어 기판(1) 및 반도체층(1)을 벽개 보조홈(4)을 따라 벽개하는 방법을 도시하는 횡단면도이다. 도 5는 도 3b 및 3c와 직교하는 방향에 따른 횡단면도이다.
도 5에 도시된 바와 같이, 제1 실시예에서는 사파이어 기판(1) 및 반도체층(2)을 벽개 보조홈(4)을 따라 벽개하기 위해, 예를 들면 원형 롤러(도시하지 않음) 등의 도구를 이용하여, 벽개 보조홈(4)이 존재하는 측, 즉 반도체층(2)이 적층된 측의 주면이 볼록하게 되도록 사파이어 기판(1)을 휘게 하여, 벽개 보조홈(4)의 저부에 응력을 집중시키고 벽개 보조홈(4)으로부터 반도체층(2) 및 사파이어 기판(1)을 벽개시킴으로써, 바 또는 칩(21)을 얻도록 하고 있다.
사파이어 기판(1)을 어느 방향으로 휘게 하여도 벽개는 가능하다. 그러나, 상술한 바와 같이 벽개 보조홈(4)이 형성되어 있는 주면이 볼록하게 되도록 사파이어 기판(1)을 휘게 하여 벽개를 행하는 것이, 이와 반대 방향으로 사파이어 기판(1)을 휘게 하여 이들을 벽개하는 것보다도 반도체층(2) 및 사파이어 기판(1)을 소정의 위치에서 분할하기가 용이하기 때문이다.
사파이어 기판(1) 및 반도체층(2)을 바 형상으로 벽개하고, 반도체층(2)에 벽개면으로 이루어진 공진기 단면(3)을 형성한 후, 필요에 따라 공진기 단면(3) 상에 단면 코팅을 행하고, 바를 칩으로 분할한다. 또한, 반도체층(2)의 소정 위치에, 예를 들면 공진기 단면(3)이 되는 반도체층(2)의 (11-20)면에 수직으로 연장되는 벽개 보조홈(4)을 미리 형성할 수도 있고, 벽개 보조홈을 따라 바를 벽개할 수도 있다.
이러한 방법으로, 소기의 GaN 반도체 레이저가 완성된다. 도 3a에서, 1점 쇄선으로 둘러싸인 부분이 최종적으로 제조되는 GaN 반도체 레이저의 단일의 레이저 칩에 대응한다.
상술한 구성을 갖는 제1 실시예에 따르면, 레이저 구조를 형성하는 질화물계 Ⅲ-Ⅴ족 화합물 반도체로 이루어진 반도체층(2)을 사파이어 기판(1) 상에 적층한 후에, 공진기 단면(3)이 형성되어야 하는 반도체층(2)의 소정 위치에 벽개 보조홈(4)이 형성되고, 벽개 보조홈(4)으로부터 반도체층(2) 및 사파이어 기판(1)이 벽개된다. 따라서, 반도체층(2) 상의 벽개 위치가 쉽게 결정되며, 반도체층(2) 및 사파이어 기판(1)이 쉽고 확실하게 벽개될 수 있다. 그 결과, 사파이어 기판(1)이 벽개성이 없는 경우이더라도, 그 위에 적층된 반도체층(2)에, 광학적으로 우수한 평탄성을 갖는 벽개성 표면의 공진기 단면(3)이 안정하게 형성될 수 있다. 또한, 1 mm 이하로 작게 한 공진기 길이가 필요한 경우이더라도, 우수한 공진기 단면(3)을 갖는 GaN 반도체 레이저가 원하는 공진기 길이로 실현될 수 있다.
또한, 제1 실시예에 따르면, 벽개 보조홈(4)은, 공진기 단면(3)을 형성하기 위한 반도체층(2)의 위치 중, 광 출사 영역용 릿지 스트라이프부(11)에 대응하는 부분이나, pn 접합이 존재하는 메사부(12)에 대응하는 부분 이외의 한정된 부분에만 형성된다. 따라서, 벽개 보조홈(4)이 어떠한 깊이로 되어 있더라도, GaN 반도체 레이저의 특성은 이들 부분에 악영향을 미치지 않으므로, 벽개 보조홈(4)을 형성할 시 엄격한 제어가 요구되지 않는다.
또한, 제1 실시예에 따르면, 반도체층(2)에 벽개 보조홈(4)을 형성하고, 벽개시에 반도체층(2)이 형성된 주면이 볼록하게 되도록 사파이어 기판(1)을 휘기 때문에, 벽개가 반도체층(2)에서 시작되어, 반도체층(2)에서의 벽개 위치의 규정 및 반도체층(2)에 우수한 벽개면을 형성하는 데 더욱 유리하며, 반도체층(2)이 형성된 주면을 오목하게 하도록 사파이어 기판(1)을 휘게 한 경우에 일어날 가능성이 있는 문제점, 즉 예를 들면 반도체층(2), 특히 최외표면이 압축되고, 이로 인해 반도체층(2)의 표면 부분이 붕괴되고 평탄성이 악화되는 문제가 방지된다.
또한, 제1 실시예에 따르면, 벽개 보조홈(4)이 이온 밀링과 같은 웨이퍼 프로세스의 건식 에칭 기술에 의해 형성될 수 있기 때문에, 벽개 보조홈(4)의 패턴 정밀도 및 치수 정밀도가 우수하게 되며, 벽개 보조홈(4)을 파선 패턴의 평면으로 형성하는 등의 소자 구조에 따른 미세 가공이 행해질 수 있다. 따라서, 벽개 보조홈(4)을 건식 에칭 기술을 이용하여 형성하기 때문에, 본 실시예는 다이싱 또는 스크라이빙과 같은 기계 가공이 필요하지 않으므로, 기계 가공에 의한 응력이나 대미지에 기인하는 웨이퍼의 균열이 방지된다.
다음에, 본 발명의 제2 실시예에 대해 설명한다. 도 6a, 6b 및 6c는 제2 실시예에 따른 GaN 반도체 레이저 제조 방법을 설명하기 위한 평면도 및 횡단면도를 도시하고 있다. 도 6a는 GaN 반도체 레이저의 제조의 한 공정에서의 웨이퍼의 평면도이고, 도 6b는 도 6a의 B-B선에 따른 횡단면도이며, 도 6c는 도 6a의 C-C선에 따른 횡단면도이다.
도 6a, 6b 및 6c에 도시된 바와 같이, 제2 실시예에서는, 제1 실시예와 마찬가지로, p형 A1GaN 클래딩 층(9)의 상부 및 p형 GaN 컨택트층(10)을 소정의 릿지 스트라이프 형태로 패터닝하는 단계까지의 공정이 진행된다.
다음에, p형 AlGaN 클래딩 층(9) 및 p형 GaN 컨택트층(10) 상에, 릿지 스트라이프부(11)의 길이 방향과 평행하게 연장되며 메사부(12)의 공진기 단면(3)을 형성하여야 하는 부분에 대응하는 부분에 V자형 압축부(constrictions)를 갖는 소정의 스트라이프 형태의 레지스트 패턴(도시하지 않음)을 형성한다. 다음에, 이 레지스트 패턴을 마스크로서 이용하여, RIE에 의해 n형 GaN 컨택트층(6)의 두께 방향의 도중의 깊이까지 반도체층(2)을 선택적으로 에칭하여 홈을 형성한다. 그 결과, n형 GaN 컨택트층(6)의 상층부, n형 AlGaN 클래딩 층(7), 활성층(8) 및 p형 AlGaN 클래딩 층(9)의 하층부가 릿지 스트라이프부(11)의 길이 방향과 평행하게 연장되는 소정의 메사 구조로 패터닝된다. 메사부(12)는 공진기 단면(3)을 형성할 부분에서 양측이 V자형으로 압축된 평면 형상을 갖는다. 그러나, 메사부(12)의 압축부(12a)의 선단부는 릿지 스트라이프부(11)에 도달하지 않는 것으로 한다. 메사부(12)의 상호 대향된 압축부(12a)의 선단부들을 연결하는 선은, 후에 공진기 단면(3)으로 되는 반도체층(2)의 (11-20)면과 평행한 것이 바람직하다.
다음에, 제1 실시예와 마찬가지로 공정을 진행하여, p측 전극(14) 및 n측 전극(15)이 형성될 때까지 행한다. 그 후, 제1 실시예와 마찬가지로, 공진기 단면(3)을 형성할 부분에서의 반도체층(2) 중, 메사부(12)의 양측의 홈에 대응하는 부분의 일부를, GaN 버퍼 층(5)의 두께 방향의 도중의 깊이까지 에칭함으로써, 이 부분에, 반도체층(2)의 (11-20)면과 평행한 방향으로 연장되는 소정의 스트라이프 형상의 벽개 보조홈(4)을 형성한다. 벽개 보조홈(4)을 형성하도록 에칭에 의해 제거된 이들 부분이 1점 쇄선으로 도 6c에 도시되어 있다. 이후의 벽개에 의해 형성되는 공진기 단면(3)의 평탄도를 개선하는 관점에서 볼 때, 동일 부분의 벽개에 이용되는 벽개 보조홈(4)의 저부 및 선단부와, 메사부(12)의 압축부(12a)의 선단부는 동일한 직선 상에 존재하는 것이 바람직하다.
그 후, 제1 실시예와 마찬가지로 공정을 진행하여 목적으로 하는 GaN 반도체 레이저를 완성한다. 도 6a에서, 1점 쇄선으로 둘러싸인 부분은 최종적으로 형성되는 GaN 반도체 레이저의 하나의 레이저 칩에 대응한다.
상기한 것 외에는 제2 실시예는 제1 실시예와 동일하므로, 그에 대한 설명은 생략한다.
제2 실시예에 따르면, 제1 실시예와 같은 이점을 얻을 수 있다. 제2 실시예에서는, 메사부(12)가 공진기 단면(3)을 형성해야 하는 부분에서 내측으로 수축되어 있는 만큼, 메사부(12)의 양측에, 제1 실시예보다도 선단부들이 서로 근접되도록 벽개 보조홈(4)을 형성할 수 있다. 따라서, 공진기 단면(3)을 형성하기 위한 반도체층(2) 중, 벽개 보조홈(4)이 존재하는 부분의 비율을, 제1 실시예에 비해 크게 할 수 있기 때문에, 반도체층(2) 및 사파이어 기판(1)의 벽개를 보다 용이하게 행할 수 있다. 또한, 메사부(12) 중, 공진기 단면(3)을 형성하기 위한 부분이 V자 형상으로 압축되어 있는 것에 의해서도 벽개가 보다 용이하게 되기 때문에, 반도체층(2)에서의 벽개 위치의 규정도 보다 용이하게 된다.
다음에, 본 발명의 제3 실시예에 대해 설명한다. 도 7a, 7b 및 7c는 제3 실시예에 따른 GaN 반도체 레이저의 제조 방법을 도시하는 평면도 및 횡단면도이다. 도 7a는 GaN 반도체 레이저의 제조의 한 공정에서의 웨이퍼의 평면도이고, 도 7b는 도 7a의 B-B선에 따른 횡단면도이며, 도 7c는 도 7a의 C-C선에 따른 횡단면도이다.
도 7a, 도 7b 그리고 도 7c에 도시한 바와 같이, 제3 실시예에서는 벽개 보조홈(5)을, 공진기 단면(3)을 형성하기 위한 반도체층(2)의 선택 위치 중, 릿지 스트라이프부(11)의 대응 부분(the location) 이외의 부분, 구체적으로는 메사부(12)에 대응하는 부분의 일부와, 메사부(12)의 양측의 홈(grooves)들에 대응하는 부분 에, 릿지 스트라이프부(11)를 양측으로부터 끼우도록 하여 형성한다.
즉, 제3 실시예에서는 p측 전극(14)과 n측 전극(15)이 형성될 때까지는 제1 실시예와 동일한 방식의 처리가 진행된다. 그후, 공진기 단면(3)을 형성해야 하는 부분의 일부분에서, 릿지 스트라이프부(11)에 대응하는 부분 이외의 부분, 구체적으로는 릿지 스트라이프부(11)의 양측의 메사부(12)에 대응하는 부분의 일부와, 메사부(12)의 양측의 홈들에 대응하는 부분을, 예를 들면, GaN 버퍼층(5)의 두께 방향의 도중의 깊이까지 에칭함으로써 이 부분에 반도체층(2)의 (11-20)면과 평행한 방향으로 연장하는 소정의 스트라이프 형상의 벽개 보조홈(4)을 형성한다. 도 7a 내지 도 7c에서 일점 쇄선은 벽개 보조홈(4)을 형성하기 위해 에칭에 의해 제거된 부분을 나타낸다. 여기서, 이 벽개 보조홈(4)은 반도체층(2)의 pn 접합을 넘는 깊이를 갖고 있지만, 이 벽개 보조홈(4)은 광 출사 영역으로 되는 부분에는 형성되지 않으므로, 이 GaN 반도체 레이저의 특성을 조금도 손상하는 것은 아니다.
이후, 제1 실시예와 마찬가지로 공정을 진행하여, 목적으로 하는 GaN 반도체 레이저를 완성시킨다. 도 7a 내지 도 7c에서, 일점쇄선으로 둘러싸인 부분이 최종적으로 제조되는 GaN 반도체 레이저의 단일 레이저칩에 대응한다.
이 제3 실시예에 의하면, 제1 실시예와 마찬가지의 이점을 얻을 수 있다. 또, 이 제3 실시예에서는 공진기 단면(3)을 형성하기 위한 위치의 반도체층에서 형성된 벽개 보조홈(4)이 메사부(12)에 대응하는 부분의 일부까지 연장하고 있기 때문에, 릿지 스트라이프부(11)의 양측에 제1 실시예보다도 선단부 끼리를 근접시켜 벽개 보조홈(4)을 형성할 수 있다. 이 때문에 공진기 단면(3)을 형성하기 위한 부분에서의 반도체층(2) 중, 벽개 보조홈(4)이 존재하는 부분의 비율을, 제1 실시예에 비해 크게 할 수 있으므로, 반도체층(2) 및 사파이어 기판(1)의 벽개를 보다 용이하게 행할 수 있다.
다음에 본 발명의 제4 실시예에 대해 설명한다. 도 8a, 8b, 및 8c는 제4 실시예에 따른 GaN 반도체 레이저의 제조 방법을 설명하기 위한 평면도 및 단면도들이다. 여기서 도 8a는 GaN 반도체 레이저의 제조 공정에서의 웨이퍼의 평면도이고, 도 8b는 도 8a의 B-B선에 따른 단면도, 도 8c는 도 8a의 C-C 선에 따른 단면도이다.
도 8a, 8b, 및 8c에 도시된 바와 같이, 이 제4 실시예에서는 공진기 단면(3)을 형성하기 위한 부분에서의 반도체층(2) 중, 메사부(12)의 양측의 홈에 대응하는 위치에서 일부에 메사부(12)를 양측으로부터 끼우도록 하여 벽개 보조홈(4)을 형성함과 동시에 릿지 스트라이프부(11) 및 메사부(12)에 대응하는 부분에도 벽개 보조홈(4)을 형성하도록 하고 있다.
즉, 이 제4 실시예에서는 제1 실시예와 마찬가지로 공정을 진행하여, n측전극(14) 및 p측 전극(15)의 형성까지 행한다. 그후, 공진기 단면(3)을 형성하기 위한 부분을 따라 반도체층(2) 중 메사부(12)의 양측에서 홈에 대응하는 부분의 일부를 GaN 버퍼층(5)의 두께 방향의 도중의 깊이까지 에칭함으로써 이 부분에, 메사부(12)를 양측으로부터 끼우도록 하여 벽개 보조홈(4)을 형성한다. 그리고, 릿지 스트라이프부(11)에 대응하는 부분을 p형 GaN 컨택트층(10)의 두께 방향의 도중의 깊이까지 에칭하고, 그 이외의 메사부(12)에 대응하는 부분을 p형 AlGaN 클래딩층(9)의 두께 방향의 도중의 깊이까지 에칭함으로써 릿지 스트라이프부(11) 및 메사부912)에 대응하는 부분에도 벽개 보조홈(4)을 형성한다. 도 8c에서 에칭에 의해 제거된 이들 부분을 일점쇄선으로 나타낸다.
여기서, 릿지 스트라이프부(11) 및 메사부(12)에 대응하는 부분에 형성된 벽개 보조홈(4)은 벽개시 그 저부에 응력 집중이 발생하기 쉽도록, 예를 들면, V자 형상의 단면 형상을 갖는 것이 바람직하다. 또, 릿지 스트라이프부(11)의 대응 부분에 형성된 각각의 벽개 보조홈(4)의 저부는 p형 GaN 컨택트층(10)의 두께 방향의 도중의 깊이로 종결되고(terminating), 그 이외의 메사부(12)의 대응 부분에 형성된 각각의 벽개 보조홈(4)의 저부는 p형 AlGaN 클래딩층(9)의 두께 방향의 도중의 깊이로 종결된다. 즉, 이 릿지 스트라이프부(11) 및 메사부(12)에 대응하는 부분에 형성된 벽개 보조홈(4)의 깊이는 광 출사 영역에 도달하는 깊이로는 되지 않으므로, GaN 반도체 레이저의 특성에 악영향을 끼치는 것은 아니다. 또한, 이 릿지 스트라이프부(11) 및 메사부(12)의 대응 부분에서의 벽개 보조홈(4)은 릿지 스트라이프부(11) 및 메사부(12)의 대응 부분의 일부에만 연장되도록 할 수도 있으며, 이는 소자 구조에 좌우된다.
이후, 제1 실시예와 마찬가지로 공정을 진행하여 원하는 GaN 반도체 레이저가 완성된다. 도 8a에서, 일점쇄선으로 둘러싸인 부분은 최종적으로 제조되는 GaN 반도체 레이저의 단일 레이저칩에 대응한다.
이 제4 실시예의 상기 이외의 구성은 제1 실시예와 마찬가지이므로, 설명은 생략한다.
제4 실시예에 의하면, 제1 실시예와 동일한 이점을 얻을 수 있다. 또, 이 제4 실시예에 있어서는 벽개 보조홈(4)이 릿지 스트라이프부(11) 및 메사부(12)의 대응 부분에도 연장하고 있기 때문에, 공진기 단면(3)을 형성하기 위한 부분에 형성되어 있는 벽개 보조홈(4)의 비율이, 제1 실시예의 경우보다도 크므로, 사파이어 기판(1) 및 반도체층(2)의 벽개를 보다 용이하게 행할 수 있다.
이상 본 발명의 실시예에 대해 구체적으로 설명하였지만, 본 발명은 상술한 실시예로 한정되는 것은 아니고, 본 발명의 기술적 사상에 기초한 각종 변형이 가능하다.
또한, 상술한 제1 ~ 제4 실시예에서는 벽개 보조홈(4)의 단면 형상을 V자 형상으로 하고 있지만, 이 벽개 보조홈(4)의 단면 형상은 U자 형상, 길이 방향으로 평행한 그 한 측면(side surface)이 수직면 또는 구형상(矩形狀)이어도 좋다.
또한, 상술한 제1 ~ 제4 실시예에서는 메사부(12)의 대응 부분의 양측면에서의 벽개 보조홈(4)은 예를 들면, n형 GaN 컨택트층(6)의 두께 방향의 도중의 깊이까지 에칭함으로써 형성하여도 되며, 혹은 GaN 버퍼층(5)과 사파이어 기판(1) 사이의 계면에 도달하는 깊이까지 반도체층을 에칭하여 형성할 수도 있다. 또한, 제4 실시예에서는 릿지 스트라이프부(11) 및 메사부(12)의 대응 부분에서의 벽개 보조홈(4) 중, 릿지 스트라이프부(11)에 대응하는 부분 이외의 부분은 p형 AlGaN 클래딩층(9)을 초과하는 깊이까지 반도체층을 에칭하여 형성할 수도 있다.
또한, 상술한 제1 ~ 제4 실시예에서는 질화물 III-V족 화합물 반도체로 이루어지는 반도체층(2)의 성장에 MOCVD법을 이용하고 있지만, 이 반도체층(2)의 성장 에는 예를 들면 분자선 에피텍시(MBE)법을 이용해도 좋다.
또한, 상술한 제1 ~ 제4 실시예에 있어서는 릿지 스트라이프부(11) 구조의 GaN 반도체 레이저에 본 발명을 적용한 경우에 대해 설명하였지만, 본 발명은 전극 스트라이프 구조의 GaN 반도체 레이저에도 적용할 수 있다.
또한, 상술한 제1 ~ 제4 실시예에 있어서는 본 발명을 DH 구조(Double Heterostructure)의 반도체 레이저에 적용한 경우에 대해 설명하였지만, 본 발명은 SCH 구조(Separate Confinement Heterostructure)의 반도체 레이저는 물론, 발광 다이오드에 적용하는 것도 가능하고, 또한, 이들의 반도체 레이저나 발광 다이오드와 같은 반도체 발광 소자 이외에도, 포토디텍터 등의 반도체 소자에 적용하는 것도 가능하다.
또한, 본 발명은 벽개성이 없거나, 벽개가 곤란하거나, 또는 그 위에 성장되는 반도체층과는 상이한 벽개 방위를 갖는 기판 상에, 벽개성을 갖는 반도체층이 성장된 반도체 장치에 있어서, 반도체층에 벽개면을 형성할 때 이용가능한 공통의 기술이므로, 본 발명은 상기한 반도체 발광 장치 및 반도체 광 검출 장치와 같은 반도체 장치 뿐만 아니라, 전계 효과 트랜지스터 등의 전자 주행 소자, 또는 복수의 전자 주행 소자를 집적한 반도체 집적 회로, 그리고 동일 기판 상에 전자 주행소자와 반도체 장치를 집적한 광전자 집적 회로 등, 반도체 장치 전반에 적용하는 것이 가능하며, 특히, 마이크로칩 사이즈를 갖기를 원하는 반도체 장치에 적용한 경우, 현저한 효과를 거둘수 있는 것이다. 또한, 본 발명은 질화물 III-V족 화합물 반도체 이외에 각종 재료를 이용한 반도체 장치에 적용할 수 있다.
상술한 바와 같이 본 발명의 제1 실시예, 제3 실시예 및 제5 실시예에 의하면, 단면이 형성되어야 하는 부분에서의 반도체층 중, 단면의 주요부로 되는 부분 이외의 부분의 적어도 일부에 벽개 보조홈을 형성함으로써, 그리고 본 발명의 제2 실시예, 제4 실시예 및 제6 실시예에 의하면, 단면이 형성되어야 하는 부분에서의 반도체층의 적어도 일부에, 벽개 보조홈을 형성함으로써 반도체층에서의 벽개 위치를 용이하게 결정할 수 있고, 더욱이 이 벽개 보조홈으로부터 반도체층 및 기판을 벽개할 수 있으므로, 벽개 보조홈을 따라 기판 및 반도체층의 벽개를 용이하면서도 확실하게 행할 수 있다.
따라서, 본 발명은 광학적 평탄성이 우수한 벽개면을 가지면서 광학 특성이 우수한 공진기 단면을 갖는 반도체 레이저를 실현할 수 있다.
또한, 본 발명에 의하면, 웨이퍼 프로세스시 건식 에칭 기술을 이용하여 벽개 보조홈을 형성할 수 있기 때문에, 다이싱이나 스크라이브 등의 기계적 가공에 의해 벽개 보조홈을 형성하는 종래의 방법에 비해, 벽개 보조홈의 패턴 정밀도나 미세 가공성이 보장된다. 또한 기계적 데미지에 의해 발생되는 웨이퍼의 크랙킹 등의 문제가 발생하지 않기 때문에 반도체 소자를 안정적으로 제조할 수 있게 된다.

Claims (71)

  1. 기판 상에 적층되어 있으며, 벽개면(cleavable surface)으로 이루어진 단면을 갖는 벽개성(cleavable) 반도체층을 포함하는 반도체 장치에 있어서,
    상기 반도체층의 상기 단면은, 우선 상기 기판 상에 상기 반도체층을 적층한 다음, 상기 단면을 형성할 부분의 상기 반도체층 중, 상기 단면의 주요부가 되는 부분 이외의 부분 중 적어도 일부분에 벽개 보조홈(cleavage-assist groove)을 형성하고, 롤러에 의해 응력을 가하여 상기 벽개 보조홈으로부터 상기 반도체층과 상기 기판을 벽개시킴으로써 형성되는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 벽개 보조홈은, 상기 단면의 상기 주요부가 되는 부분을 양측에 끼우도록 하여 형성되는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서, 상기 반도체층은 pn 접합을 포함하고, 상기 벽개 보조홈의 적어도 일부는 상기 pn 접합을 초과하는 깊이를 갖는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 벽개 보조홈의 적어도 일부는 상기 주요부가 되는 부분의 바로 윗부분에서 종료되어 상기 주요부가 되는 부분에 도달하지 않는 깊이를 갖는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서, 상기 반도체층은 질화물계 Ⅲ-Ⅴ족 화합물 반도체로 이루어진 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서, 상기 기판은 벽개성이 없거나, 벽개하기 어렵거나 또는 상기 반도체층과는 벽개 방위(orientation)가 다른 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서, 상기 반도체 장치는 상기 단면상에 광 출사 영역 또는 광 입사 영역을 갖는 광 반도체 장치이고, 상기 벽개 보조홈은 상기 단면상의 상기 광 출사 영역 또는 상기 광 입사 영역에 해당하는 위치를 제외한 위치에 형성된 것을 특징으로 하는 반도체 장치.
  8. 제7항에 있어서, 상기 벽개 보조홈은 상기 단면 상의 상기 광 출사 영역 또는 상기 광 입사 영역에 해당하는 부분을 양측에서 끼우도록 하여 형성된 것을 특징으로 하는 반도체 장치.
  9. 제7항에 있어서, 상기 반도체층은 pn 접합을 포함하고, 상기 벽개 보조홈의 적어도 일부는 상기 pn 접합을 초과하는 깊이를 갖는 것을 특징으로 하는 반도체 장치.
  10. 제7항에 있어서, 상기 벽개 보조홈의 적어도 일부는 상기 광 출사 영역 또는 상기 광 입사 영역에 해당하는 부분의 바로 위에서 종료되어 상기 광 출사 영역 또는 상기 광 입사 영역에 해당하는 부분에 도달하지 않는 깊이를 갖는 것을 특징으로 하는 반도체 장치.
  11. 제7항에 있어서, 상기 반도체 장치는 상기 단면을 공진기 단면(cavity edge)으로서 갖는 반도체 레이저인 것을 특징으로 하는 반도체 장치.
  12. 기판 상에 적층되어 있으며, pn 접합과, 벽개면으로 이루어진 단면을 갖는 벽개성 반도체층을 포함하는 반도체 장치에 있어서,
    상기 반도체층의 상기 단면은, 우선 상기 기판 상에 상기 반도체층을 적층한 다음, 상기 단면을 형성할 부분의 상기 반도체층 중 적어도 일부분에 상기 pn 접합을 초과하는 깊이의 벽개 보조홈(cleavage-assist groove)을 형성하고, 롤러에 의해 응력을 가하여 상기 벽개 보조홈으로부터 상기 반도체층과 상기 기판을 벽개시킴으로써 형성되는 것을 특징으로 하는 반도체 장치.
  13. 제12항에 있어서 상기 벽개 보조홈은 상기 단면의 주요부가 되는 부분을 제외한 영역에 형성되는 것을 특징으로 하는 반도체 장치.
  14. 제13항에 있어서, 상기 벽개 보조홈은 상기 단면의 상기 주요부가 되는 부분을 양측으로부터 끼우도록 하여 형성되는 것을 특징으로 하는 반도체 장치.
  15. 제12항에 있어서, 상기 반도체층은 질화물계 Ⅲ-Ⅴ족 화합물 반도체로 이루어진 것을 특징으로 하는 반도체 장치.
  16. 제12항에 있어서, 상기 기판은 벽개성이 없거나, 벽개하기 어렵거나 또는 상기 반도체층과는 벽개 방위가 다른 것을 특징으로 하는 반도체 장치.
  17. 제12항에 있어서, 상기 반도체 장치는 상기 단면에 광 출사 영역 또는 광 입사 영역을 갖는 광 반도체 장치이고, 상기 벽개 보조홈은 상기 단면의 상기 광 출사 영역 또는 상기 광 입사 영역으로 되는 부분 이외의 부분에 형성되는 것을 특징으로 하는 반도체 장치.
  18. 제17항에 있어서, 상기 벽개 보조홈은 상기 단면의 상기 광 출사 영역 또는 상기 광 입사 영역으로 되는 부분을 양측으로부터 끼우도록 하여 형성된 것을 특징으로 하는 반도체 장치.
  19. 제17항에 있어서, 상기 반도체 장치는 상기 단면을 공진기 단면으로서 갖는 반도체 레이저인 것을 특징으로 하는 반도체 장치.
  20. 기판 상에 벽개성 반도체층을 적층하고, 롤러에 의해 응력을 가하여 상기 기판과 상기 반도체층을 벽개시켜 상기 반도체층에 벽개면으로 이루어진 단면이 형성된 반도체 장치를 제조하는 데에 이용되는 반도체 장치 제조용 기판에 있어서,
    상기 단면을 형성하기 위한 상기 반도체층 중, 상기 단면의 주요부로 되는 부분 이외의 부분 중 적어도 일부분의 영역에 형성된 벽개 보조홈을 포함하는 것을 특징으로 하는 장치 제조 기판.
  21. 제20항에 있어서, 상기 벽개 보조홈은 상기 단면의 주요부가 되는 부분을 양측으로부터 끼우도록 하여 형성되는 것을 특징으로 하는 장치 제조 기판.
  22. 제20항에 있어서, 상기 반도체층은 pn 접합을 포함하고, 상기 벽개 보조홈의 적어도 일부에서는 상기 pn 접합을 초과하는 깊이를 갖는 것을 특징으로 하는 장치 제조 기판 .
  23. 제20항에 있어서, 상기 벽개 보조홈의 적어도 일부는 상기 단면의 상기 주요부가 되는 부분의 바로 윗부분에, 상기 주요부로 되는 부분에 도달하지 않는 깊이로 형성되는 것을 특징으로 하는 장치 제조 기판.
  24. 제20항에 있어서, 상기 벽개 보조홈은 상기 반도체층의 상기 벽개면에 평행한 방향으로 연장하는 것을 특징으로 하는 장치 제조 기판.
  25. 제20항에 있어서, 복수개의 상기 벽개 보조홈은 상기 반도체층의 상기 벽개면에 직교하는 방향으로 실질적으로 동일한 간격으로 주기적으로 형성되는 것을 특징으로 하는 장치 제조 기판 .
  26. 제20항에 있어서, 상기 반도체 층은 질화물계 Ⅲ-Ⅴ족 화합물 반도체로 이루어진 것을 특징으로 하는 장치 제조 기판.
  27. 제20항에 있어서, 상기 기판은 벽개성이 없거나, 벽개하기 어렵거나 또는 상기 반도체층과는 벽개 방위가 다른 것을 특징으로 하는 장치 제조 기판.
  28. 제20항에 있어서, 상기 반도체 장치는 상기 단면에 광 출사 영역 또는 광 입사 영역을 갖는 광 반도체 장치이고, 상기 벽개 보조홈은 상기 단면의 상기 광 출사 영역 또는 상기 광 입사 영역으로 되는 부분 이외의 부분에 형성된 것을 특징으로 하는 장치 제조 기판.
  29. 제28항에 있어서, 상기 벽개 보조홈은 상기 단면의 상기 광 출사 영역 또는 상기 광 입사 영역으로 되는 부분을 양측으로부터 끼우도록 형성된 것을 특징으로 하는 장치 제조 기판.
  30. 제28항에 있어서, 상기 반도체층은 pn 접합을 갖고, 상기 벽개 보조홈의 적어도 일부에서는 상기 pn 접합을 초과하는 깊이를 갖는 것을 특징으로 하는 장치 제조 기판.
  31. 제28항에 있어서, 상기 벽개 보조홈의 적어도 일부는 상기 단면의 상기 광 출사 영역 또는 상기 광 입사 영역의 바로 위의 부분에, 상기 광 출사 영역 또는 상기 광 입사 영역으로 되는 부분에 도달하지 않는 깊이로 형성되어 있는 것을 특징으로 하는 장치 제조 기판.
  32. 제28항에 있어서, 상기 반도체 장치는 상기 단면을 공진기 단면으로서 갖는 반도체 레이저인 것을 특징으로 하는 장치 제조 기판.
  33. 제32항에 있어서, 복수개의 상기 벽개 보조홈은 상기 반도체층의 상기 벽개면에 직교한 방향으로, 제조할 상기 반도체 레이저의 공진기 길이와 실질적으로 동일한 간격으로 주기적으로 형성되는 것을 특징으로 하는 장치 제조 기판.
  34. 기판 상에 pn 접합을 갖는 벽개성 반도체층을 적층하고, 롤러에 의해 응력을 가하여 상기 기판과 상기 반도체층을 벽개시켜 상기 반도체층에 벽개면으로 이루어진 단면이 형성된 반도체 장치를 제조하는 데에 이용되는 반도체 장치 제조용 기판에 있어서,
    상기 단면을 형성하기 위한 상기 반도체층 중 적어도 일부 영역에, 상기 pn 접합을 초과하는 깊이의 벽개 보조홈이 형성되는 것을 특징으로 하는 장치 제조 기판.
  35. 제34항에 있어서, 상기 벽개 보조홈은 상기 단면의 주요부가 되는 부분을 제외한 영역에 형성되는 것을 특징으로 하는 장치 제조 기판.
  36. 제35항에 있어서, 상기 벽개 보조홈은 상기 단면의 주요부가 되는 부분을 양측으로부터 끼우도록 하여 형성되는 것을 특징으로 하는 장치 제조 기판.
  37. 제34항에 있어서, 상기 벽개 보조홈은 상기 반도체층의 상기 벽개면에 평행한 방향으로 연장하는 것을 특징으로 하는 장치 제조 기판.
  38. 제34항에 있어서, 복수개의 상기 벽개 보조홈은 상기 반도체층의 상기 벽개면에 직교한 방향으로, 실질적으로 동일한 간격으로 주기적으로 형성되는 것을 특징으로 하는 장치 제조 기판.
  39. 제34항에 있어서, 상기 반도체층은 질화물계 Ⅲ-Ⅴ족 화합물 반도체로 이루어진 것을 특징으로 하는 장치 제조 기판.
  40. 제34항에 있어서, 상기 기판은 벽개성이 없거나, 벽개하기 어렵거나 또는 상기 반도체층과는 벽개 방위가 다른 것을 특징으로 하는 장치 제조 기판.
  41. 제34항에 있어서, 상기 반도체 장치는 상기 단면에 광 출사 영역 또는 광 입사 영역을 갖는 광 반도체 장치이고, 상기 벽개 보조홈은 상기 단면의 상기 광 출사 영역 또는 상기 광 입사 영역에 해당하는 부분을 제외한 영역에 형성된 것을 특징으로 하는 장치 제조 기판.
  42. 제41항에 있어서, 상기 벽개 보조홈은 상기 단면의 상기 광 출사 영역 또는 상기 광 입사 영역에 해당하는 상기 부분을 양측으로부터 끼우도록 하여 형성된 것을 특징으로 하는 장치 제조 기판 .
  43. 제41항에 있어서, 상기 반도체 장치는 상기 단면을 공진기 단면으로서 갖는 반도체 레이저인 것을 특징으로 하는 장치 제조 기판.
  44. 제43항에 있어서, 복수개의 상기 벽개 보조홈은 상기 반도체층의 상기 벽개면에 직교한 방향으로, 제조될 상기 반도체 레이저의 공진기 길이와 실질적으로 동일한 간격으로 주기적으로 형성되는 것을 특징으로 하는 장치 제조 기판.
  45. 기판 상에 적층되어 있으며, 벽개면으로 이루어진 단면을 갖는 벽개성 반도체층을 포함하는 반도체 장치를 제조하는 방법에 있어서,
    상기 기판 상에 상기 반도체층을 적층하는 단계;
    상기 단면을 형성하기 위한 상기 반도체층 중, 상기 단면의 주요부가 되는 부분 이외의 부분 중 적어도 일부분의 영역에 벽개 보조홈을 형성하는 단계; 및
    롤러에 의해 응력을 가하여 상기 벽개 보조홈으로부터 상기 반도체층과 상기 기판을 벽개시킴으로써 상기 반도체층 상에 상기 에지를 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  46. 제45항에 있어서, 상기 벽개 보조홈은 상기 단면의 주요부가 되는 상기 부분을 양측으로부터 끼우도록 하여 형성되는 것을 특징으로 하는 반도체 장치 제조 방법.
  47. 제45항에 있어서, 상기 반도체층은 pn 접합을 포함하고, 상기 벽개 보조홈의 적어도 일부에서는 상기 pn 접합을 초과하는 깊이를 갖는 것을 특징으로 하는 반도체 장치 제조 방법.
  48. 제45항에 있어서, 상기 벽개 보조홈의 적어도 일부를, 상기 단면의 상기 주요부가 되는 부분의 바로 윗 부분에, 상기 주요부가 되는 부분에 도달하지 않는 깊이로 형성하는 것을 특징으로 하는 반도체 장치 제조 방법.
  49. 제45항에 있어서, 상기 벽개 보조홈은 상기 반도체층의 상기 벽개면에 평행한 방향으로 연장하는 것을 특징으로 하는 반도체 장치 제조 방법.
  50. 제45항에 있어서, 복수개의 상기 벽개 보조홈은 상기 반도체층의 상기 벽개면에 직교하는 방향으로 실질적으로 동일한 간격으로 주기적으로 형성되는 것을 특징으로 하는 반도체 장치 제조 방법.
  51. 제45항에 있어서, 상기 반도체층은 질화물계 Ⅲ-Ⅴ족 화합물 반도체로 이루어진 것을 특징으로 하는 반도체 장치 제조 방법.
  52. 제45항에 있어서, 상기 기판은 벽개성이 없거나, 벽개하기 어렵거나 또는 상기 반도체층과는 벽개 방위가 다른 것을 특징으로 하는 반도체 장치 제조 방법.
  53. 제45항에 있어서, 상기 반도체 장치는 상기 단면에 광 출사 영역 또는 광 입사 영역을 갖는 광 반도체 장치이고, 상기 벽개 보조홈은 상기 단면의 상기 광 출사 영역 또는 상기 광 입사 영역에 해당하는 위치를 제외한 위치에 형성되는 것을 특징으로 하는 반도체 장치 제조 방법.
  54. 제53항에 있어서, 상기 벽개 보조홈을, 상기 단면의 상기 광 출사 영역 또는 상기 광 입사 영역으로 되는 부분을 양측으로부터 끼우도록 하여 형성된 것을 특징으로 하는 반도체 장치 제조 방법.
  55. 제53항에 있어서, 상기 반도체층은 pn 접합을 갖고, 상기 벽개 보조홈의 적어도 일부에서는 상기 pn 접합을 초과하는 깊이를 갖는 것을 특징으로 하는 반도체 장치 제조 방법.
  56. 제53항에 있어서, 상기 벽개 보조홈의 적어도 일부를, 상기 단면의 상기 광 출사 영역 또는 상기 광 입사 영역으로 되는 부분의 바로 위의 부분에, 상기 광 출사 영역 또는 상기 광 입사 영역으로 되는 부분에 도달하지 않는 깊이로 형성하도록 하는 것을 특징으로 하는 반도체 장치 제조 방법.
  57. 제53항에 있어서, 상기 반도체 장치는 상기 단면을 공진기 단면으로서 갖는 반도체 레이저인 것을 특징으로 하는 반도체 장치 제조 방법.
  58. 제57항에 있어서, 복수개의 상기 벽개 보조홈은 상기 공진기 길이가 상기 반도체층의 상기 벽개면에 직교하는 방향으로, 제조될 상기 반도체 레이저의 공진기 길이와 실질적으로 동일한 간격으로 주기적으로 형성되는 것을 특징으로 하는 반도체 장치 제조 방법.
  59. 제45항에 있어서, 상기 벽개 보조홈은 건식 에칭에 의해 형성되는 것을 특징 으로 하는 반도체 장치 제조 방법.
  60. 기판 상에 적층되어 있으며, 벽개면으로 이루어진 단면을 갖는 벽개성 반도체층을 포함하는 반도체 장치 제조 방법에 있어서,
    상기 기판 상에 상기 반도체층을 적층하는 단계;
    상기 단면을 형성하기 위한 상기 반도체층의 적어도 일부 영역에 pn 접합을 초과하는 깊이의 벽개 보조홈을 형성하는 단계; 및
    롤러에 의해 응력을 가하여 상기 벽개 보조홈으로부터 상기 반도체층과 상기 기판을 벽개시킴으로써 상기 반도체층 상에 상기 에지를 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 장치 제조 방법.
  61. 제60항에 있어서, 상기 벽개 보조홈은 상기 단면의 주요부가 되는 부분을 제외한 영역에 형성되는 것을 특징으로 하는 반도체 장치 제조 방법.
  62. 제61항에 있어서, 상기 벽개 보조홈은 상기 단면의 주요부가 되는 상기 부분을 양측으로부터 끼우도록 하여 형성되는 것을 특징으로 하는 반도체 장치 제조 방법.
  63. 제60항에 있어서, 상기 벽개 보조홈은 상기 반도체층의 상기 벽개면에 평행한 방향으로 연장하는 것을 특징으로 하는 반도체 장치 제조 방법.
  64. 제60항에 있어서, 복수개의 상기 벽개 보조홈은 상기 반도체층의 상기 벽개면에 직교 방향으로 실질적으로 동일한 간격으로 주기적으로 형성되는 것을 특징으로 하는 반도체 장치 제조 방법.
  65. 제60항에 있어서, 상기 반도체층은 질화물계 Ⅲ-Ⅴ족 화합물 반도체로 형성되는 것을 특징으로 하는 반도체 장치 제조 방법.
  66. 제60항에 있어서, 상기 기판은 벽개성이 없거나, 벽개하기 어렵거나 또는 상기 반도체층과는 벽개 방위가 다른 것을 특징으로 하는 반도체 장치 제조 방법.
  67. 제60항에 있어서, 상기 반도체 장치는 상기 단면의 광 출사 영역 또는 광 입사 영역을 갖는 광 반도체 장치이고, 상기 벽개 보조홈은 상기 단면의 상기 광 출사 영역 또는 상기 광 입사 영역이 되는 부분을 제외한 영역에 형성되는 것을 특징으로 하는 반도체 장치 제조 방법.
  68. 제67항에 있어서, 상기 벽개 보조홈은 단면의 상기 광 출사 영역 또는 광 입사 영역이 되는 부분을 양측으로부터 끼우도록 하여 형성되는 것을 특징으로 하는 반도체 장치 제조 방법.
  69. 제67항에 있어서, 상기 반도체 장치는 상기 단면을 공진기 단면으로서 갖는 반도체 레이저인 것을 특징으로 하는 반도체 장치 제조 방법.
  70. 제69항에 있어서, 복수개의 상기 벽개 보조홈은 형성될 상기 반도체 레이저의 공진기 길이와 실질적으로 동일한 간격으로 주기적으로 형성되는 것을 특징으로 하는 반도체 장치 제조 방법.
  71. 제60항에 있어서, 상기 벽개 보조홈은 건식 에칭으로 형성되는 것을 특징으로 하는 반도체 장치 제조 방법.
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Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000323789A (ja) * 1999-05-11 2000-11-24 Nec Corp 窓型半導体レーザおよびその製造方法
JP2001094212A (ja) * 1999-09-24 2001-04-06 Sanyo Electric Co Ltd 半導体素子およびその製造方法
US6614056B1 (en) * 1999-12-01 2003-09-02 Cree Lighting Company Scalable led with improved current spreading structures
US6653663B2 (en) * 1999-12-06 2003-11-25 Matsushita Electric Industrial Co., Ltd. Nitride semiconductor device
JP4060511B2 (ja) * 2000-03-28 2008-03-12 パイオニア株式会社 窒化物半導体素子の分離方法
JP3889933B2 (ja) * 2001-03-02 2007-03-07 シャープ株式会社 半導体発光装置
JP4066681B2 (ja) * 2001-03-21 2008-03-26 日亜化学工業株式会社 発光素子及び発光素子の製造方法
JP2002289955A (ja) * 2001-03-23 2002-10-04 Sharp Corp 半導体レーザ素子とその製造方法および光学式情報再生装置
JP3912044B2 (ja) * 2001-06-06 2007-05-09 豊田合成株式会社 Ｉｉｉ族窒化物系化合物半導体発光素子の製造方法
JP2003017791A (ja) 2001-07-03 2003-01-17 Sharp Corp 窒化物半導体素子及びこの窒化物半導体素子の製造方法
GB0124427D0 (en) * 2001-10-11 2001-12-05 Eblana Photonics Ltd A method of manufacturing a semiconductor device
JP3878868B2 (ja) 2002-03-01 2007-02-07 シャープ株式会社 ＧａＮ系レーザ素子
SG130935A1 (en) * 2002-06-26 2007-04-26 Agency Science Tech & Res Method of cleaving gan/sapphire for forming laser mirror facets
JP2004336040A (ja) * 2003-04-30 2004-11-25 Osram Opto Semiconductors Gmbh 複数の半導体チップの製造方法および電子半導体基体
JP2005005649A (ja) * 2003-06-16 2005-01-06 Mitsubishi Electric Corp ＧａＮ系半導体光装置の製造方法
US7052978B2 (en) * 2003-08-28 2006-05-30 Intel Corporation Arrangements incorporating laser-induced cleaving
JP4800974B2 (ja) * 2004-01-20 2011-10-26 ビノプティクス・コーポレイション 光装置および単一チップ上に双方向光動作用の統合されたレーザおよび検出器を製造する方法
US7599453B2 (en) * 2005-04-21 2009-10-06 Telefonaktiebolaget L M Ericsson (Publ) Doppler spread estimation for OFDM systems
JP4948307B2 (ja) * 2006-07-31 2012-06-06 三洋電機株式会社 半導体レーザ素子およびその製造方法
JP4832221B2 (ja) * 2006-09-01 2011-12-07 パナソニック株式会社 半導体レーザ装置の製造方法
WO2008031280A1 (en) * 2006-09-13 2008-03-20 Helio Optoelectronics Corporation Light emitting diode structure
KR101262386B1 (ko) * 2006-09-25 2013-05-08 엘지이노텍 주식회사 질화물 반도체 발광소자의 제조 방법
JP5277762B2 (ja) * 2007-07-18 2013-08-28 日亜化学工業株式会社 窒化物半導体レーザ素子の製造方法及び窒化物半導体レーザ素子
US7838316B2 (en) * 2007-07-18 2010-11-23 Nichia Corporation Method for manufacturing a nitride semiconductor laser element and a nitride semiconductor laser element
JP2009081428A (ja) * 2007-09-03 2009-04-16 Rohm Co Ltd 半導体発光素子およびその製造方法
KR100957437B1 (ko) * 2007-12-17 2010-05-11 삼성엘이디 주식회사 반도체 레이저 다이오드의 분리방법
JP2009200478A (ja) * 2008-01-21 2009-09-03 Sanyo Electric Co Ltd 半導体レーザ素子およびその製造方法
JP5658433B2 (ja) * 2009-02-16 2015-01-28 シャープ株式会社 窒化物半導体ウェハ及び窒化物半導体素子の製造方法
KR101064006B1 (ko) * 2009-03-03 2011-09-08 엘지이노텍 주식회사 발광소자
KR20120037980A (ko) * 2009-07-09 2012-04-20 더 리전츠 오브 더 유니버시티 오브 캘리포니아 무극성 또는 반극성 (Ｇａ,Ａｌ,Ｉｎ,Ｂ)Ｎ 기판들 상에 성장된 (Ｇａ,Ａｌ,Ｉｎ,Ｂ)Ｎ 레이저 다이오드들의 거울 패시트 클리빙 수율을 개선하기 위한 구조
JP2011119630A (ja) * 2009-10-30 2011-06-16 Sony Corp 光装置
JP5289360B2 (ja) 2010-03-08 2013-09-11 株式会社東芝 半導体レーザ装置
US8675704B2 (en) * 2010-04-29 2014-03-18 Sri International Single ridge N-P-N diode laser
KR101109231B1 (ko) * 2010-07-08 2012-01-30 삼성전기주식회사 인쇄회로기판 및 이를 포함하는 진동모터
JP5803457B2 (ja) * 2011-09-08 2015-11-04 三菱電機株式会社 レーザダイオード素子の製造方法
JP5451724B2 (ja) * 2011-12-08 2014-03-26 ソニー株式会社 半導体レーザ素子の製造方法
CN104185710B (zh) 2012-03-13 2016-04-13 德尔塔阀门公司 具有溢出保护的马桶
JP5624166B2 (ja) * 2013-02-05 2014-11-12 シャープ株式会社 窒化物半導体ウェハ
US9488777B2 (en) 2013-09-11 2016-11-08 Oracle International Corporation Back-side etching and cleaving of substrates
DE102013220641A1 (de) 2013-10-14 2015-04-16 Osram Opto Semiconductors Gmbh Halbleiterlaser mit einseitig verbreiterter Ridgestruktur
US9356422B2 (en) * 2014-02-26 2016-05-31 Applied Optoelectronics, Inc. Scribe etch process for semiconductor laser chip manufacturing
JP6402549B2 (ja) * 2014-09-10 2018-10-10 日亜化学工業株式会社 半導体レーザ素子及びその製造方法、並びに半導体レーザ装置の製造方法
US20180145206A1 (en) * 2015-07-07 2018-05-24 Mitsubishi Electric Corporation Method of manufacturing semiconductor device
JP6636357B2 (ja) * 2016-02-23 2020-01-29 スタンレー電気株式会社 半導体発光素子及びその製造方法
CN112154533A (zh) * 2018-05-17 2020-12-29 加利福尼亚大学董事会 划分一个或多个装置的条的方法
US20230253761A1 (en) * 2020-06-12 2023-08-10 Nichia Corporation Laser diode element and method for manufacturing same

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3805123A (en) 1972-12-12 1974-04-16 Itt Arrangement for adhesively joining heat-dissipating circuit components to heat sinks and method of making them
US5593815A (en) * 1989-07-31 1997-01-14 Goldstar Co., Ltd. Cleaving process in manufacturing a semiconductor laser
ID16181A (id) * 1995-12-25 1997-09-11 Sony Corp Alat semi konduktor dengan permukaan terbelah
JPH09298339A (ja) * 1996-04-30 1997-11-18 Rohm Co Ltd 半導体レーザの製法
US5972730A (en) * 1996-09-26 1999-10-26 Kabushiki Kaisha Toshiba Nitride based compound semiconductor light emitting device and method for producing the same
US6185238B1 (en) * 1997-02-21 2001-02-06 Kabushiki Kaisha Toshiba Nitride compound semiconductor laser and its manufacturing method

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Publication number Publication date
US6482666B1 (en) 2002-11-19
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