KR100676594B1 - 강유전체 박막의 제조방법, 강유전체 커패시터, 강유전체메모리 셀 및 강유전체 메모리의 제조방법 - Google Patents

강유전체 박막의 제조방법, 강유전체 커패시터, 강유전체메모리 셀 및 강유전체 메모리의 제조방법 Download PDF

Info

Publication number
KR100676594B1
KR100676594B1 KR1020000047686A KR20000047686A KR100676594B1 KR 100676594 B1 KR100676594 B1 KR 100676594B1 KR 1020000047686 A KR1020000047686 A KR 1020000047686A KR 20000047686 A KR20000047686 A KR 20000047686A KR 100676594 B1 KR100676594 B1 KR 100676594B1
Authority
KR
South Korea
Prior art keywords
thin film
ferroelectric
ferroelectric thin
capacitor
layer
Prior art date
Application number
KR1020000047686A
Other languages
English (en)
Other versions
KR20010039824A (ko
Inventor
나스도루
하야시신이치로
Original Assignee
마츠시타 덴끼 산교 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마츠시타 덴끼 산교 가부시키가이샤 filed Critical 마츠시타 덴끼 산교 가부시키가이샤
Publication of KR20010039824A publication Critical patent/KR20010039824A/ko
Application granted granted Critical
Publication of KR100676594B1 publication Critical patent/KR100676594B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02282—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process liquid deposition, e.g. spin-coating, sol-gel techniques, spray coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02197—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides the material having a perovskite structure, e.g. BaTiO3
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31691—Inorganic layers composed of oxides or glassy oxides or oxide based glass with perovskite structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 비c축배향의 층형상구조 강유전체 박막의 제조방법을 제공하기 위한 것으로, 적어도 표면이 구형상 결정구조를 갖는 도전층(12)의 표면 상에 랜덤배향의 층형상구조를 갖는 강유전체 박막(13)을 형성하는 공정을 포함하는 강유전체 박막의 제조방법이다.
강유전체 박막, 강유전체 커패시터, 강유전체 메모리, c축 배향, 졸겔법

Description

강유전체 박막의 제조방법, 강유전체 커패시터, 강유전체 메모리 셀 및 강유전체 메모리의 제조방법{METHOD OF MAKING FERROELECTRIC THIN FILM, FERROELECTRIC CAPACITOR, FERROELECTRIC MEMORY CELL AND METHOD FOR FABRICATING FERROELECTRIC MEMORY}
도 1의 (a)부터 (c)는 본 발명에 의한 제 1 실시예의 강유전체 박막의 제조방법을 설명하기 위한 공정단면도
도 2는 본 실시예의 강유전체 박막(13)과 종래 기술의 강유전체 박막의 특성을 비교하기 위한 그래프
도 3의 (a) 및 (b)는 강유전체 박막의 결정성장을 설명하기 위한 모식도
도 4의 (a)는 스택형의 메모리 셀 구조를 모식적으로 도시한 단면도이고, (b)는 배리어층(32)의 주변부분을 확대한 도면
도 5는 플레이너형의 강유전체 커패시터의 구성을 모식적으로 도시한 단면도
* 도면의 주요 부분에 대한 부호의 설명 *
11 : 지지기판 12 : 백금전극(도전층)
13 : 층형상 강유전체 박막 20 : 전구체 용액으로부터 형성되는 막
21 : 계면에 발생하는 핵 22 : 막 중에 발생하는 핵
32 : 하부전극(배리어층) 33 : 용량절연막
34 : 상부전극 35 : 플러그
40 : 트랜지스터 42 : 확산층
43 : 절연막 44 : 배선
50 : 기판 52 : 소자분리용 산화막(필드산화막)
66 : 제 1 배리어층 68 : 제 2 배리어층
100 : 강유전체 커패시터(스택형) 200 : 강유전체 커패시터(플레이너형)
본 발명은 강유전체 박막의 제조방법, 강유전체 커패시터 및 강유전체 메모리 셀에 관한 것이다. 특히 강유전체 메모리의 용량절연막으로서 사용되는 강유전체 박막의 제조방법에 관한 것이다.
최근 저전압동작·고속기입이 가능한 비휘발성 메모리의 실용화를 실현하기 위해 자발분극특성을 갖는 강유전체 박막에 대한 연구개발이 활발히 행해지고 있다. 강유전체 재료 중에서 납 또는 비스무트를 함유하는 저융점 금속산화물이 일반적으로 연구되고 있고, 층형상구조 강유전체, 특히 비스무트층형상 구조 강유전체가 주목받고 있다.
층형상구조 강유전체의 기본 구조를 화학식 1에 나타낸다.
Figure 112000017255699-pat00001
화학식 1 중의 S사이트에는 Bi, Tl 등의 층형상구조를 형성하는 3가의 양이온 또는 이들의 조합이 들어간다. 한편 A사이트에는 Na, Sr, Pb, Bi, Ba, Ca, La 등의 1가부터 3가의 양이온 또는 이들의 조합이 들어간다. B사이트에는 Ti, Ta, Nb, Zr, Mo, W 등의 4가나 5가의 양이온 혹은 이들의 조합이 들어간다. m은 전형적으로는 1부터 5의 정수이다. 단 의도적으로 다른 m값의 조성을 임의로 조합하여 특성개선을 개선할 수도 있다. 예를 들면 m=3의 조성에 m=1의 조성을 조합함으로써 층형상 간의 거리를 임의로 바꾸는 것이 가능하다.
이러한 층형상구조 강유전체는 층형상구조를 갖고 있으므로 분극반전에 의한 열화가 적고, 그리고 저전압동작이 가능하고, 그러므로 메모리의 용량막으로서 뛰어난 특성을 갖고 있다. 특히 S사이트에 Bi가 들어간 비스무트층형상 구조 강유전체는 저융점 금속비스무트가 존재하기 때문에 비교적 저온에서 성막하는 것이 가능하고, 예를 들면 SrBi2Ta2O9에서는 8OO℃ 정도의 열처리가 통상 행해지고 있다. 그러나 보다 미세화한 반도체 프로세스를 실현하기 위해서는 한층 열처리의 저온화가 요구된다. 예를 들면 메가비트 이상의 고집적 메모리를 실현하기 위해서는 스택형의 메모리 셀 구조의 실현이 불가결하고, 이 스택형 메모리 셀 구조를 실행하는 경우, 전극과 플러그 사이의 반응을 방지하는 배리어층(예를 들면 이리듐 옥사이드층)의 내열성의 관점에서, 650∼700℃의 저온으로 열처리하는 것이 필수적이다.
강유전체 박막형성법으로서는, 일반적으로 열분해법 또는 졸겔법을 사용하는 스핀도포법이 널리 이용되고 있으나, 저온화의 실현에는 화학반응을 적극적으로 이용한 졸겔법이 유망하다. 졸겔법은 반응성이 강한 금속알콕시드를 함유한 용액을 이용하여 가수분해에 의한 축중합반응을 경유하여 결정화를 일으켜 박막을 형성하기 때문에 저온형성이 가능해진다.
그러나 상기 종래의 졸겔법을 이용하여 비스무트층형상 구조 강유전체 박막을 형성한 경우, 얻어진 막의 대부분이 최종적으로 c축에 배향된다. 비스무트층형상 구조 강유전체 박막은 통상 a, b축 평면에 분극성분을 갖고, c축방향에는 O 또는 작은 분극성분밖에 갖지 않는다. 따라서 이 c축에 배향한 강유전체 박막을 이용하여 용량소자(강유전체 커패시터)를 제작한 경우, 비휘발성 메모리로서의 동작을 보증하기에 충분한 자발분극이 얻어지지 않는다.
본 발명은 이러한 문제점을 감안하여 이루어진 것이며, 그 주된 목적은 졸겔법을 이용하면서 비c축배향의 층형상구조 강유전체 박막의 제조방법을 제공하는 것에 있다.
본 발명에 의한 강유전체 박막의 제조방법은 적어도 표면이 구 형상 결정구조를 가지며, 상기 구 형상 결정구조의 평균결정 입경이 20nm 이하인 도전 층의 상기 표면상에 랜덤배향의 층 형상구조를 갖는 강유전체 박막을 형성하는 공정을 포함한다.
상기 강유전체 박막을 형성하는 공정은 유기금속 화합물을 함유하는 전구체 용액을 상기 도전층의 상기 표면 상에 부여하여 소성하는 공정을 포함하는 것이 바람직하다.
상기 유기금속 화합물은 1분자 중에 2 이상의 금속원자를 포함하는 유기금속 화합물인 것이 바람직하다.
상기 강유전체 박막을 형성하는 공정은 400℃ 이상, 700℃ 이하의 상태에서 실행되는 것이 바람직하며, 650℃ 이하인 것이 더욱 바람직하다.
상기 층형상구조를 갖는 강유전체 박막은 비스무트층형상 구조를 갖는 강유전체 박막인 것이 바람직하다.
상기 비스무트층형상 구조를 갖는 강유전체 박막은 Mn, La, Ce 및 Dy로 이루어지는 군으로부터 선택된 적어도 1개의 원소를 소량 함유하고 있어도 된다.
본 발명에 의한 강유전체 커패시터는, 상부전극과, 적어도 표면이 구 형상 결정구조를 가지며, 상기 구 형상 결정구조의 평균결정 입경이 20nm 이하인 하부전극과, 상기 하부전극의 상기 표면상에 형성된 용량절연막을 구비하며, 상기 용량절연막은 1분자 중에 2 이상의 금속원자를 함유하는 유기금속 화합물을 함유하는 전구체 용액을 상기 하부전극의 상기 표면 상에 부여하여 소성함으로써 얻어지는 랜덤배향의 층형상구조를 갖는 강유전체 박막으로 구성되어 있다.
본 발명에 의한 다른 강유전체 커패시터에서, 상기 용량절연막은 상기 하부전극의 온도가 400℃ 이상, 700℃ 이하의 상태에서 형성되고, 또 랜덤배향의 층형상구조를 갖는 강유전체 박막으로 구성되어 있다.
본 발명에 의한 강유전체 메모리는, 반도체 집적회로가 형성된 기판과, 상기 기판 상에 형성된 강유전체 커패시터를 구비한 강유전체 메모리에 있어서, 상기 강유전체 커패시터는, 적어도 표면이 구 형상 결정구조를 가지며, 상기 구 형상 결정구조의 평균결정 입경이 20nm 이하인 하부전극과, 상기 하부전극의 상기 표면상에 형성되고, 또 랜덤배향의 층 형상구조를 갖는 강유전체 박막으로 구성된 용량절연막을 갖고 있고, 상기 강유전체 커패시터는 스택형의 구조를 갖고 있다.
본 발명에 의한 강유전체 메모리의 제조방법은, 적어도 표면이 구형상 결정구조를 가지며, 상기 구 형상 결정구조의 평균결정 입경이 20nm 이하인 도전 층의 상기 표면상에 랜덤배향의 층 형상구조를 갖는 강유전체 박막을 형성하는 공정을 포함한다.
상술한 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해질 것이다.
이하 본 발명의 실시예에 대하여 도면을 참조하여 설명하기로 한다.
(실시예)
본 출원의 발명자는 구형상 결정구조를 갖는 백금전극 상에, 졸겔법을 이용하여 비스무트층형상 구조 강유전체 박막을 형성한 경우, 놀랍게도 c축배향하지 않는 랜덤배향의 비스무트층형상 구조 강유전체 박막이 얻어지는 것을 발견하여 본 발명을 생각하기에 이르렀다.
이하 도면을 참조하면서 본 발명에 의한 실시예를 설명하기로 한다. 이하의 도면에서는 설명을 간단히 하기 위해 실질적으로 동일한 기능을 갖는 구성요소에는 동일한 참조부호를 부여한다. 또 본 발명은 이하의 실시예에 한정되지 않는다.
(제 1 실시예)
도 1의 (a)∼(c)를 참조하여 본 발명에 의한 제 1 실시예를 설명하기로 한다. 도 1의 (a)∼(c)는 본 실시예에서의 강유전체 박막의 제조방법을 설명하기 위한 공정단면도이다.
우선 도 1의 (a)에 도시된 바와 같이 지지기판(11)을 준비한다. 본 실시예에서는 지지기판으로서 표면 상에 열산화층(1OOnm) 및 산화티탄층(1OOnm)이 차례로 형성된 실리콘 기판을 이용한다.
다음으로 도 1의 (b)에 도시된 바와 같이, 스퍼터링법에 의해 백금전극(도전층)(12)을 형성한다. 백금전극(12)은 적어도 표면에서 구형상 결정구조를 갖는 도전층(전형적으로는, 전체적으로 구형상 결정구조를 갖는 도전층)이다.
백금전극(12)을 형성하기 위한 스퍼터링은 전형적으로 아르곤가스 분위기 중에서 행해지지만, 본 실시예에서는 아르곤가스 중에 4%의 산소를 가한 활성가스 분위기 중에서 12mTorr(1.6Pa)의 가스압, 실온의 기판온도로 스퍼터링을 행하였다. 이러한 조건에서 스퍼터링을 행함으로써 구형상 결정구조를 갖는 백금전극(12)을 얻을 수 있다. 즉 백금전극(12)의 성막시에 산소를 이용하면 백금전극(12) 중에 산소가 도입되어 결정입자경계에 석출되기 때문에 백금의 기둥형상 결정성장이 저해되어, 평균입경 20nm 이하의 작은 결정이 된다. 본 실시예에서의 백금전극(12)의 평균입경은 10nm 정도이고, 백금전극(12)의 두께는 300nm 정도이다. 또 본 출원의 발명자는 백금의 성막속도가 느린 것이 바람직하다는 것을 발견하고, 본 실시예에서는 약 15nm/분의 성막속도로 백금을 성막하였다.
또 본 실시예에서의 백금전극(12) 표면의 요철의 평균은 3nm 정도이다. 이 평균값은 산소를 가하지 않은 종래의 스퍼터링법에서의 가스압이 8mTorr인 경우에 백금전극을 성막하였을 때와 같은 값이다. 따라서 본 실시예에서의 백금전극(12)의 표면의 요철(평균 3nm 정도)은 내압의 관점에서 보아 실용상 문제가 되는 것은 없 고, 백금전극(12)의 표면 상에 양호하게 다른 층을 형성할 수 있다. 한편 종래의 스퍼터링법에서의 가스압을 통상 8mTorr에서 20mTorr까지 올린 경우, 표면에 요철이 있는 기둥형상 결정(구형상 결정이 아님)의 백금전극을 얻을 수 있지만, 이 때의 표면의 요철 평균은 6nm 정도가 되고, 이 경우에는 내압의 관점에서 보아 실용상 문제가 된다.
다음으로 도 1의 (c)에 도시된 바와 같이, 유기금속 화합물을 함유하는 전구체 용액을 백금전극(12)의 표면 상에 부여하여 소성함으로써 강유전체 박막(13)을 형성한다. 즉 졸겔법을 이용하여 강유전체 박막(13)을 형성한다. 졸겔법을 이용하고 있으므로 기판온도(또는 백금전극(12)의 온도)가 700℃ 이하의 상태에서 강유전체 박막(13)을 형성할 수 있다. 졸겔법에 이용되는 전구체 용액에 함유되는 유기금속 화합물은 저온결정화의 관점에서 1분자 중에 2 이상의 금속원자를 함유하는 유기금속 화합물인 것이 바람직하다. 본 실시예에서는 백금전극(12)의 표면 상에 Sr, Bi, Ta의 금속알콕시드용액(전구체 용액)을 도포·건조한 후 기판온도 650℃에서 열처리하여 비스무트층형상 구조 강유전체 박막(13)을 형성한다. 금속알콕시드용액으로서, 예를 들면 Sr-Bi-Ta의 복합알콕시드를 함유하는 용액을 이용할 수 있다. Sr-Bi-Ta의 복합알콕시드를 함유하는 용액으로서는 일본국 특개평 11-80181호 공보에 개시된 것을 사용할 수 있고, 본 실시예에서는 Sr 알콕시드(예를 들면 Sr(OC2H4OCH3)2))를 알콜(예를 들면 메톡시에타놀) 중에서 Bi 알콕시드(예를 들면 Bi(OC2H5)2)와 반응시켜, Sr-Bi 더블알콕시드(예를 들면 Sr[Bi(OR)4 ]2)를 생성시키 고, 이어서 이것과 Ta 알콕시드(예를 들면 Ta(OC2H5)5)와 반응시켜 얻어지는 Sr-Bi-Ta의 복합알콕시드의 용액을 이용한다.
다음으로 본 실시예의 제조방법에 의해 얻어진 비스무트층형상 구조 강유전체 박막(13)의 c축배향도를 X선회절로써 조사한 결과를 설명하기로 한다. c축배향도를 간이적으로 표현하기 위해 c축에 평행한 면(0010)의 반사강도 I(0010)와 조밀면(115)의 반사강도 I(115)의 강도비 I(0010)/(115)를 조사하였다. 본 실시예와 종래 기술을 비교한 강도비(및 각종 조건)를 하기 표 1에 나타낸다.
Figure 112000017255699-pat00002
표 1로부터 종래 기술의 경우에 있어서는, 강도비 I가 30% 정도이고, 상당한 부분이 c축배향하고 있는 것을 알 수 있다. 따라서 종래 방법에 의해 제조된 강유전체 박막을 이용해도 작은 히스테리시스밖에 얻어지지 않는다. 한편 본 발명의 경우에 있어서는, 강도비 I는 8%였다. 이 값은 분말의 데이터와 거의 같기 때문에 본 실시예에 의해 제조된 강유전체 박막(13)은 랜덤배향하고 있고, 비c축배향의 막인 것을 알 수 있었다. 따라서 본 실시예에 의한 강유전체 박막(13)을 이용하면 저온처리(예를 들면, 700℃ 이하)를 하더라도 큰 히스테리시스가 얻어지는 것을 이해할 수 있다.
도 2는 본 실시예에 의한 비스무트층형상 구조 강유전체 박막(13)의 히스테리시스 곡선을 도시한다. 도면 중의 검은 원은 본 실시예의 비스무트층형상 구조 강유전체 박막(13)을 기판으로서 사용한 특성을 나타내고 있고, 흰 원은 종래 기술의 비스무트층형상 구조 강유전체 박막을 기판으로서 사용한 특성을 비교예로서 나타낸다. 도 2에서 알 수 있는 바와 같이, 종래 기술의 기판을 이용한 경우, (흰 원)에서는 분극에 기여하지 않는 C축 배향결정의 영향을 받아 잔류분극(2Pr)이 저하되어 있으나, 본 실시예의 기판을 이용한 경우 (검은 원)에서는 C축 배향결정의 영향을 받지 않기 때문에 큰 잔류분극 (2Pr)이 얻어진다.
본 실시예의 비스무트층형상 구조 강유전체 박막(13)이 랜덤배향을 갖는 이유에 대하여 본 출원 발명자는 다음과 같이 추론하였다. 도 3의 (a)는 종래 기술에 있어서의 결정성장기구를 모식적으로 도시하고, 도 3의 (b)는 본 발명에서의 결정성장기구를 모식적으로 도시한다. 또 도면 중 백금전극 상에 형성된 박막(20)은 전구체 용액(금속알콕시드 용액)으로 형성된 막을 나타낸다.
일반적으로 졸겔법을 이용한 경우의 박막의 결정화는 계면에 발생하는 핵(21)으로부터 결정화가 진행되는 계면결정성장과, 막 중에 발생하는 핵(22)으로부터 결정화가 진행되는 막중결정성장의 두 가지가 존재한다.
도 3의 (a)에 도시된 바와 같이 종래 기술의 경우, 전형적으로 평균입경 100 nm 이상의 큰 기둥형상 결정의 백금전극(12a) 상에 강유전체 박막을 형성한다. 따라서, 우선 전극계면에서의 백금결정의 평탄한 부분에 강유전체의 핵(21)이 발생하고, 이것이 기초가 되어 강유전체의 결정화가 진행된다. 이 때문에 계면결정 성장 기구가 중심이 된다. 백금결정의 평탄한 부분에 발생하는 비스무트층의 결정핵(21)은 기판과 평행한 c축배향이 되기 쉽기 때문에 최종적으로 얻어지는 막의 대부분이 c축배향이 된다.
한편 도 3의 (b)에 도시된 바와 같이 본 실시예의 경우, 평균결정 입경이 20nm 이하의 구형상 결정구조를 갖는 백금전극(12b) 상에 강유전체 박막을 형성한다. 이 경우, 전극계면에서의 백금결정(12b)의 평탄한 부분의 면적이 작기 때문에 강유전체의 핵이 발생되기 어렵다. 따라서 막 중 결정성장이 중심이 된다. 막 중에서 발생하는 결정핵(22)은 랜덤배향을 위해 최종적으로 얻어지는 막도 랜덤배향이 된다.
본 실시예에서는 구형상 결정구조를 갖는 백금전극(도전층)(12) 상에 졸겔법을 이용하여 강유전체 박막을 형성하므로 랜덤배향의 층형상구조를 갖는 비스무트층형상 구조 강유전체 박막(13)을 제조할 수 있다.
또 본 실시예에서는 유기금속 화합물을 함유하는 전구체 용액을 백금전극(12)의 표면 상에 도포한 후 이것을 로(爐)에 넣고, 650℃부터 700℃의 온도에서 소성하도록 하고 있으나, 도포후 로에 넣기 전에 급속가열처리(Rapid Thermal Processing. 이하 「RTP」라 함)를 행해도 된다. RTP는 기판(예를 들면 웨이퍼)에 적외선을 조사하는 처리이며, RTP를 행하면 일반적으로 강유전체 박막의 분극특성이 향상된다는 이점이 얻어지지만, 졸겔법과 RTP를 조합한 경우에는 강유전체 박막의 c축배향이 더욱 강해진다는 문제점이 있다. 그러나 본 발명의 제조방법을 이용하면 졸겔법과 RTP를 조합한 경우에도 c축배향이 강해진다는 문제점을 피 할 수 있다. 따라서 RTP를 이용하는 경우에는 본 발명의 제조방법은 더욱 유효한 수단이 된다. RTP를 이용하여 본 실시예의 제조방법을 행하는 경우에는 구체적으로는 유기금속 화합물을 함유하는 전구체 용액을 백금전극(12)의 표면 상에 도포하고, 이어서 RTP를 행한 후에 로에 넣어 소성하면 된다. RTP의 조건을 예시하면 승온온도는 10∼100℃/초(바람직하게는 50℃/초)이며, 처리온도는 650℃∼700℃이고, 분위기는 산소함유 분위기이며, 처리시간은 30초∼30분(바람직하게는 10분)이다.
또 본 실시예에서는 백금의 스퍼터링에 있어서 비활성가스에 아르곤을 이용하였으나 헬륨 등의 다른 비활성가스를 이용해도 된다. 또 스퍼터링 조건에서의 산소분압비는 4%로 하였으나 적어도 1% 이상이면 된다. 기판온도는 실온으로 하였으나 그 이상이라도 된다. 단 200℃ 정도 이하인 것이 바람직하다. 그 이유는 200℃를 넘으면 산소가 결정입자경계로부터 제거되어 기둥형상 결정이 되기 쉬워지기 때문이다.
또 가스압은 12mTorr(1.6 Pa)인데, 1mTorr∼20mTorr(0.13∼2.7Pa)정도이면 된다. 1mTorr 이상이면 기판에 스퍼터·손상이 가해지는 것을 방지할 수 있고, 그리고 20mTorr 이하이면 백금금속의 모로폴로지가 열화되어 요철이 발생되는 것을 방지할 수 있기 때문이다.
본 실시예에서는 층형상구조 강유전체(13)의 예로서 SrBi2Ta2O9를 이용하여 설명하였으나, 물론 다른 층형상구조 강유전체라도 된다. 예를 들면 SrBi2Nb2O9 , SrBi2Ti2O9, SrBi2(TaxNb(1-x))2 O9, Bi4Ti3O12 등을 들 수 있다. 또 분극특성이나 누설 특성을 개선하거나, 보다 효과적으로 저온성막을 할 수 있도록 하는 것을 목적으로 하여 소량의 Mn, La, Ce, Dy 등을 첨가해도 된다.
또 본 실시예에서는 원래 c축배향의 정도가 큰 졸겔법의 문제를 해결할 수 있는 것을 설명하기 위해 강유전체 박막(13)의 형성공정에 졸겔법을 이용하고 있으나, 금속카복시드 용액 등에 의한 유기금속 열분해법을 이용해도 된다. 유기금속 열분해법을 이용한 경우에도 마찬가지로 랜덤배향의 강유전체 박막(13)을 얻을 수 있다.
(제 2 실시예)
도 4 및 도 5를 참조하여 본 발명에 의한 제 2 실시예를 설명하기로 한다. 본 실시예의 설명을 간단히 하기 위해 제 1 실시예와 다른 점을 주로 설명하고, 제 1 실시예와 같은 점의 설명은 생략 또는 간략화한다.
상기 제 1 실시예의 제조방법으로 얻어진 층형상구조 강유전체 박막(13)을 용량절연막으로 하고, 백금전극(12)을 하부전극으로 한 후에 해당 용량절연막 상에 상부전극을 설치하면 강유전체 커패시터로 할 수 있다. 이 강유전체 커패시터의 지지기판으로서 반도체 집적회로가 형성된 기판을 이용하면 강유전체 메모리를 구성할 수 있다. 용량절연막으로서 기능하는 층형상구조 강유전체(13)의 형성공정 이외에는 공지의 방법을 이용하여 강유전체 커패시터 및 강유전체 메모리를 제작할 수 있다.
도 4의 (a)에 도시된 강유전체 커패시터는 스택형의 구조를 갖는 강유전체 커패시터(100)를 모식적으로 도시한다. 강유전체 커패시터(100)는 강유전체 메모리 의 일부를 구성하고 있고, 반도체 집적회로가 형성된 기판(50)(예를 들면, 실리콘 기판) 상에 형성되어 있다. 강유전체 커패시터(100)는 하부전극(배리어층)(32)과, 상기 제 1 실시예의 강유전체 박막(13)으로 구성된 용량절연막(33)과, 상부전극(34)이 차례로 적층된 구성을 갖고 있다. 하부전극(배리어층)(32)은 예를 들면 폴리실리콘으로 구성된 플러그(35)를 통해 트랜지스터(40)(확산층(42))에 전기적으로 접속되어 있고, 트랜지스터(40)는 배선(44)에 전기적으로 접속되어 있다. 기판(50) 표면의 일부에는 소자분리용 산화막(필드산화막)(52)이 형성되어 있고, 기판(50) 상에는 강유전체 커패시터(100) 및 트랜지스터(40)를 덮도록 절연막(46)이 형성되어 있다.
본 실시예의 강유전체 커패시터(100)는 졸겔법에 의해 형성되어 있음에도 불구하고, 랜덤배향의 층형상구조를 갖는 강유전체 박막(13)으로 구성된 용량절연막(33)을 구비하고 있으므로 비휘발성 메모리로서의 동작을 보증하기에 충분한 자발분극을 갖고 있다. 또 강유전체 커패시터(100)는 700℃ 이하(예를 들면 700℃∼650℃ 정도, 바람직하게는 650℃ 정도)의 저온열처리상태에서 제작되어 있으므로 스택형의 메모리 셀 구조를 양호하게 실현할 수 있다. 즉 스택형의 메모리 셀 구조의 경우에는 배리어층(32)(예를 들면 이리듐 옥사이드층)의 내열성의 관점에서 650∼700℃ 저온에서 열처리하는 것이 요구되지만, 강유전체 커패시터(100)의 용량절연막(33)은 650℃ 정도의 열처리조건으로 제작가능하기 때문에 양호하게 스택형의 메모리 셀 구조를 실현할 수 있다.
이 구성의 경우 도 4의 (b)에 확대하여 도시된 바와 같이 배리어층(32)의 최 상층에 평균결정입경이 20nm 이하인 구형상 결정구조를 갖는 백금층(두께 : 예를 들면 50nm)을 형성한 후에 이 백금층 상에 강유전체 박막을 상술한 바와 같이 하여 형성하면, 강유전체 박막(13)으로 구성된 용량절연막(33)을 얻을 수 있다.
본 실시예에서의 하부전극(배리어층)(32)은 제 1 배리어층(66)과 제 2 배리어층(68)으로 이루어지는 이중 배리어구조를 갖고 있고, 제 1 배리어층(66)은 Ti층(61)과 TiAlN층(62)으로 구성되어 있고, 제 2 배리어층(68)은 Ir층(63)과, IrO2층(64)과, 구형상 결정구조를 갖는 Pt층(65)으로 구성되어 있다. 즉 하부전극(32)은 하층으로부터 순서대로 Ti층(61)/TiAlN층(62)/Ir층(63)/IrO2층(64)/Pt층(65)으로 이루어지는 적층구조를 갖고 있다. 제 1 배리어층(66)의 Ti층(61)은 실리사이드화시켜 콘택트를 취하기 위한 층이고, TiAlN층(62)은 Ir과 Si의 반응에 의한 실리사이드화를 방지하기 위한 층이다. 한편 제 2 배리어층(68)의 Ir층(63) 및 IrO2층(64)은 산소의 확산 배리어를 위한 층이고, Pt층(65)은 전극으로서 기능하는 층이다.
한편 도 5에 도시된 바와 같은 플레이너형 구조의 경우에는 800℃ 정도의 열처리온도를 가하는 것이 가능하므로 도 4에 도시된 스택형 구조의 경우 정도의 저온열처리는 요구되지 않지만, 이 경우라도 상기 제 1 실시예의 제조방법에 따라 강유전체 커패시터(200)를 제조하는 것은 가능하다.
또 본 실시예에서는 강유전체 메모리 셀의 열처리온도를 650℃로 하고 있지만, 층형상구조 강유전체의 결정화가 가능한 400℃ 이상의 온도범위이면 되는 것은 물론이다.
본 발명에 의하면 적어도 표면이 구형상 결정구조를 갖는 도전층의 표면 상에 랜덤배향의 층형상구조를 갖는 강유전체 박막을 형성하는 공정을 실행하므로 비휘발성 메모리로서의 동작을 보증하기에 충분한 자발분극을 갖는 강유전체 박막을 제조할 수 있다. 또 이 강유전체 박막을 이용하여 강유전체 커패시터 및 강유전체 메모리를 제공할 수 있다.
본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 첨부된 특허청구범위에 개시된 본 발명의 사상과 범위를 통해 각종 수정, 변경, 대체 및 부가가 가능할 것이다.

Claims (16)

  1. 적어도 표면이 구 형상 결정구조를 가지며, 상기 구 형상 결정구조의 평균결정 입경이 20nm 이하인 도전 층의 상기 표면상에, 랜덤배향의 층 형상구조를 갖는 강유전체 박막을 형성하는 공정을 포함하는 것을 특징으로 하는 강유전체 박막의 제조방법.
  2. 제 1항에 있어서,
    상기 강유전체 박막을 형성하는 공정은 유기금속 화합물을 함유하는 전구체 용액을 상기 도전층의 상기 표면 상에 부여하여 소성하는 공정을 포함하는 것을 특징으로 하는 강유전체 박막의 제조방법.
  3. 제 2항에 있어서,
    상기 유기금속 화합물은 1분자 중에 2 이상의 금속원자를 함유하는 유기금속화합물인 것을 특징으로 하는 강유전체 박막의 제조방법.
  4. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 강유전체 박막을 형성하는 공정은 400℃ 이상, 700℃ 이하의 상태에서 실행되는 것을 특징으로 하는 강유전체 박막의 제조방법.
  5. 제 1항 내지 제 3항 중 어느 한 항에 있어서,
    상기 층형상구조를 갖는 강유전체 박막은 비스무트층형상 구조를 갖는 강유전체 박막인 것을 특징으로 하는 강유전체 박막의 제조방법.
  6. 제 5항에 있어서,
    상기 비스무트층형상 구조를 갖는 강유전체 박막은 Mn, La, Ce 및 Dy로 이루어지는 군으로부터 선택된 적어도 1개의 원소를 소량 함유하는 것을 특징으로 하는 강유전체 박막의 제조방법.
  7. 삭제
  8. 상부전극과,
    적어도 표면이 구 형상 결정구조를 가지며, 상기 구 형상 결정구조의 평균결정 입경이 20nm 이하인 하부전극과,
    상기 하부전극의 상기 표면 상에 형성된 용량절연막을 구비하며,
    상기 용량절연막은, 랜덤배향의 층 형상구조를 갖는 강유전체 박막으로 구성되어 있는 것을 특징으로 하는 강유전체 커패시터.
  9. 반도체 집적회로가 형성된 기판과,
    상기 기판 상에 형성된 강유전체 커패시터를 구비한 강유전체 메모리에 있어서,
    상기 강유전체 커패시터는,
    적어도 표면이 구 형상 결정구조를 가지며, 상기 구 형상 결정구조의 평균결정 입경이 20nm 이하인 하부전극과,
    상기 하부전극의 상기 표면상에 형성되고, 또 랜덤배향의 층 형상구조를 갖는 강유전체 박막으로 구성된 용량절연막을 갖고 있고,
    상기 강유전체 커패시터는 스택형의 구조를 갖는 것을 특징으로 하는 강유전체 메모리.
  10. 적어도 표면이 구 형상 결정구조를 가지며, 상기 구 형상 결정구조의 평균결정 입경이 20nm 이하인 도전 층의 상기 표면상에, 랜덤배향의 층 형상구조를 갖는 강유전체 박막을 형성하는 공정을 포함하는 것을 특징으로 하는 강유전체 메모리의 제조방법.
  11. 삭제
  12. 제 8항에 있어서,
    상기 용량절연막은, 1분자 중에 2 이상의 금속원자를 함유하는 유기금속 화합물을 함유하는 전구체 용액을 상기 하부전극의 상기 표면 상에 부여하여 소성함으로써 얻어지는 랜덤배향의 층형상구조를 갖는 상기 강유전체 박막으로 구성되어 있는 것을 특징으로 하는 강유전체 커패시터.
  13. 제 8항에 있어서,
    상기 용량절연막은, 상기 하부전극의 온도가 400℃ 이상, 700℃ 이하의 상태에서 형성되고, 또한 랜덤배향의 층 형상구조를 갖는 상기 강유전체 박막으로 구성되어 있는 것을 특징으로 하는 강유전체 커패시터.
  14. 삭제
  15. 삭제
  16. 삭제
KR1020000047686A 1999-08-18 2000-08-18 강유전체 박막의 제조방법, 강유전체 커패시터, 강유전체메모리 셀 및 강유전체 메모리의 제조방법 KR100676594B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP23111199 1999-08-18
JP???11-231111 1999-08-18

Publications (2)

Publication Number Publication Date
KR20010039824A KR20010039824A (ko) 2001-05-15
KR100676594B1 true KR100676594B1 (ko) 2007-01-30

Family

ID=16918479

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000047686A KR100676594B1 (ko) 1999-08-18 2000-08-18 강유전체 박막의 제조방법, 강유전체 커패시터, 강유전체메모리 셀 및 강유전체 메모리의 제조방법

Country Status (6)

Country Link
US (1) US7220598B1 (ko)
EP (1) EP1077478B1 (ko)
KR (1) KR100676594B1 (ko)
CN (1) CN1175485C (ko)
DE (1) DE60033601T2 (ko)
TW (1) TW456027B (ko)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040201049A1 (en) * 2003-04-11 2004-10-14 Stefan Gernhardt Suppression of electrode re-crystallisation in a ferrocapacitor
JP4539844B2 (ja) * 2004-04-15 2010-09-08 セイコーエプソン株式会社 誘電体キャパシタおよびその製造方法ならびに半導体装置
JP2007194385A (ja) * 2006-01-19 2007-08-02 Stanley Electric Co Ltd 半導体発光装置及び半導体発光装置の製造方法
RU2511636C2 (ru) * 2012-05-23 2014-04-10 Учреждение образования "Гомельский государственный университет имени Франциска Скорины", ул. Советская, 104 Золь-гель способ формирования сегнетоэлектрической стронций -висмут-тантал-оксидной пленки
DE102014010901A1 (de) 2014-07-24 2016-01-28 Michael Saefkow ECA Reaktor zur Erzeugung eines aktivierten hypochlorithaltigen Desinfektionsmittels

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0969614A (ja) * 1995-09-01 1997-03-11 Sharp Corp 強誘電体薄膜、誘電体薄膜及び強誘電体薄膜を含む集積回路の製造方法
JPH09153597A (ja) * 1995-09-26 1997-06-10 Sharp Corp 強誘電体薄膜素子の製造方法、強誘電体薄膜素子、及び強誘電体メモリ素子
JPH1197635A (ja) * 1997-09-16 1999-04-09 Matsushita Electron Corp 容量素子及びその製造方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3728694A (en) * 1970-09-28 1973-04-17 Technovation Thin film ferroelectric device
IT967833B (it) * 1972-09-25 1974-03-11 Montedison Spa Procedimento per preparare polveri di nichel submicroniche aventi for ma sferoidale
US5146299A (en) * 1990-03-02 1992-09-08 Westinghouse Electric Corp. Ferroelectric thin film material, method of deposition, and devices using same
US5434102A (en) * 1991-02-25 1995-07-18 Symetrix Corporation Process for fabricating layered superlattice materials and making electronic devices including same
JP3232661B2 (ja) 1992-07-01 2001-11-26 セイコーエプソン株式会社 半導体記憶装置
JPH0665715A (ja) 1992-08-20 1994-03-08 Matsushita Electric Ind Co Ltd 誘電体薄膜形成用下地電極の形成方法
US5623724A (en) * 1994-08-09 1997-04-22 Northrop Grumman Corporation High power capacitor
US5527567A (en) 1994-09-02 1996-06-18 Ceram Incorporated Metalorganic chemical vapor deposition of layered structure oxides
JP3133922B2 (ja) * 1995-06-09 2001-02-13 シャープ株式会社 強誘電体薄膜被覆基板、その製造方法、及びキャパシタ構造素子
JPH09213905A (ja) 1995-11-29 1997-08-15 Mitsubishi Materials Corp 不揮発性メモリ
JPH09321237A (ja) 1996-05-28 1997-12-12 Toshiba Corp 強誘電体膜を有する不揮発性半導体記憶装置及び強誘電体膜を有するキャパシタ及びその製造方法
US6054331A (en) * 1997-01-15 2000-04-25 Tong Yang Cement Corporation Apparatus and methods of depositing a platinum film with anti-oxidizing function over a substrate
EP1007308B1 (en) * 1997-02-24 2003-11-12 Superior Micropowders LLC Aerosol method and apparatus, particulate products, and electronic devices made therefrom
US6498097B1 (en) 1997-05-06 2002-12-24 Tong Yang Cement Corporation Apparatus and method of forming preferred orientation-controlled platinum film using oxygen
JPH10313097A (ja) 1997-05-13 1998-11-24 Sharp Corp 強誘電体薄膜、製造方法及び強誘電体薄膜を含んでなる素子
JP2967189B2 (ja) 1997-09-01 1999-10-25 工業技術院長 ビスマス系層状ペロブスカイト化合物強誘電体薄膜用前駆体の製造方法
JP3447922B2 (ja) 1997-09-16 2003-09-16 松下電器産業株式会社 容量素子及びその製造方法
US6010744A (en) * 1997-12-23 2000-01-04 Advanced Technology Materials, Inc. Method for nucleation controlled chemical vapor deposition of metal oxide ferroelectric thin films
US6322849B2 (en) * 1998-11-13 2001-11-27 Symetrix Corporation Recovery of electronic properties in hydrogen-damaged ferroelectrics by low-temperature annealing in an inert gas
US6151241A (en) * 1999-05-19 2000-11-21 Symetrix Corporation Ferroelectric memory with disturb protection

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0969614A (ja) * 1995-09-01 1997-03-11 Sharp Corp 強誘電体薄膜、誘電体薄膜及び強誘電体薄膜を含む集積回路の製造方法
JPH09153597A (ja) * 1995-09-26 1997-06-10 Sharp Corp 強誘電体薄膜素子の製造方法、強誘電体薄膜素子、及び強誘電体メモリ素子
JPH1197635A (ja) * 1997-09-16 1999-04-09 Matsushita Electron Corp 容量素子及びその製造方法

Also Published As

Publication number Publication date
DE60033601T2 (de) 2007-06-21
TW456027B (en) 2001-09-21
US7220598B1 (en) 2007-05-22
EP1077478B1 (en) 2007-02-28
EP1077478A3 (en) 2004-02-04
CN1285617A (zh) 2001-02-28
KR20010039824A (ko) 2001-05-15
CN1175485C (zh) 2004-11-10
EP1077478A2 (en) 2001-02-21
DE60033601D1 (de) 2007-04-12

Similar Documents

Publication Publication Date Title
JP3188179B2 (ja) 強誘電体薄膜素子の製造方法及び強誘電体メモリ素子の製造方法
US6285048B1 (en) Barium strontium titanate integrated circuit capacitors and process for making the same
JP3171170B2 (ja) 薄膜キャパシタおよびその製造方法
KR20000028681A (ko) 다층 구조의 강유전성 커패시터
US6440591B1 (en) Ferroelectric thin film coated substrate, producing method thereof and capacitor structure element using thereof
US6815223B2 (en) Low thermal budget fabrication of ferroelectric memory using RTP
CN100585851C (zh) 铁电体电容器、铁电体电容器的制造方法、铁电体存储器
JP2001007299A (ja) 多層状電極の鉛ゲルマネート強誘電体構造およびその堆積方法
KR100378276B1 (ko) 절연 재료, 절연막 피복 기판, 그 제조 방법 및 박막 소자
KR100676594B1 (ko) 강유전체 박막의 제조방법, 강유전체 커패시터, 강유전체메모리 셀 및 강유전체 메모리의 제조방법
US20040058492A1 (en) Vapor growth method for metal oxide dielectric film and pzt film
KR0156044B1 (ko) 층상구조 산화물의 화학용액 처리방법
JPH10321809A (ja) 半導体記憶素子の製造方法
JP2007184622A (ja) 高キャパシタンス薄膜キャパシタの製造方法
JP3952124B2 (ja) 金属酸化物誘電体膜及びその製造方法
US6919593B2 (en) Semiconductor memory device and method of fabricating the same
JPH10200069A (ja) 薄膜キャパシタ
JPH08222711A (ja) 強誘電体キャパシタと、強誘電体キャパシタ及び強誘電体膜の形成方法
JP3294214B2 (ja) 薄膜キャパシタ
JP3606791B2 (ja) 強誘電体薄膜の製造方法、強誘電体キャパシタ、強誘電体メモリセルおよび強誘電体メモリの製造方法
JP2001338834A (ja) 誘電体キャパシタの製造方法
KR19990005439A (ko) 반도체 장치의 강유전체 캐패시터 및 그 제조방법
KR100490174B1 (ko) Pzt박막의 강유전 특성이 향상된 반도체 소자와 그 제조방법
JP2001072417A (ja) 誘電体膜、それを備えたキャパシタ及びそれを備えたランダムアクセスメモリ
JP3720270B2 (ja) 酸化物結晶質膜の製造方法

Legal Events

Date Code Title Description
N231 Notification of change of applicant
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130104

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140103

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20150105

Year of fee payment: 9

LAPS Lapse due to unpaid annual fee