KR100668183B1 - 반도체 소자의 금속배선 형성방법 - Google Patents

반도체 소자의 금속배선 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 반도체 기판상에 다층 구조의 금속배선을 형성함에 있어서 금속배선층과 층간절연막과의 결합이 치밀하지 못하여 블리스터(blister)가 발생하는 등의 문제를 해소하기 위한 것이다.
이를 위한 본 발명은, 반도체 기판상에 금속막을 적층하고 이를 선택적으로 식각하여 금속배선층을 형성하는 단계와, 상기 금속배선층의 상부에 금속절연막과 층간절연막을 순차적으로 적층하고 평탄화하는 단계와, 상기 층간절연막을 선택적으로 식각하여 비아홀을 형성하고 도전체로 충진하는 단계 및, 상기 층간절연막의 상면에 상기 금속배선층, 금속절연막, 층간절연막, 비아홀을 형성하는 단계를 반복하여 이루어지는 반도체 소자의 금속배선 형성방법에 있어서; 상기 금속배선층과 상기 금속절연막을 형성한 후 층간절연막을 적층하기에 앞서 상기 금속배선층과 상기 금속절연막에 대해 식각을 행하는 식각 단계를 더 포함하는 것을 특징으로 한다.
반도체, 금속배선, 비아홀, 층간절연막, 식각, 플라즈마, 블리스터

Description

반도체 소자의 금속배선 형성방법 { Method for forming semiconductor device metal-wiring }
도 1은 종래 반도체 기판상에 금속배선을 형성하는 과정을 개략적으로 도시한 도면,
도 2는 본 발명 반도체 소자의 금속배선 형성방법의 과정을 나타낸 절차흐름도,
도 3은 본 발명의 원리를 나타내는 도면이다.
♧ 도면의 주요부분에 대한 부호의 설명 ♧
1 -- 반도체 기판 10 -- 금속배선층
20 -- 베리어 메탈 30 -- 금속절연막
40 -- 층간절연막 50 -- 비아홀
60 -- 컨택플러그 70 -- 블리스터
본 발명은 반도체 소자의 금속배선 형성방법에 관한 것으로, 보다 상세하게는 반도체 기판상에 다층 구조의 금속배선을 형성함에 있어서 금속배선층용 금속막과 상기 금속배선층간 절연을 위한 절연막과의 결합이 치밀하지 못하여 블리스터(blister)가 발생하는 등의 문제를 해소한 반도체 소자의 금속배선 형성방법에 관한 것이다.
현대 사회에는 컴퓨터나 텔레비젼과 같은 각종 전자 제품이 매우 다양하게 사용되는데, 상기 전자 제품에는 필수적으로 다이오드나 트랜지스터와 같은 반도체 소자가 집적된 회로기판이 포함된다. 위와 같은 반도체 제조를 위한 공정은, 산화실리콘(모래)에서 고순도의 실리콘을 추출하여 단결정으로 성장시킨 웨이퍼를 만들고 이로부터 전기적 활성영역을 형성하는 웨이퍼 공정과, 상기 전기적 활성영역을 전기적으로 연결시키는 것에 관한 배선 공정으로 나누어진다.
배선 공정에는 반도체 기판상에 금속배선을 형성하는 과정이 포함된다. 그런데 금속배선을 형성하는 기술에 관한 최근의 경향은, 반도체 소자가 점차 고집적화됨에 따라 다층 배선 기술이 개발되어 적용되고 있으며, 이러한 다층 배선 기술은 금속배선층과 절연막층을 회로 소자가 형성된 반도체 기판 상부에 교대로 형성하면서 절연막으로 분리된 금속배선층은 비아를 통하여 전기적으로 접속하여 회로 동작이 이루어지도록 하는 기술이다. 상기 다층 배선 기술을 이용하면, 교차 배선이 가 능하게 되어 반도체 소자의 회로 설계에 있어서 자유도와 집적도를 향상시키고 또한 배선 길이를 단축할 수 있어 배선이 수반하는 속도의 지연 시간을 단축하여 반도체 소자의 동작 속도를 향상시키는 장점이 있다.
도 1은 종래 반도체 기판상에 금속배선을 형성하는 과정을 개략적으로 도시한 도면으로, 이를 참조하여 금속배선 형성을 위한 종래 기술을 살펴본다.
먼저, 도 1(a)에 도시된 바와 같이, 반도체 기판(1)상에 금속배선층(10)을 위한 금속막을 적층하는데 상기 금속막의 상·하부에는 Ti/TiN으로 된 베리어 메탈(20)을 형성하여 금속막을 보호한다. 상기 금속막이 포토공정으로 패터닝(patterning)된 후 식각됨으로써 반도체 소자 회로를 위한 금속배선층(10)이 형성된다.
다음으로 도 1(b) 및 도 1(c)에 도시된 바와 같이, 금속절연막(30)을 형성하여 금속배선층(10)의 갭(gap)을 충진하고 상부면은 화학기계적연마(Chemical Mechanical Polishing; CMP)를 통하여 평탄화시킨다.
다음으로 도 1(c)에 도시된 바와 같이, 층간절연막(40)을 적층한 후 이를 선택적으로 식각하여 비아홀(50)을 형성한다. 또한 상기 비아홀(50) 내부와 층간절연막(40) 상부에 걸쳐서 Ti/TiN 적층막 구조의 베리어 메탈(20)을 형성한다.
다음으로 도 1(d)에 도시된 바와 같이, 가령 화학기상증착(Chemical Vapor Deposition; CVD) 방법을 이용하여 도전체(텅스텐)로 비아홀(50) 내부가 충분히 충진되어 컨택플러그(60)가 형성되도록 한 후, 화학기계적연마로 평탄화하고 세정 공 정을 진행한다.
마지막으로 도 1(e)에 도시된 바와 같이, 층간절연막(40)의 상부에 금속배선층(10)을 형성하는데, 금속배선층(10)간에는 비아홀(50)에 충진된 도전체에 의해 전기적으로 접속된다. 또한 상기 도 1(a) 내지 도 1(e)의 과정을 반복하여 다층 배선 구조가 구현될 수 있다.
그러나 위와 같은 종래의 방법에는 다음과 같은 문제점이 발생한다.
즉, 금속배선층을 형성하고 상부면에 층간절연막을 적층함에 있어서, 금속배선층의 금속막과 층간절연막간의 결합이 치밀하게 이루어지지 못하여 층간절연막이 금속에 완전히 부착되지 않고 상부로 밀어 올려진 상태로 빈 공간부가 형성되는 금속 블리스터(blister)가 발생된다. 상기 블리스터로 인하여 금속배선층의 일부가 소실되어 단락(short)이 발생되고 반도체 소자가 동작불능 상태에 이르거나 또는 베리어 메탈 등이 분리되어 불필요한 파티클 소스(Particle Source)로 작용하여 후속공정에서 악영향을 미치게 된다.
본 발명은 상기한 사정을 감안하여 이를 해소하고자 발명된 것으로, 금속배선층의 상부에 층간절연막을 적층하기에 앞서 소프트 식각을 실시하여 금속배선층이나 금속절연막 등의 표면을 거칠게 하고 그 표면적을 증가시켜 층간절연막이 금속배선층 표면에 보다 치밀하게 결합함으로써 블리스터 발생을 방지할 수 있는 반 도체 소자의 금속배선 형성방법을 제공하고자 함에 그 목적이 있다.
상기한 목적을 실현하기 위한 본 발명 반도체 소자의 금속배선 형성방법은, 반도체 기판상에 금속막을 적층하고 이를 선택적으로 식각하여 금속배선층을 형성하는 단계와, 상기 금속배선층의 상부에 금속절연막과 층간절연막을 순차적으로 적층하고 평탄화하는 단계와, 상기 층간절연막을 선택적으로 식각하여 비아홀을 형성하고 도전체로 충진하는 단계 및, 상기 층간절연막의 상면에 상기 금속배선층, 금속절연막, 층간절연막, 비아홀을 형성하는 단계를 반복하여 이루어지는 반도체 소자의 금속배선 형성방법에 있어서; 상기 금속배선층과 상기 금속절연막을 형성한 후 층간절연막을 적층하기에 앞서 상기 금속배선층과 상기 금속절연막에 대해 식각을 행하는 식각 단계를 더 포함하는 것을 특징으로 한다.
또한 상기 식각 단계는 플라즈마를 이용한 건식 식각으로 진행되는 것을 특징으로 한다.
이하 예시도면에 의거하여, 본 발명의 구성을 상세하게 살펴보도록 한다.
도 2는 본 발명 반도체 소자의 금속배선 형성방법의 과정을 나타낸 절차흐름도이다.
도 2(a)를 참조하면, 본 발명은 금속배선층 형성 단계(S10), 금속절연막 형성 단계(S20), 층간절연막 형성 단계(S30), 비아홀 및 컨택플러그 형성 단계(S40), 금속배선층/금속절연막 형성 단계(S50), 소프트 식각 단계(S60), 층간절연막 형성단계(S70)으로 구성되며, 이 중 특별히 소프트 식각 단계(S50)가 추가된 점이 특징이다.
본 발명의 각 단계를 보다 구체적으로 살펴보면 다음과 같다.
먼저 금속배선층 형성 단계(S10)는, 하부 금속배선층 형성을 위한 것으로 반도체 기판상에 금속막을 적층하고 이를 패터닝하여 식각함으로써 진행된다. 다음으로 금속절연막 형성 단계(S20)에서는 금속절연막을 형성하여 금속배선층의 갭을 충진하고, 층간절연막 형성 단계(S30)에서는 금속배선층간 절연을 위한 층간절연막을 형성하며, 비아홀 및 컨택플러그 형성 단계(S40)에서는 층간절연막을 포토공정으로 선택적으로 식각하여 비아홀을 형성한 후 텅스텐과 같은 도전체를 충진하여 컨택플러그를 형성한다. 다음으로 금속배선층/금속절연막 형성 단계(S50)에서는 다시 상부 금속배선층을 형성하는데 종래의 기술에서는 상기 단계들(S10 ~ S50)을 반복하여 다층 배선 구조를 구현하게 된다.
그러나 본 발명에서는 소프트 식각 단계(S60)가 층간절연막 형성 단계(S70)에 앞서 추가되는데, 도 3을 참조하여 종래 기술의 문제점이 해소되는 작동 원리를 살펴본다.
본 발명의 주요한 기술 사상은, 금속배선층(10)에 층간절연막(40)을 적층하는 경우에 이들이 치밀하게 결합하지 못하여 빈 공간부가 형성되고 이로 인하여 도 3의 상단 도면과 같이 블리스터(70)가 발생될 수 있음을 감안하여, 양자의 결합을 원활하게 할 수 있도록 금속배선층(10)의 표면을 변형시킨다는 것이다. 즉, 표면에 도 3의 하단 도면과 같이 다수의 미세한 요철(凹凸)을 형성(80)하여 표면거칠기를 증가시킨다면, 금속절연막(30)을 포함하여 금속배선층(10)의 표면적이 증대되고 이로 인하여 상부에 적층되는 층간절연막(40) 성분이 이에 접하여 반응할 수 있는 확률이 증대되므로 종래에 비해 층간절연막(40)이 정밀하게 부착될 수 있어, 블리스터 발생이 억제된다.
위와 같이 표면을 거칠게 만드는 수단으로서, 본 발명에서는 식각을 사용한다. 일반적인 반도체 제조 공정에서의 식각은 특정 부위를 선택적으로 제거하는데 사용되지만, 본 발명에서는 금속배선층과 금속절연막 표면의 전영역에 걸쳐서 미세한 요철을 형성하는데 활용되는 것이므로 이를 소프트 식각이라 볼 수 있다. 식각 방법으로는 건식·습식 등 특정한 제한이 없지만, 금속배선층 형성을 위한 금속막의 식각에 플라즈마를 이용한 건식 식각법이 많이 사용되므로, 본 발명의 소프트 식각에서도 동일한 방법을 적용함이 좋다.
플라즈마 식각은, 공정 대상 반도체 기판을 외부와 밀폐되어 거의 진공이 유지되는 공정챔버에 로드하여 안착시킨 후, 공정챔버 내부에 플라즈마의 소스가 되는 공정가스를 공급하고 전력을 인가함으로써 공정가스를 플라즈마 상태로 전환하여 반도체 기판상의 해당 부분에서 반응하도록 하여 진행된다. 이러한 플라즈마 식각방법은 종래부터 이용된 것이므로, 본 발명의 소프트 식각에 대해서도 종래 사용 되었던 기술(공정 가스나 온도, 압력 등의 공정조건)을 응용할 수 있다.
다만 식각을 위한 공정 변수가 다양하다는 점과, 본 발명에서는 전면적인 식각이 아니라 표면을 오톨도톨하게 만드는 정도의 소프트 식각으로 족하다는 점을 감안하여, 본 출원인은 반복적인 실험과 연구를 통하여 다음과 같이 본 발명에 적합한 소프트 식각 조건을 개발하였다.
도 2(b)를 참조하면, 먼저 플라즈마 소스로 사용되는 공정가스를 살펴보면, 공정가스는 Cl2, BCl3, CF4, Ar, O2의 5가지가 사용된다. Cl 2와 BCl3와 같은 염소 성분의 공정 가스는 주로 금속의 식각을 위해 사용되며, 상기 CF4의 경우 식각 작용과 함께 Cl2 의 염소 성분이 식각 중 금속 배선의 부식을 초래할 수 있으므로 잔류 Cl을 F로 치환하여 부식을 방지하는 역할도 수행할 수 있다. 한편 Ar 가스는 할로겐 기체인 Cl2의 분해를 촉진하거나 혹은 이온의 형태로 반도체 기판상에 충돌하여 식각 생성물의 탈착을 증진시킨다. 마지막으로 O2 가스는 Cl2, BCl3, CF 4, Ar 가스에 의한 식각이 모두 진행된 후 적용되어 금속배선층 및 금속절연막의 표면을 친수성화 시키는 역할을 수행한다.
다음으로 소프트 식각 단계의 세부 구성을 살펴보면, Cl2, BCl3, CF4, Ar 혼합가스 식각과정(S61)과 CF4, Ar 혼합가스 식각과정(S62), 상기 과정을 반복한 Cl2, BCl3, CF4, Ar 혼합가스 식각과정(S63)과 CF4, Ar 혼합가스 식각과정(S64), Ar 가스 식각과정(S65), O2 가스 식각과정(S66)으로 이루어진다. 첫번째 식각과정(S61)에서 Cl2, BCl3, CF4, Ar 혼합가스에 의한 실질적인 식각이 진행되고, 두번째 식각과정(S62)에서는 금속배선층의 식각을 주로 담당하면서도 부식을 초래할 수 있는 염소 성분의 가스를 배제한 상태로 식각이 진행되며, 이러한 과정을 한 차례 반복(S63, S64)한 후, Ar 가스만으로 식각 생성물의 탈착을 촉진(S65)시키고, 마지막으로 O2 가스로 처리하여 금속배선층 및 금속절연막의 표면을 친수성화(S66) 시키게 된다.
마지막으로 공정가스의 혼합비는 각 공정가스가 담당하는 역할에 따라, Cl2, BCl3, CF4, Ar 에 대하여 1 : 2 : 1 : 2 인 것이 바람직하고, 기타 공정 조건은 종래 이러한 공정 가스를 이용한 식각 과정에서 사용되었던 조건을 유사하게 적용하되 각 과정에서의 압력과 인가 전력은 동일하게 유지함이 좋다.
따라서 첫번째와 세번째의 Cl2, BCl3, CF4, Ar 혼합가스 식각과정(S61, S63)은, 압력 10 ~ 20 mT, 전력 400 ~ 600 W, 공정 시간 5 ~ 10 초, 각 공정 가스는 20 ~ 30 sccm, 40 ~ 60 sccm, 20 ~ 30 sccm, 40 ~ 60 sccm 사용함이 좋고,
두번째와 네번째의 CF4, Ar 혼합가스 식각과정(S62, S64)은, 압력 10 ~ 20 mT, 전력 400 ~ 600 W, 공정 시간 8 ~ 15 초, 각 공정 가스는 각각 20 ~ 30 sccm, 40 ~ 60 sccm 사용함이 좋으며,
다섯번째의 Ar 가스 식각과정(S65)은, 압력 10 ~ 20 mT, 전력 400 ~ 600 W, 공정 시간 8 ~ 15 초, Ar 가스 80 ~ 150 sccm 사용함이 바람직하고,
여섯번째의 O2 가스 식각과정(S66)은, 압력 10 ~ 20 mT, 전력 400 ~ 600 W, 공정 시간 20 ~ 40 초, O2 가스 80 ~ 150 sccm 사용함이 바람직하다.
상기의 조건 중 블리스터 방지 효과가 최대로 되는 것은 다음의 공정 조건에서이다.
첫번째 과정 : 15mT / 500W / 25 Cl2, 50 BCl3, 25 CF4, 50 Ar (sccm)/ 7초
두번째 과정 : 15mT / 500W / 25 CF4, 50 Ar (sccm)/ 10초
세번째 과정 : 15mT / 500W / 25 Cl2, 50 BCl3, 25 CF4, 50 Ar (sccm)/ 7초
네번째 과정 : 15mT / 500W / 25 CF4, 50 Ar (sccm)/ 10초
다섯번째 과정 : 15mT / 500W / 100 Ar (sccm) / 10초
여섯번째 과정 : 15mT / 500W / 100 O2 (sccm) / 30초
이상으로 본 발명 반도체 소자의 금속배선 형성방법에 대해 예시도면을 참조하여 살펴보았지만, 본 발명의 바탕이 되는, 소프트 식각을 도입하여 막질의 표면거칠기를 높여서 반응성을 증가시킨다는 원리는, 해당분야 통상의 지식을 가진 업자에 의해 반도체 기판상의 다양한 막질간 결합을 증대시킬 수 있도록 폭넓게 적용가능하며, 이는 본 발명의 기술 사상의 범주를 벗어나지 않음은 분명하다.
이상에서 살펴 본 바와 같이 본 발명 반도체 소자의 금속배선 형성방법에 의하면, 금속배선층의 상부에 층간절연막을 적층하기에 앞서 소프트 식각을 실시하여 금속배선층이나 금속절연막 등의 표면을 거칠게 하여 그 표면적을 증가시키고 이로 인하여 층간절연막이 금속배선층 표면에 보다 치밀하게 결합함으로써 블리스터 발생을 방지할 수 있어, 상기 블리스터로 반도체 소자가 오작동하는 문제를 해소하여 제품의 신뢰성을 향상시키는 효과가 있다.

Claims (9)

  1. 반도체 기판상에 금속막을 적층하고 이를 선택적으로 식각하여 금속배선층을 형성하는 단계와, 상기 금속배선층의 상부에 금속절연막과 층간절연막을 순차적으로 적층하고 평탄화하는 단계와, 상기 층간절연막을 선택적으로 식각하여 비아홀을 형성하고 도전체로 충진하는 단계 및 상기 층간절연막의 상면에 상기 금속배선층, 금속절연막, 층간절연막, 비아홀을 형성하는 단계를 반복하여 이루어지는 반도체 소자의 금속배선 형성방법에 있어서,
    상기 금속배선층과 상기 금속절연막을 형성한 후 층간절연막을 적층하기에 앞서 상기 금속배선층과 상기 금속절연막에 대해 식각을 진행하기 위해 Cl2, BCl3, CF4, Ar으로 이루어진 혼합가스의 플라즈마를 사용하여 식각하는 제1과정;
    CF4, Ar으로 이루어진 혼합가스의 플라즈마를 사용하여 식각하는 제2과정;
    Cl2, BCl3, CF4, Ar으로 이루어진 혼합가스의 플라즈마를 사용하여 식각하는 제3과정;
    CF4, Ar으로 이루어진 혼합가스의 플라즈마를 사용하여 식각하는 제4과정;
    Ar 가스의 플라즈마 처리하는 제5과정; 및
    O2 가스의 플라즈마 처리하는 제6과정;
    으로 이루어진 소프트 식각 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  2. 삭제
  3. 삭제
  4. 제 1항에 있어서, 상기 소프트 식각 단계의 제1과정 및 제3과정에서의 Cl2, BCl3, CF4, Ar 혼합비는 1 : 2 : 1 : 2 인 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  5. 제 1항에 있어서, 상기 소프트 식각 단계의 제1과정 내지 제6과정의 모든 압력과 전력을 일정하게 유지하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  6. 제 5항에 있어서, 상기 소프트 식각 단계의 제1과정 및 제3과정은, 압력 10 ~ 20 mT, 전력 400 ~ 600 W, 공정 시간은 5 ~ 10초 이며, Cl2, BCl3, CF4, Ar 가스는 각각 20 ~ 30 sccm, 40 ~ 60 sccm, 20 ~ 30 sccm, 40 ~ 60 sccm 사용하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  7. 제 5항에 있어서, 상기 소프트 식각 단계의 제2과정 및 상기 제4과정은, 압력 10 ~ 20 mT, 전력 400 ~ 600 W, 공정 시간은 8 ~ 15 초 이며, CF4, Ar 가스는 각각 20 ~ 30 sccm, 40 ~ 60 sccm 사용하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  8. 제 5항에 있어서, 상기 소프트 식각 단계의 제5과정은, 압력 10 ~ 20 mT, 전력 400 ~ 600 W, Ar 80 ~ 150 sccm, 공정 시간 8 ~ 15초의 공정조건으로 진행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
  9. 제 5항에 있어서, 상기 소프트 식각 단계의 제6과정은, 압력 10 ~ 20 mT, 전력 400 ~ 600 W, O2 80 ~ 150 sccm, 공정 시간 20 ~ 40초의 공정조건으로 진행하는 것을 특징으로 하는 반도체 소자의 금속배선 형성방법.
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