KR100650732B1 - 스택 칩 패키지 - Google Patents
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Abstract
본 발명은 스택 칩 패키지를 개시하며, 개시된 본 발명의 스택 칩 패키지는, 제 1본딩패드가 구비된 제 1반도체 칩과 제 2본딩패드가 구비된 제 2반도체 칩; 센터부위에 상기 제 1반도체 칩이 그의 제 1본딩패드 면이 아랫 방향으로 향하도록 안착되는 제 1홀이 형성된 제 1기판; 상기 제 1홀과 대응된 센터부위에 상기 제 2반도체 칩이 안착되되, 상기 제 2반도체 칩의 제 2본딩패드 면이 윗 방향으로 향하도록 안착되는 제 3홀이 형성되며, 가장자리 부위에 다수개의 제 1비아홀이 구비된 제 3기판; 상기 제 1기판과 제 3기판 사이에 개재되며, 센터부위에는 상기 제 1 및 제 2본딩패드 사이의 제 1 및 제 2반도체 칩 부위를 노출시키는 제 2홀이 형성되고, 가장자리 부위에는 양면에 상기 제 2홀에 의해 일단이 노출되고 제 1 및 제 2본딩패드와 연결되는 메탈트레이스 및 상기 제 1비아홀과 대응되는 제 2비아홀이 각각 구비된 제 2기판; 상기 제 1 및 제 2비아홀을 덮는 각각의 볼랜드; 및 상기 볼랜드에 부착되는 각각의 솔더 볼;을 포함하는 것을 특징으로 한다.
Description
도 1 내지 도 6은 종래기술에 따른 패키지의 단면도.
도 7은 본 발명에 따른 스택 칩 패키지의 단면도.
도 8은 3개의 레이어로 구성된 기판의 평면도.
도 9 및 도 10은 제 1기판의 평면도 및 단면도.
도 11 및 도 12는 제 2기판의 평면도 및 단면도.
도 13 및 도 14는 제 3기판의 평면도 및 단면도.
본 발명은 반도체 패키지에 관한 것으로서, 보다 구체적으로는 패키지 두께를 최소화할 수 있는 스택 칩 패키지에 관한 것이다.
최근 반도체 산업의 발전과 사용자의 요구에 따라 전자기기는 더욱 더 소형 화 및 경량화 되고 있으며 전자기기의 핵심 부품인 패키지 또한 소형화 및 경량화되고 있다. 이와 같은 추세에 따라 개발된 형태의 패키지 형태로서 복수의 반도체 칩을 수직으로 적층하여 포함하여 하나의 단위 반도체 칩 패키지로 구현된 스택 칩 패키지가 알려져 있다. 이와 같은 스택 칩 패키지는 하나의 반도체 칩을 내재하는 단위 반도체 칩 패키지 복수 개를 이용하는 것보다 크기나 무게 및 실장면적에서 소형화와 경량화에 유리하다.
도 1 내지 도 6은 종래기술에 따른 단품 칩 패키지 및 스택 칩 패키지의 단면도들이다.
도 1은 FCOB(Flip Chip On Board)타입 패키지로서, 범프(5)가 구비된 반도체 칩(3)을 기판(1) 위에 실장하고, 솔더 볼(7)을 부착 및 몰딩처리하여 하나의 단품 패키지를 제조한 것이다. 미설명된 도면부호 9는 몰딩체를 나타낸 것이다.
도 2는 센터부위에 본딩패드가 구비된 반도체 칩을 패키징하여 단품 패키지를 제조한 것을 보인 것이고, 도 3, 도 4, 도 5는 FCIP(Flip Cchip In Package)타입 패키지로서, 센터부위에 본딩패드가 구비된 반도체 칩들을 적층하여 패키징하여 스택 칩 패키지를 제조한 것이다.
도 6은 도 1에서 몰딩체없이 기판(1)과 범프(5)가 구비된 반도체 칩(3) 사이를 에폭시(8)로 채워 하나의 단품 패키지를 제조한 것이다.
그러나, 이러한 종래기술에 따른 FCOB타입의 단품 패키지 및 FCIP타입 패키지에서는 반도체 칩 위로 몰딩체가 오버 몰딩(over molding)되기 때문에 패키지 단품의 두께(도 1의 d 참조)가 증가된다. 또한, 도 6에서는 범프 및 에폭시에 의한 패키지 두께가 증가되는 문제가 있다.
따라서, 본 발명은 종래의 문제점을 해결하기 위해 안출된 것으로서, 패키지 두께를 최소화할 수 있는 스택 칩 패키지를 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 스택 칩 패키지는, 제 1본딩패드가 구비된 제 1반도체 칩과 제 2본딩패드가 구비된 제 2반도체 칩; 센터부위에 상기 제 1반도체 칩이 그의 제 1본딩패드 면이 아랫 방향으로 향하도록 안착되는 제 1홀이 형성된 제 1기판; 상기 제 1홀과 대응된 센터부위에 상기 제 2반도체 칩이 안착되되, 상기 제 2반도체 칩의 제 2본딩패드 면이 윗 방향으로 향하도록 안착되는 제 3홀이 형성되며, 가장자리 부위에 다수개의 제 1비아홀이 구비된 제 3기판; 상기 제 1기판과 제 3기판 사이에 개재되며, 센터부위에는 상기 제 1 및 제 2본딩패드 사이의 제 1 및 제 2반도체 칩 부위를 노출시키는 제 2홀이 형성되고, 가장자리 부위에는 양면에 상기 제 2홀에 의해 일단이 노출되고 제 1 및 제 2본딩패드와 연결되는 메탈트레이스 및 상기 제 1비아홀과 대응되는 제 2비아홀이 각각 구비된 제 2기판; 상기 제 1 및 제 2비아홀을 덮는 각각의 볼랜드; 및 상기 볼랜드에 부착되는 각각의 솔더 볼;을 포함하는 것을 특징으로 한다.
상기 제 2홀에 의해 노출된 상기 제 1및 제 2본딩패드 사이의 제 1 및 제 2반도체 칩 부위는 비전도성 접착물질로 채우진다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 7내지 도 13은 본 발명에 따른 스택 칩 패키지를 설명하기 위한 도면으로서, 도 7은 본 발명에 따른 스택 칩 패키지의 단면도이고, 도 8은 3개의 레이어로 구성된 기판의 평면도이다. 또한, 도 9 및 도 10은 제 1기판의 평면도 및 단면도이다. 그리고, 도 11 및 도 12는 제 2기판의 평면도 및 단면도이고, 도 13 및 도 14는 제 3기판의 평면도 및 단면도이다.
본 발명에 따른 스택 칩 패키지는, 도 7에 도시된 바와 같이, 3개 레이어(layer)로 구성된 기판과, 다수개의 제1본딩패드(11a)가 구비된 제 1반도체 칩(11) 및 다수개의 제 2본딩패드(21a)가 구비된 제 2반도체 칩(21)으로 구성된다.
상기 기판은, 도 8에 도시된 바와 같이, 제 1기판(31), 제 3기판(51), 제 1기판(31) 및 제 3기판(51) 사이에 개재된 제 2기판(41)으로 구성된다.
상기 제 1기판(31)은, 도 7, 도 9 및 도 10에 도시된 바와 같이, 센터부위에 제 1반도체 칩(11)이 안착되되 제 1반도체 칩(11)의 제 1본딩패드(11a) 면에 아랫방향으로 향하도록 안착되는 제 1홀(32)이 형성되어 있다.
상기 제 3기판(51)은, 도 7, 도 13 및 도 14에 도시된 바와 같이, 모듈용 기판 또는 PCB(Print Circuit Board)과의 신호 연결을 위한 것으로서, 제 1기판(31)의 제 1홀(32)과 대응된 센터부위에 제 2반도체 칩(21)이 안착되되, 제 2반도체 칩(21)의 제 2본딩패드(21a) 면이 윗 방향으로 향하도록 안착되는 제 3홀(52)이 형성되며, 그 가장자리 부위에는 다수개의 제 1비아홀(53)이 형성되어 있다.
또한, 상기 제 2기판(41)은, 도 7, 도 11 및 도 12에 도시된 바와 같이, 제 1기판(31)과 제 3기판(51) 사이에 개재되어, 센터부위에는 제 1및 제 2본딩패드(11a)(21a) 사이의 제 1 및 제 2반도체 칩(11)(21) 부위를 노출시키는 제 2홀(42)이 형성되며, 가장자리 부위에는 제 2홀(42)에 의해 일단이 노출되는 각각의 메탈 트레이스(metal trace)(43) 및 메탈트레이스(43)의 타단 방향의 가장자리에는 제 1비아홀(53)과 대응되는 다수개의 제 2비아홀(44)이 각각 구비되어 있다. 여기서, 메탈트레이스(43)는 제 1및 제 2반도체 칩(11)(21)과의 신호 연결을 위한 것으로서, Cu 플레이트를 열압착시켜 이용한다. 또한, 제 1비아홀(53) 및 제 2비아홀(44)은 볼랜드(54)에 의해 덮이며, 볼랜드(54)에는 솔더볼(61)이 부착된다.
상기 제 1반도체 칩(11)은 제 1기판(31)의 제 1홀(32)에 안착되며, 각각의 제 1본딩패드(11a)는 제 2기판(41)의 메탈트레이스(43)와 연결된다. 또한, 상기 제 2반도체 칩(21)은 제 3기판(51)의 제 3홀(52)에 안착되며, 각각의 제 2본딩패드(21a)가 제 2기판(41)의 메탈트레이스(43)와 연결된다. 여기서, 제 1본딩패드(11a)와 메탈트레이스(43) 및 제 2본딩패드(21a)와 메탈트레이스(43)는 솔더 플레이트(미도시)에 의해 접합된다.
한편, 제 1반도체 칩(11)과 제 2반도체 칩(21) 사이에는 비전도성 접착물질(71)로 채워져 있다.
본 발명에 따르면, 기판을 제 1기판, 제 2기판 및 제 3기판 등 3개 레이어로 구성시키고, 제 2기판에는 양면에 메탈 트레이스를 형성하여 각각의 반도체 칩들과 콘택하도록 함으로써, 몰딩체가 불필요하여 패키지 전체 두께를 최소화할 수 있다.
이상에서 설명한 바와 같이, 본 발명은 기판의 양면에 가장자리 부위에 본딩패드가 구비된 반도체 칩을 대칭적으로 배치시켜 집적도를 향상시키며, 기존의 FCOB 또는 FCIP에 비해 전기적 패스(path)가 짧아져서 전기적 특성이 우수할 뿐만 아니라 패키지 두께를 최소화할 수 있다.
또한, 본 발명은 반도체 칩들 사이에 비전도성 접착물질을 채움으로써, 몰딩효과 및 열방출효과가 크다.
한편, 본 발명은 집적도를 증가시켜 경박단소화에 기여할 수 있다.
Claims (2)
- 제 1본딩패드가 구비된 제 1반도체 칩과 제 2본딩패드가 구비된 제 2반도체 칩;센터부위에 상기 제 1반도체 칩이 그의 제 1본딩패드 면이 아랫 방향으로 향하도록 안착되는 제 1홀이 형성된 제 1기판;상기 제 1홀과 대응된 센터부위에 상기 제 2반도체 칩이 안착되되, 상기 제 2반도체 칩의 제 2본딩패드 면이 윗 방향으로 향하도록 안착되는 제 3홀이 형성되며, 가장자리 부위에 다수개의 제 1비아홀이 구비된 제 3기판;상기 제 1기판과 제 3기판 사이에 개재되며, 센터부위에는 상기 제 1 및 제 2본딩패드 사이의 제 1 및 제 2반도체 칩 부위를 노출시키는 제 2홀이 형성되고, 가장자리 부위에는 양면에 상기 제 2홀에 의해 일단이 노출되고 제 1 및 제 2본딩패드와 연결되는 메탈트레이스 및 상기 제 1비아홀과 대응되는 제 2비아홀이 각각 구비된 제 2기판;상기 제 1 및 제 2비아홀을 덮는 각각의 볼랜드; 및상기 볼랜드에 부착되는 각각의 솔더 볼;을 포함하는 것을 특징으로 하는 스택 칩 패키지.
- 제 1항에 있어서, 상기 제 2홀에 의해 노출된 상기 제 1및 제 2본딩패드 사이의 제 1 및 제 2반도체 칩 부위는 비전도성 접착물질로 채우진 것을 특징으로 하는 스택 칩 패키지.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
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| Application Number | Priority Date | Filing Date | Title |
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Family
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040113825A KR100650732B1 (ko) | 2004-12-28 | 2004-12-28 | 스택 칩 패키지 |
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| Country | Link |
|---|---|
| KR (1) | KR100650732B1 (ko) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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2004
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