KR100626743B1 - Forming method of pattern in semiconductor device - Google Patents

Forming method of pattern in semiconductor device Download PDF

Info

Publication number
KR100626743B1
KR100626743B1 KR1020040059520A KR20040059520A KR100626743B1 KR 100626743 B1 KR100626743 B1 KR 100626743B1 KR 1020040059520 A KR1020040059520 A KR 1020040059520A KR 20040059520 A KR20040059520 A KR 20040059520A KR 100626743 B1 KR100626743 B1 KR 100626743B1
Authority
KR
South Korea
Prior art keywords
pattern
etching
forming
semiconductor device
reflection film
Prior art date
Application number
KR1020040059520A
Other languages
Korean (ko)
Other versions
KR20060010920A (en
Inventor
김승범
정중택
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020040059520A priority Critical patent/KR100626743B1/en
Publication of KR20060010920A publication Critical patent/KR20060010920A/en
Application granted granted Critical
Publication of KR100626743B1 publication Critical patent/KR100626743B1/en

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31127Etching organic layers
    • H01L21/31133Etching organic layers by chemical means
    • H01L21/31138Etching organic layers by chemical means by dry-etching
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/004Photosensitive materials
    • G03F7/09Photosensitive materials characterised by structural details, e.g. supports, auxiliary layers
    • G03F7/091Photosensitive materials characterised by structural details, e.g. supports, auxiliary layers characterised by antireflection means or light filtering or absorbing means, e.g. anti-halation, contrast enhancement
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274Photolithographic processes
    • H01L21/0276Photolithographic processes using an anti-reflective coating

Abstract

본 발명은 비대칭적으로 배치되며 서로 다른 패턴 사이즈를 갖는 복수의 패턴 형성 영역을 갖는 포토레지스트 패턴을 이용한 식각 공정에서 로딩 이펙트를 줄일 수 있는 반도체 소자의 패턴 형성 방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 서로 비대칭성이며 서로 다른 사이즈를 갖는 복수의 패턴 형성 영역을 갖는 마스크 패턴을 이용하여 유기기의 반사방지막을 식각함에 있어서, CF4/O2/Ar/CHF3의 가스 조합에 의한 플라즈마를 사용하되, 웨이퍼의 냉각 영역을 중앙 부분과 에지로 나뉘는 이중 영역으로 하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법을 제공한다.The present invention is to provide a method of forming a pattern of a semiconductor device that can reduce the loading effect in the etching process using a photoresist pattern having a plurality of pattern formation region having a different pattern size and asymmetrically disposed, for this purpose According to the present invention, in etching an antireflection film of an organic group by using a mask pattern having a plurality of pattern formation regions having asymmetrical and different sizes, plasma by a gas combination of CF 4 / O 2 / Ar / CHF 3 By using, but provides a method for forming a pattern of a semiconductor device, characterized in that the cooling area of the wafer is divided into a central region and a double region divided into an edge.

또한, 본 발명은, 패턴 형성 대상막 상에 유기기의 반사방지막을 형성하는 단계와, 상기 반사방지막 상에 서로 비대칭성이며 서로 다른 사이즈를 갖는 복수의 패턴 형성 영역을 갖는 마스크 패턴을 형성하는 단계와, CF4/O2/Ar/CHF3의 가스 조합에 의한 플라즈마를 사용하여 상기 마스크 패턴을 식각마스크로 상기 반사방지막을 식각하되, 상기 반사방지막의 식각시 웨이퍼의 냉각 영역을 중앙 부분과 에지로 나뉘는 이중 영역으로 하는 단계를 포함하는 반도체 소자의 패턴 형성 방법을 제공한다.In addition, the present invention is a step of forming an anti-reflection film of the organic group on the pattern formation film, and forming a mask pattern having a plurality of pattern formation regions asymmetric with each other and different sizes on the anti-reflection film And etching the anti-reflection film by using the plasma of a gas combination of CF 4 / O 2 / Ar / CHF 3 with the mask pattern as an etch mask. It provides a method of forming a pattern of a semiconductor device comprising the step of forming a double region divided into.

비대칭성 패턴, 유기기의 반사방지막(OBARC), CHF3, 로딩 이펙트(Loading effect).Asymmetrical pattern, organic antireflection film (OBARC), CHF3, Loading effect.

Description

반도체 소자의 패턴 형성 방법{FORMING METHOD OF PATTERN IN SEMICONDUCTOR DEVICE} FORMING METHOD OF PATTERN IN SEMICONDUCTOR DEVICE             

도 1은 비대칭성 콘택 형성 영역을 정의하는 포토레지스트 패턴이 형성된 평면 SEM 사진.1 is a planar SEM photograph with a photoresist pattern defining an asymmetric contact formation region.

도 2는 도 1의 포토레지스트 패턴을 식각마스크로 유기기의 반사방지막을 식각하고 a-a' 방향으로 절취한 단면 사진.FIG. 2 is a cross-sectional photograph of the anti-reflection film of an organic group being etched using the photoresist pattern of FIG. 1 as an etch mask and cut in the a-a 'direction. FIG.

도 3은 OBARC 식각 후의 웨이퍼의 각 다른 부위에 따른 단면 SEM 사진.3 is a cross-sectional SEM photograph of each other portion of the wafer after OBARC etching.

도 4a 및 도 4b는 본 발명의 일실시예에 따른 셀콘택 형성 공정을 도시한 단면도.4A and 4B are cross-sectional views illustrating a cell contact forming process according to an embodiment of the present invention.

도 5는 도 4b에 해당하는 단면 SEM 사진.Figure 5 is a cross-sectional SEM picture corresponding to Figure 4b.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

400: 기판 401 : 소자분리막400: substrate 401: device isolation film

402 : 게이트 절연막 403 : 게이트 전도막402: gate insulating film 403: gate conductive film

404 : 게이트 하드마스크 405 : 식각정지막404: gate hard mask 405: etch stop

406 : 층간절연막 407 : 유기기의 반사방지막406: interlayer insulating film 407: antireflection film of organic group

408 : 마스크 패턴 408: mask pattern

G1, G2, G3, G4 : 게이트전극 패턴G1, G2, G3, G4: gate electrode pattern

본 발명은 반도체 소자의 패턴 형성 방법에 관한 것으로, 특히 반도체 소자의 비대칭 콘택 패턴 형성 방법에 관한 것이다.The present invention relates to a method of forming a pattern of a semiconductor device, and more particularly to a method of forming an asymmetric contact pattern of a semiconductor device.

포토레지스트 패턴 형성 공정은 포토레지스트의 도포와 소프트 베이크, 노광, 현상, 하드 베이크, 세정 등의 과정을 거치며, 이렇게 형성된 포토레지스트 패턴의 형상의 하부의 패턴 형성을 위한 대상막에 선택적 식각 공정을 통해 전사한다.The photoresist pattern forming process is performed through the application of photoresist, soft baking, exposure, development, hard baking, and cleaning, and through selective etching process on the target film for pattern formation of the lower part of the shape of the photoresist pattern thus formed. Warriors

이러한 일련의 공정 과정을 포토리소그라피 공정이라 하며, 이 중 장비의 한계로 인해 가장 극복하기 힘든 과정이 노광 공정이다.This series of processes is called a photolithography process, and the most difficult process to overcome is due to the limitations of equipment.

한편, 포토레지스트에 레티클에 새겨진 패턴을 전사시키기 위해서는 원하는 부분에서만 투과와 반사를 하여야 하며, 포토레지스트의 막 표면의 균일성과 패턴 형성 대상막과의 접착 특성이 양호하여야 한다.On the other hand, in order to transfer the pattern engraved on the reticle to the photoresist should be transmitted and reflected only in the desired portion, and the uniformity of the film surface of the photoresist and the adhesion characteristics with the pattern forming film should be good.

노광시의 난반사 방지와 포토레지스트와 패턴 형성 대상막 사이의 접착력 향상을 위해 사용되는 것이 반사방지막(Anti-Reflective Coating)이며, 포토레지스트와 유사한 막질로 인해 접착력이 우수하고 포토레지스트 제거시 용이하게 제거할 수 있는 특징이 있어 반사방지막으로 유기기(Organic)를 사용한다.Anti-Reflective Coating is used to prevent diffuse reflection at the time of exposure and to improve the adhesion between the photoresist and the pattern-forming film. There is a feature that can be used as an anti-reflection film (Organic).

패턴 형성을 위한 식각 과정에서 패턴 변형에 가장 많은 영향을 미치는 과정이 포토레지스트 패턴을 마스크로 반사방지막을 식각하는 과정이므로, 반사방지막 식각 시에는 특히 식각 레시피에 대한 주의가 필요하다.Since the anti-reflective layer is etched using the photoresist pattern as a mask in the etching process for pattern formation, the etch recipe needs to be particularly careful when etching the anti-reflective layer.

도 1은 비대칭성 콘택 형성 영역을 정의하는 포토레지스트 패턴이 형성된 평면 SEM(Scanning Electron Microscopy) 사진이다.1 is a planar scanning electron microscopy (SEM) photograph in which a photoresist pattern defining an asymmetric contact formation region is formed.

도 1을 참조하면, 비교적 큰 사이즈를 갖는 '(1)'의 콘택 형성 영역과 이보다 작은 사이즈를 갖는 '(2)'의 콘택 형성 영역을 갖는 포토레지스트 패턴(PR)이 형성되어 있다.Referring to FIG. 1, a photoresist pattern PR having a contact formation region of '(1)' having a relatively large size and a contact formation region of '(2)' having a smaller size is formed.

도 2는 도 1의 포토레지스트 패턴을 식각마스크로 유기기의 반사방지막을 식각하고 a-a' 방향으로 절취한 단면 사진이다.FIG. 2 is a cross-sectional photograph of an anti-reflection film of an organic group being etched using the photoresist pattern of FIG. 1 as an etch mask and cut in the a-a 'direction.

도 2를 참조하면, 하부에 패턴 형성 대상막인 산화막(Oxide)이 형성되어 있고, 산화막(Oxide) 상에는 유기기의 반사방지막(OBARC)이 패터닝되어 있으며, 유기기의 반사방지막(OBARC) 상에는 포토레지스트 패턴(PR)이 형성되어 있다.Referring to FIG. 2, an oxide film (Oxide), which is a pattern forming film, is formed below, an antireflection film (OBARC) of an organic group is patterned on the oxide film (Oxide), and a photoresist is formed on the antireflection film (OBARC) of an organic group. The resist pattern PR is formed.

여기서, '(1)'은 예컨대, 셀콘택 영역 중 비트라인 콘택 형성 영역이고, '(2)'는 스토리지노드 콘택 형성 영역이다.Here, '(1)' is, for example, a bit line contact forming region of the cell contact region, and '(2)' is a storage node contact forming region.

이와 같은 크기가 서로 다른 비대칭성 콘택 식각시에 유기기의 반사방지막(OBARC) 식각 후 산화막(Oxide)의 손실되는 양이 양 콘택 영역 간에 서로 다르다. 이로 인해, 콘택 각각의 식각 속도와 임계치수(Critical Domension; 이하 CD라 함)의 차 즉, CD 바이어스(Bias)가 서로 다르게 나타난다.In the case of etching the asymmetrical contacts having different sizes, the amount of oxides lost after etching the antireflection film (OBARC) of the organic group is different between the contact areas. As a result, the difference between the etching rate and the critical dimension (hereinafter, referred to as CD) of each contact, that is, CD bias, is different from each other.

여기서, CD 바이어스는 현상 후의 패턴의 CD 즉, DICD(Develop Inspection Critical Dimension)에서 최종 패턴 형성 후의 CD 즉, FICD(Final Inspection Critical Dumension)의 차이를 나타낸다.Here, the CD bias indicates the difference between the CD of the pattern after development, that is, the CD after the final pattern formation in the Development Inspection Critical Dimension (DICD), that is, the Final Inspection Critical Dumension (FICD).

이 때, 상대적으로 CD가 큰 '(1)'의 부분은 식각 속도가 빨라서 자기정렬콘택(Self Align Contact; 이하 SAC이라 함) 식각 공정에서의 페일(Fail)을 유발시킬 수 있고, CD가 작은 '(2)'의 부분은 식각 속도가 느려서 콘택 낫 오픈(Contact not open)이 발생할 가능성이 증가한다.At this time, the portion of '(1)', which has a relatively large CD, may cause a fail in the self alignment contact (hereinafter referred to as SAC) etching process due to the rapid etching speed, and the small CD The part of '(2)' is etched slowly, increasing the likelihood of contact not open.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 비대칭적으로 배치되며 서로 다른 패턴 사이즈를 갖는 복수의 패턴 형성 영역을 갖는 포토레지스트 패턴을 이용한 식각 공정에서 로딩 이펙트(Loading effect)를 줄일 수 있는 반도체 소자의 패턴 형성 방법을 제공하는 것을 그 목적으로 한다.
The present invention has been proposed to solve the above problems of the prior art, and has a loading effect in an etching process using a photoresist pattern having a plurality of pattern formation regions arranged asymmetrically and having different pattern sizes. It is an object of the present invention to provide a method for forming a pattern of a semiconductor device which can be reduced.

상기의 목적을 달성하기 위해 본 발명은, 서로 비대칭성이며 서로 다른 사이즈를 갖는 복수의 패턴 형성 영역을 갖는 마스크 패턴을 이용하여 유기기의 반사방지막을 식각함에 있어서, CF4/O2/Ar/CHF3의 가스 조합에 의한 플라즈마를 사용하되, 웨이퍼의 냉각 영역을 중앙 부분과 에지로 나뉘는 이중 영역으로 하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법을 제공한다.In order to achieve the above object, the present invention, in etching the anti-reflection film of the organic group by using a mask pattern having a plurality of pattern formation regions asymmetric with each other and different sizes, CF 4 / O 2 / Ar / A plasma forming method using a combination of gases of CHF 3 is provided, and the method for forming a pattern of a semiconductor device is characterized in that the cooling region of the wafer is a double region divided into a central portion and an edge.

또한, 상기의 목적을 달성하기 위해 본 발명은, 패턴 형성 대상막 상에 유기기의 반사방지막을 형성하는 단계와, 상기 반사방지막 상에 서로 비대칭성이며 서로 다른 사이즈를 갖는 복수의 패턴 형성 영역을 갖는 마스크 패턴을 형성하는 단계와, CF4/O2/Ar/CHF3의 가스 조합에 의한 플라즈마를 사용하여 상기 마스크 패턴을 식각마스크로 상기 반사방지막을 식각하되, 상기 반사방지막의 식각시 웨이퍼의 냉각 영역을 중앙 부분과 에지로 나뉘는 이중 영역으로 하는 단계를 포함하는 반도체 소자의 패턴 형성 방법을 제공한다.In order to achieve the above object, the present invention provides a method for forming an anti-reflection film of organic groups on a pattern-forming film, and forming a plurality of pattern-forming areas having a different size and asymmetry on the anti-reflection film. Forming the mask pattern, and etching the anti-reflection film using the mask pattern as an etch mask using plasma of a gas combination of CF 4 / O 2 / Ar / CHF 3 , wherein the anti-reflection film is etched. Provided is a method of forming a pattern of a semiconductor device comprising the step of forming a cooling region into a dual region divided into a central portion and an edge.

본 발명은 서로 다른 사이즈를 갖는 콘택 등의 비대칭 패턴 형성시 로딩 이펙트를 줄이기 위한 것으로, 유기기의 반사방지막 식각시의 레시피를 조절함으로써, 이러한 로딩 이펙트를 줄일 수 있다. 종래의 경우에는 유기기의 반사방지막을 건식 식각하기 위해 CF4/O2/Ar을 사용하였는 바, 본 발명에서는 이에 CHF3 가스를 첨가하고 반응로의 압력과 각각의 가스의 유량 및 플라즈마 소스 파워(Plasma source power) 및 바이어스 파워(Bias power)를 최적화하여 로딩 이펙트를 최대한 억제한다.The present invention is to reduce the loading effect when forming asymmetric patterns, such as contacts having different sizes, by adjusting the recipe during the anti-reflection film etching of the organic group, it is possible to reduce the loading effect. In the conventional case, CF 4 / O 2 / Ar was used to dry etch the anti-reflection film of the organic group. In the present invention, CHF 3 gas is added thereto, and the pressure of the reactor, the flow rate of each gas, and the plasma source power are used. Optimize the Plasma source power and bias power to minimize the loading effect.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.

본 발명은 패턴 형성 대상막 즉, 피식각층에 비대칭성의 서로 다른 사이즈를 갖는 복수의 패턴 영역을 정의할 때, 발생하는 로딩 이펙트를 억제하기 위해 패턴 형성시 로딩 이펙트 등과 같은 패턴 변형에 가장 큰 영향을 미치는 유기기의 방사방지막(이하에서는 BARC라 함) 식각 공정의 레시피를 적절하게 조절한다.According to the present invention, when defining a plurality of pattern regions having different sizes of asymmetry in the pattern forming layer, that is, the etched layer, the greatest influence on pattern deformation such as loading effects during pattern formation is suppressed in order to suppress the loading effects that occur. The recipe adjusts the recipe of the anti-radiation film (hereinafter referred to as BARC) of organic group etching process appropriately.

즉, 이를 위해 CHF3 가스를 첨가하고 소스 파워와 바이어스 파워 등을 조절한다.In other words, CHF 3 gas is added to control the source power and bias power.

하기의 표 1은 공정 파라메타의 변화에 따른 식각률과 로딩 이펙트의 변화를 도시한다.Table 1 below shows the change of the etching rate and the loading effect according to the change of the process parameters.

파라메타Parameter 식각률Etching rate 로딩 이펙트Loading effect 압력pressure 증가increase 증가increase 증가increase 소스 파워Source power 증가increase 감소decrease 감소decrease 바이어스 파워Bias power 증가increase 증가increase 증가increase CF4 CF 4 증가increase 증가increase 상호연동Interlocking CHF3 CHF 3 증가increase 감소decrease 상호연동Interlocking O2 O 2 증가increase 증가increase 상호연동Interlocking

여기서, 로딩 이펙트가 크다는 것은, 패턴의 크기에 따른 식각률과 CD 바이어스 변하량이 크다는 것을 의미한다.Here, the large loading effect means that the etching rate and the CD bias variation amount according to the size of the pattern are large.

표 1을 참조하면, 압력을 증가시킬 수록 식각률은 증가하는 반면, 로딩 이펙트가 증가하는 문제가 발생하며, 소스 파워 즉 탑 파워(Top power)를 증가시킬 수록 식각률과 로딩 이펙트는 감소한다. 또한, 바이어스 파워 즉, 바텀 파워(Bottom power)를 증가시킬 수록 식각률과 로딩 이펙트가 증가한다.Referring to Table 1, as the pressure increases, the etching rate increases, while the loading effect increases, and as the source power, that is, the top power, the etching rate and the loading effect decrease. In addition, as the bias power, that is, the bottom power, the etching rate and the loading effect increase.

식각 가스의 경우 CF4와 O2는 그 플로우 레이트(Flow rate)를 증가시킬수록 식각률은 증가하는 반면, CHF3는 역으로 플로우 레이트를 증가시킬수록 식각률은 감소한다.In case of etching gas, CF 4 and O 2 increase the etch rate as the flow rate increases, while CHF 3 conversely decreases the etch rate as the flow rate increases.

한편, CF4, O2, CHF3의 플로우 레이트 증가 또는 감소에 따른 로딩 이펙트는 상호 연동되는 특징이 있다.On the other hand, the loading effect of the increase or decrease of the flow rate of CF 4 , O 2 , CHF 3 is characterized in that the interworking.

이를 통해 OBARC 식각시 이러한 각 파라메타를 적절하게 사용함으로 인해 식각율도 높이고 로딩 이펙트를 줄일 수 있다.This allows the proper use of each of these parameters for OBARC etching, resulting in higher etch rates and reduced loading effects.

산화막 계열의 층간절연막을 식각하는 SAC 식각 구조를 갖는 콘택 식각 공정에서 서로 다른 사이즈에 따른 마스크를 따로 사용하지 않고, 하나의 마스크를 이용할 수 있는 OBARC에 대한 최적의 식각 레시피는 '15mTorr의 압력/1500W의 소스 파워/500W의 버이어스 파워/40SCCM의 CF4/12SCCM의 CHF3/12SCCM의 O2/300SCCM의 Ar'이다.The optimal etching recipe for OBARC which can use one mask without using masks according to different sizes in the contact etching process with SAC etching structure for etching oxide layer-based interlayer insulating film is pressure of '15mTorr / 1500W Source power of 500W / Buser power / 40SCCM CF 4 / 12SCCM CHF 3 / 12SCCM O 2 / 300SCCM Ar '.

즉, 본 발명에서는 O2와 CHF3의 플로우 레이트를 동일하게 사용하고, CF4의 플로우 레이트를 O2+CHF3와 유사하게 하여 가스 플라즈마를 형성했을 때, 가장 작은 로딩 이펙트를 나타내었다.That is, in the present invention, when the gas plasma is formed by using the same flow rate of O 2 and CHF 3 and making the flow rate of CF 4 similar to that of O 2 + CHF 3 , the smallest loading effect is shown.

도 3은 OBARC 식각 후의 웨이퍼의 각 다른 부위에 따른 단면 SEM 사진이다.3 is a cross-sectional SEM photograph of each other portion of the wafer after OBARC etching.

도 3을 참조하면, 각기 다른 영역에서 식각률이 거의 유사하게 나타나며, 이로 인해 로딩 이펙트가 감소하였음을 확인할 수 있다.Referring to FIG. 3, the etching rate is almost similar in different regions, and thus, the loading effect is reduced.

즉, 본 발명은 서로 다른 사이즈를 가지며 서로 대칭성이 없는 복수의 패턴 형성 영역을 갖는 포토레지스트 패턴을 식각마스크로 OBARC를 식각함에 있어서, 기존의 CF4/O2의 가스 분위기에 CHF3를 첨가하여 사용하고 이 때, O2 와 CHF3의 플로우 레이트를 실질적으로 동일하게 사용하고, CF4의 플로우 레이트를 O2+CHF3와 유사하게 하여 가스 플라즈마를 형성했을 때, 가장 작은 로딩 이펙트를 나타내도록 한다.That is, in the present invention, in etching OBARC with an etch mask using a photoresist pattern having a plurality of pattern formation regions having different sizes and symmetry, CHF 3 is added to a gas atmosphere of CF 4 / O 2 . In this case, the flow rates of O 2 and CHF 3 are substantially the same, and the flow rate of CF 4 is similar to that of O 2 + CHF 3 to form the smallest loading effect when forming a gas plasma. do.

또한, 바이어스 파워를 소스 파워 대비 20% ∼ 40% 정도로 사용하고, 이 때 소스 파워를 1200W ∼ 1800W를 사용한다. 반응로의 압력을 10mTorr ∼ 20mTorr 정도의 중저압으로 유지한다.In addition, the bias power is used about 20% to 40% of the source power, and the source power is 1200W to 1800W. The pressure of the reactor is maintained at a low to medium pressure of about 10 mTorr to 20 mTorr.

CF4의 플로우 레이트는 O2+CHF3의 플로우 레이트의 1.5배 ∼ 2배로 하며, 이 때 CF4는 30SCCM ∼ 60SCCM을 사용한다. O2와 CHF3의 플로우 레이트의 허용 범위는 1:0.8 ∼ 1:1.2이다. Ar의 플로우 레이트는 CF4, CHF3 및 O2 전체의 플로우 레이트의 3배 ∼ 4.5배로 한다.The flow rate of CF 4 is 1.5 to 2 times the flow rate of O 2 + CHF 3 , and CF 4 uses 30 SCCM to 60 SCCM. The allowable range of the flow rates of O 2 and CHF 3 is 1: 0.8 to 1: 1.2. Flow rate of Ar is CF 4, CHF 3 and O 2 to 3-fold to 4.5-fold of the total of the flow rate.

한편, 이러한 식각 진행시 웨이퍼의 냉각 영역(Cooling zone)을 이중 영역(Dual zone)으로 하며, 웨이퍼 중앙 부분에서는 웨이퍼 에지에 비해 He의 압력을 1.5배 ∼ 2.5배로 한다.On the other hand, during the etching process, the cooling zone of the wafer is a dual zone, and the pressure of He is 1.5 to 2.5 times that of the wafer edge at the center portion of the wafer.

이러한 식각 공정은 HELICAL, HELICON, ECR(electron cyclotron resonance), TCP(transfomer coupled plasma), MERIE(magnetically enhanced reactive ion etching), SWP(surface wave plasma) 등 플라즈마를 사용하는 모든 식각 장비에서 적용이 가능하다.This etching process can be applied to any etching apparatus using plasma such as HELICAL, HELICON, electron cyclotron resonance (ECR), transfomer coupled plasma (TCP), magnetically enhanced reactive ion etching (MERIE), and surface wave plasma (SWP). .

도 4a 및 도 4b는 본 발명의 일실시예에 따른 셀콘택 형성 공정을 도시한 단면도로서, 이를 참조하여 본 발명의 일실시예에 따른 콘택 형성 공정을 살펴본다.4A and 4B are cross-sectional views illustrating a cell contact forming process according to an embodiment of the present invention, with reference to this, a contact forming process according to an embodiment of the present invention will be described.

먼저, 도 4a에 도시된 바와 같이, 소자분리막(401) 및 웰 등의 반도체 소자를 이루기 위한 여러 요소가 형성된 반도체 기판(400) 상에 게이트 하드마스크(404)/게이트 전도막(403)/게이트 절연막(402)이 적층된 게이트전극 패턴(G1 ∼ G4)을 형성한다.First, as shown in FIG. 4A, a gate hard mask 404 / gate conductive film 403 / gate is formed on a semiconductor substrate 400 on which various elements for forming semiconductor devices such as an isolation layer 401 and a well are formed. Gate electrode patterns G1 to G4 on which the insulating film 402 is stacked are formed.

게이트 절연막(402)은 실리콘 산화막 등의 통상적인 산화막 계열의 물질막을 이용하고, 게이트 전도막(403)은 통상 폴리실리콘, W, WN, WSix 또는 이들의 조합된 형태를 이용한다. The gate insulating film 402 uses a conventional oxide film-based material film such as a silicon oxide film, and the gate conductive film 403 uses a polysilicon, W, WN, WSi x, or a combination thereof.

게이트 하드마스크(404)는 후속 콘택 형성을 위한 식각 공정 중 층간절연막을 식각하여 콘택홀을 형성하는 과정에서 게이트 전도막(403)을 보호하기 위한 것으로서, 층간절연막과 식각 속도가 현저하게 차이나는 물질을 사용한다. 예컨대, 층간절연막으로 산화막 계열을 사용할 경우에는 실리콘 질화막(SiN) 또는 실리콘 산화질화막(SiON) 등의 질화막 계열의 물질을 사용하고, 층간절연막으로 폴리머계 저유전율막을 사용할 경우에는 산화막 계열의 물질을 사용한다.The gate hard mask 404 is a material for protecting the gate conductive layer 403 in the process of forming the contact hole by etching the interlayer insulating layer during the etching process for subsequent contact formation, and the etching speed is significantly different from that of the interlayer insulating layer. Use For example, when an oxide-based layer is used as the interlayer insulating film, a nitride-based material such as silicon nitride film (SiN) or a silicon oxynitride film (SiON) is used, and when a polymer-based low dielectric film is used as the interlayer insulating film, an oxide-based material is used. do.

게이트전극 패턴(G1 ∼ G4) 사이의 기판(700)에 소스/드레인 접합 등의 불순물 확산영역(도시하지 않음)을 형성한다.An impurity diffusion region (not shown) such as a source / drain junction is formed in the substrate 700 between the gate electrode patterns G1 to G4.

게이트전극 패턴(G1 ∼ G4)이 형성된 프로파일을 따라 예컨대, 질화막의 단독 또는 복수의 구조 또는 질화막/산화막/질화막 구조를 갖는 스페이서(도시하지 않음)를 형성한다.A spacer (not shown) having, for example, a single or a plurality of structures of the nitride film or a nitride film / oxide film / nitride film structure is formed along the profile in which the gate electrode patterns G1 to G4 are formed.

이어서, 스페이서가 형성된 전면에 후속 SAC 방식을 이용한 식각 공정에서 게이트 전극 패턴(G1 ∼ G4) 등의 하부 구조의 어택을 방지하기 위해 식각 멈춤 역할을 하는 식각정지막(405)을 형성한다. 이 때, 하부 구조의 프로파일을 따라 식각정지막(405)이 형성되도록 하는 것이 바람직하며, 질화막 계열의 물질막을 이용한다.Subsequently, an etch stop layer 405 is formed on the entire surface where the spacer is formed in order to prevent attack of underlying structures such as the gate electrode patterns G1 to G4 in an etching process using a subsequent SAC method. In this case, the etch stop film 405 is preferably formed along the profile of the lower structure, and a nitride film-based material film is used.

이어서, 식각정지막(405)이 형성된 전체 구조 상부에 산화막 계열의 층간절연막(406)을 형성한다.Next, an oxide-based interlayer insulating film 406 is formed on the entire structure where the etch stop film 405 is formed.

층간절연막(406)으로 산화막 계열의 물질막을 이용할 경우에는 BSG(Boro Silicate Glass)막, BPSG(Boro Phoshpo SIlicate Glass)막, PSG(Phospho Silicate Glass)막, TEOS(Tetra Ethyl Ortho Silicate)막, HDP(High Density Plasma) 산화막, SOG(Spin On Glass)막 또는 APL(Advanced Planarization Layer)막 등을 이용하며, 층간절연막(406)으로 산화막 계열 이외의 물질막을 이용할 경우에는 무기 또는 유기 계열의 저유전율막을 이용할 수 있다.When using an oxide-based material film as the interlayer insulating film 406, a BSG (Boro Silicate Glass) film, BOSG (Boro Phoshpo SIlicate Glass) film, PSG (Phospho Silicate Glass) film, TEOS (Tetra Ethyl Ortho Silicate) film, and HDP ( High Density Plasma oxide film, SOG (Spin On Glass) film, or APL (Advanced Planarization Layer) film, etc. are used, and when the interlayer insulating film 406 uses a material film other than oxide film, an inorganic or organic low dielectric film is used. Can be.

이어서, 후속 포토리소그라피 공정에서의 마진을 확보하기 위해 제1층간절연막(311) 상부를 화학기계적연마(Chemical Mechanical Polishing; 이하 CMP라 함) 또는 에치백 공정을 이용하여 평탄화시킨다.Subsequently, in order to secure a margin in a subsequent photolithography process, the upper portion of the first interlayer insulating film 311 is planarized by using chemical mechanical polishing (hereinafter referred to as CMP) or etch back process.

이어서, 평탄화된 층간절연막(406) 상에 OBARC(407)를 형성한다.Next, an OBARC 407 is formed on the planarized interlayer insulating film 406.

OBARC(407)는 포토레지스트 패턴 형성시 층간절연막(406) 도는 희생 하드마스크용 물질막과 포토레지스트 패턴 사이에 배치하며, 패턴 형성을 위한 노광시 하 부의 광반사도가 높아 난반사가 이루어져 원하지 않는 패턴이 형성되는 것을 방지하며, 하부 구조와 포토레지스트의 접착력을 향상시킬 목적으로 사용한다. 이 때, OBARC(407)는 포토레지스트와 그 식각 특성이 유사한 유기기이므로 제거가 용이하고 포토레지스트와 접착력이 우수한 장점이 있다.The OBARC 407 is disposed between the interlayer insulating film 406 or the sacrificial hard mask material film and the photoresist pattern when forming the photoresist pattern. It is used for the purpose of preventing the formation and improving the adhesion between the lower structure and the photoresist. At this time, since the OBARC 407 is an organic group similar to the photoresist and the etching characteristics thereof, the OBARC 407 is easy to remove and has excellent adhesive strength with the photoresist.

이어서, OBARC(407) 상에 CD1 ∼ CD3의 서로 다른 콘택 사이즈의 콘택 예정 영역을 갖는 마스크 패턴(408)을 형성한다.Subsequently, a mask pattern 408 having contact scheduled regions of different contact sizes of CD1 to CD3 is formed on the OBARC 407.

여기서, 마스크 패턴(408)은 통상의 포토레지스트 패턴일 수도 있고, 포토레지스트 패턴과 희생 하드마스크를 포함할 수도 있고, 희생 하드마스크 만을 지칭할 수도 있다. 희생 하드마스크 재료로는 Al2O3 또는 질화막 계열의 절연성 물질이나 텅스텐 또는 폴리실리콘 등의 전도성 물질을 이용할 수 있다.Here, the mask pattern 408 may be a conventional photoresist pattern, may include a photoresist pattern and a sacrificial hard mask, or may refer to only a sacrificial hard mask. As the sacrificial hard mask material, an insulating material based on Al 2 O 3 or a nitride film, or a conductive material such as tungsten or polysilicon may be used.

즉, 이는 포토리소그라피 공정에서의 해상력의 한계로 인한 포토레지스트의 식각 내성을 확보하고 패턴 변형을 방지하기 위해 텅스텐, 폴리실리콘 또는 질화막 등의 희생 하드마스크를 사용할 수도 있음을 나타낸다.That is, this indicates that a sacrificial hard mask such as tungsten, polysilicon, or nitride may be used to secure the etching resistance of the photoresist and prevent the pattern deformation due to the limitation of the resolution in the photolithography process.

포토레지스트 패턴 형성 공정을 보다 구체적으로 살펴 보면, 반사방지막 또는 하드마스크용 물질막 등의 하부 구조 상에 F2 노광원용 또는 ArF 노광원용의 포토레지스트 예를 들어, ArF 노광원용 포토레지스트인 COMA 또는 아크릴레이드를 스핀 코팅 등의 방법을 통해 적절한 두께로 도포한 다음, F2 노광원 또는 ArF 노광원과 콘택 플러그의 폭을 정의하기 위한 소정의 레티클(도시하지 않음)을 이용하여 포토레지스트의 소정 부분을 선택적으로 노광하고, 현상 공정을 통해 노광 공정에 의해 노광되거나 혹은 노광되지 않은 부분을 잔류시킨 다음, 후세정 공정 등을 통해 식각 잔유물 등을 제거함으로써 셀 콘택 오픈 마스크인 포토레지스트 패턴을 형성한다.Looking at the photoresist pattern forming process in more detail, the photoresist for F 2 exposure source or ArF exposure source, for example, a photoresist for ArF exposure source COMA or acrylic on the underlying structure such as an antireflection film or a hard mask material film Apply the laid to an appropriate thickness, such as by spin coating, and then use a reticle (not shown) to define the width of the contact plug or F 2 exposure source or ArF exposure source and then remove a portion of the photoresist. The photoresist pattern, which is a cell contact open mask, is formed by selectively exposing and leaving portions exposed or unexposed by the exposure process through a developing process and then removing etching residues through a post-cleaning process or the like.

여기서, 포토레지스트 패턴은 홀타입, 바타입 또는 티타입 등의 형태를 사용할 수 있다.Here, the photoresist pattern may be in the form of a hole type, bar type or tee type.

이어서, 마스크 패턴(408)을 식각마스크로 OBARC(407)을 식각하여 패턴 형성 영역을 정의한다. 이 때, 층간절연막(406)의 일부도 도면부호 'X'와 같이 일부 식각될 수 있다.Subsequently, the OBARC 407 is etched using the mask pattern 408 as an etch mask to define the pattern formation region. In this case, a part of the interlayer insulating film 406 may be partially etched, as shown by reference numeral 'X'.

상기한 바와 같이, 서로 다른 사이즈 CD1 ∼ CD3를 가지며 서로 대칭성이 없는 콘택 패턴 형성 영역을 갖는 마스크 패턴(408)을 식각마스크로 OBARC(407)를 식각함에 있어서, 종래에 사용하던 CF4/O2의 가스 분위기에 CHF3를 첨가하여 사용하고 이 때, O2와 CHF3의 플로우 레이트를 동일하게 사용한다. 또한, CF4의 플로우 레이트를 O2+CHF3와 유사하게 하여 가스 플라즈마를 형성했을 때, 가장 작은 로딩 이펙트를 나타내도록 한다.As described above, in etching the OBARC 407 with the mask pattern 408 having the different size CD1 to CD3 and the contact pattern forming region having no symmetry therebetween, the CF 4 / O 2 CHF 3 is added to and used in the gas atmosphere, and the flow rates of O 2 and CHF 3 are used in the same manner. In addition, the flow rate of CF 4 is similar to O 2 + CHF 3 to form the smallest loading effect when forming a gas plasma.

또한, 바이어스 파워를 소스 파워 대비 20% ∼ 405 정도로 사용하고, 이 때 소스 파워를 1200W ∼ 1800W를 사용한다. 반응로의 압력을 10mTorr ∼ 20mTorr 정도의 중저압으로 유지한다.In addition, bias power is used about 20 to 405 compared with source power, and source power is 1200W-1800W at this time. The pressure of the reactor is maintained at a low to medium pressure of about 10 mTorr to 20 mTorr.

CF4의 플로우 레이트는 O2+CHF3의 플로우 레이트의 1.5배 ∼ 2배로 하며, 이 때 CF4는 30SCCM ∼ 60SCCM을 사용한다. O2와 CHF3의 플로우 레이트의 허용 범위는 1:0.8 ∼ 1:1.2이다. Ar의 플로우 레이트는 CF4, CHF3 및 O2 전체의 플로우 레이트의 3배 ∼ 4.5배로 한다.The flow rate of CF 4 is 1.5 to 2 times the flow rate of O 2 + CHF 3 , and CF 4 uses 30 SCCM to 60 SCCM. The allowable range of the flow rates of O 2 and CHF 3 is 1: 0.8 to 1: 1.2. Flow rate of Ar is CF 4, CHF 3 and O 2 to 3-fold to 4.5-fold of the total of the flow rate.

한편, 이러한 식각 진행시 웨이퍼의 냉각 영역(Cooling zone)을 이중 영역(Dual zone)으로 하며, 웨이퍼 중앙 부분에서는 웨이퍼 에지에 비해 He의 압력을 1.5배 ∼ 2.5배로 한다.On the other hand, during the etching process, the cooling zone of the wafer is a dual zone, and the pressure of He is 1.5 to 2.5 times that of the wafer edge at the center portion of the wafer.

이러한 식각 공정은 HELICAL, HELICON, ECR, TCP, MERIE, SWP 등 플라즈마를 사용하는 모든 식각 장비에서 적용이 가능하다.This etching process is applicable to all etching equipment using plasma such as HELICAL, HELICON, ECR, TCP, MERIE, SWP.

따라서, 패턴 형성시 패턴 변형 등에 가장 큰 영향을 미치는 OBARC(407) 식각시 패턴의 크기에 따라 식각률과 CD 바이어스의 변화량의 차이를 나타내는 로딩 이펙트를 줄일 수 있다.Therefore, the loading effect indicating the difference between the etch rate and the CD bias variation depending on the size of the pattern during the OBARC 407 etching, which has the greatest influence on pattern deformation during pattern formation, can be reduced.

도 5는 도 4b에 해당하는 단면 SEM 사진이다.5 is a cross-sectional SEM photograph corresponding to FIG. 4B.

도 5를 참조하면, 패턴 형성시 로딩 이펙트가 확연하게 감소하였음을 확인할 수 있다.Referring to Figure 5, it can be seen that the loading effect is significantly reduced when forming the pattern.

전술한 바와 같이 이루어지는 본 발명은, 서로 다른 사이즈를 갖는 콘택 등의 비대칭 패턴 형성을 위한 유기기의 반사방지막 식각시의 CF4/O2/Ar 가스에 CHF 3 가스를 첨가하고 반응로의 압력과 각각의 가스의 유량 및 플라즈마 소스 파워 및 바이어스 파워를 최적화하여 로딩 이펙트를 최대한 억제할 수 있음을 실시예를 통 해 알아 보았다.According to the present invention, the CHF 3 gas is added to the CF 4 / O 2 / Ar gas during etching of the antireflection film of the organic group to form an asymmetric pattern, such as a contact having a different size. In the examples, the flow rate of each gas, the plasma source power, and the bias power can be optimized to suppress the loading effect as much as possible.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

예컨대, 본 발명의 패턴의 형태로 전술한 예에서는 콘택홀 패턴을 그 예로 하였으마, 이외에도 라인/스페이스 형태 등 유기기의 반사방지막을 사용하는 모든 패턴 형성 공정에 적용이 가능하다.For example, in the above-described example in the form of the pattern of the present invention, the contact hole pattern is taken as an example, and in addition, the contact hole pattern may be applied to any pattern forming process using an anti-reflection film of an organic group such as a line / space form.

상술한 바와 같은 본 발명은, 패턴 형성시 로딩 이펙트를 줄여 수율을 높일 수 있으며, 서로 다른 사이즈를 갖는 여러 개의 패턴을 하나의 마스크를 이용하여 형성할 수 있어 생산성을 높이는 효과가 있다.As described above, the present invention can increase the yield by reducing the loading effect during pattern formation, and can increase the productivity by forming a plurality of patterns having different sizes using one mask.

Claims (9)

서로 비대칭성이며 서로 다른 사이즈를 갖는 복수의 패턴 형성 영역을 갖는 마스크 패턴을 이용하여 유기기의 반사방지막을 식각함에 있어서,In etching the anti-reflection film of the organic group by using a mask pattern having a plurality of pattern formation regions which are asymmetric with each other and have different sizes, CF4/O2/Ar/CHF3의 가스 조합에 의한 플라즈마를 사용하되, 웨이퍼의 냉각 영역을 중앙 부분과 에지로 나뉘는 이중 영역으로 하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.A plasma formation method using a gas combination of CF 4 / O 2 / Ar / CHF 3 , wherein the cooling region of the wafer is a double region divided into a center portion and an edge. 패턴 형성 대상막 상에 유기기의 반사방지막을 형성하는 단계;Forming an anti-reflection film of organic groups on the pattern formation target film; 상기 반사방지막 상에 서로 비대칭성이며 서로 다른 사이즈를 갖는 복수의 패턴 형성 영역을 갖는 마스크 패턴을 형성하는 단계; 및Forming a mask pattern on the anti-reflection film having a plurality of pattern formation regions which are asymmetric with each other and have different sizes; And CF4/O2/Ar/CHF3의 가스 조합에 의한 플라즈마를 사용하여 상기 마스크 패턴을 식각마스크로 상기 반사방지막을 식각하되, 상기 반사방지막의 식각시 웨이퍼의 냉각 영역을 중앙 부분과 에지로 나뉘는 이중 영역으로 하는 단계The antireflection layer is etched using the plasma patterned gas of CF 4 / O 2 / Ar / CHF 3 as an etch mask, and the cooling region of the wafer is divided into a center portion and an edge when the antireflection layer is etched. Steps to Dual Zone 를 포함하는 반도체 소자의 패턴 형성 방법.Pattern forming method of a semiconductor device comprising a. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 복수의 패턴 형성 영역은, 콘택홀 패턴 형성 영역인 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.And the plurality of pattern forming regions are contact hole pattern forming regions. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 반사방지막을 식각하는 단계에서,In etching the anti-reflection film, O2와 CHF3의 플로우 레이트를 실질적으로 동일하게 사용하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.A method of forming a pattern in a semiconductor device, characterized by using substantially the same flow rates of O 2 and CHF 3 . 제 4 항에 있어서,The method of claim 4, wherein 상기 반사방지막을 식각하는 단계에서, O2와 CHF3의 플로우 레이트의 허용 범위를 1:0.8 내지 1:1.2로 하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.In the step of etching the anti-reflection film, the pattern forming method of the semiconductor device, characterized in that the allowable range of the flow rate of O 2 and CHF 3 1: 1: 0.8 to 1: 1.2. 제 5 항에 있어서,The method of claim 5, 상기 반사방지막을 식각하는 단계에서, CF4의 플로우 레이트는 O2+CHF3의 플로우 레이트의 1.5배 내지 2배로 하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.In the etching of the anti-reflection film, the flow rate of CF 4 is 1.5 to 2 times the flow rate of O 2 + CHF 3 The pattern forming method of a semiconductor device. 제 6 항에 있어서,The method of claim 6, 상기 반사방지막을 식각하는 단계에서, In etching the anti-reflection film, 상기 CF4의 플로우 레이트를 30SCCM ∼ 60SCCM으로 하고, 바이어스 파워를 소스 파워 대비 20% 내지 40%로 사용하며, 소스 파워를 1200W 내지 1800W로 하며. 반응로의 압력을 10mTorr 내지 20mTorr로 유지하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.The flow rate of the CF 4 is 30SCCM to 60SCCM, the bias power is 20% to 40% of the source power, and the source power is 1200W to 1800W. A method of forming a pattern in a semiconductor device, characterized in that the pressure of the reactor is maintained at 10 mTorr to 20 mTorr. 제 7 항에 있어서,The method of claim 7, wherein 상기 반사방지막을 식각하는 단계에서, Ar의 플로우 레이트는 CF4, CHF3 및 O2 전체의 플로우 레이트의 3배 내지 4.5배로 사용하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.In the etching of the anti-reflection film, the flow rate of Ar is used three to 4.5 times the flow rate of the entire CF 4 , CHF 3 and O 2 pattern pattern of a semiconductor device. 제 8 항에 있어서,The method of claim 8, 상기 반사방지막을 식각하는 단계에서, 상기 웨이퍼 중앙 부분에서는 웨이퍼 에지에 비해 He의 압력을 1.5배 내지 2.5배로 하는 것을 특징으로 하는 반도체 소자의 패턴 형성 방법.In the etching of the anti-reflection film, at the center portion of the wafer, the He pressure is 1.5 times to 2.5 times compared to the wafer edge, characterized in that the pattern forming method of a semiconductor device.
KR1020040059520A 2004-07-29 2004-07-29 Forming method of pattern in semiconductor device KR100626743B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040059520A KR100626743B1 (en) 2004-07-29 2004-07-29 Forming method of pattern in semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040059520A KR100626743B1 (en) 2004-07-29 2004-07-29 Forming method of pattern in semiconductor device

Publications (2)

Publication Number Publication Date
KR20060010920A KR20060010920A (en) 2006-02-03
KR100626743B1 true KR100626743B1 (en) 2006-09-25

Family

ID=37121043

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040059520A KR100626743B1 (en) 2004-07-29 2004-07-29 Forming method of pattern in semiconductor device

Country Status (1)

Country Link
KR (1) KR100626743B1 (en)

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000067643A (en) * 1999-04-30 2000-11-25 윤종용 Method for forming and applicating a anti reflective film using hydrocarbon based gas
KR20010011371A (en) * 1999-07-27 2001-02-15 윤종용 Method for etching semiconductor devices
KR20020017096A (en) * 2000-08-28 2002-03-07 박종섭 Method for forming capacitor of semiconductor device
US6559067B2 (en) 1999-08-11 2003-05-06 Infineon Technologies Ag Method for patterning an organic antireflection layer
JP2003133287A (en) 2001-10-30 2003-05-09 Matsushita Electric Ind Co Ltd Dry-etching method
KR20040001498A (en) * 2002-06-28 2004-01-07 주식회사 하이닉스반도체 Method for manufacturing semiconductor device
KR20040095871A (en) * 2003-04-29 2004-11-16 주식회사 하이닉스반도체 Method of forming fine pattern for semiconductor device
KR100499410B1 (en) 2003-02-10 2005-07-07 주식회사 하이닉스반도체 Method for forming shallow trench isolating film of semiconductor device
KR100529607B1 (en) 2003-11-05 2005-11-17 동부아남반도체 주식회사 A method for manufacturing a semiconductor device using a shallow trench isolation

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20000067643A (en) * 1999-04-30 2000-11-25 윤종용 Method for forming and applicating a anti reflective film using hydrocarbon based gas
KR20010011371A (en) * 1999-07-27 2001-02-15 윤종용 Method for etching semiconductor devices
US6559067B2 (en) 1999-08-11 2003-05-06 Infineon Technologies Ag Method for patterning an organic antireflection layer
KR20020017096A (en) * 2000-08-28 2002-03-07 박종섭 Method for forming capacitor of semiconductor device
JP2003133287A (en) 2001-10-30 2003-05-09 Matsushita Electric Ind Co Ltd Dry-etching method
KR20040001498A (en) * 2002-06-28 2004-01-07 주식회사 하이닉스반도체 Method for manufacturing semiconductor device
KR100499410B1 (en) 2003-02-10 2005-07-07 주식회사 하이닉스반도체 Method for forming shallow trench isolating film of semiconductor device
KR20040095871A (en) * 2003-04-29 2004-11-16 주식회사 하이닉스반도체 Method of forming fine pattern for semiconductor device
KR100529607B1 (en) 2003-11-05 2005-11-17 동부아남반도체 주식회사 A method for manufacturing a semiconductor device using a shallow trench isolation

Also Published As

Publication number Publication date
KR20060010920A (en) 2006-02-03

Similar Documents

Publication Publication Date Title
US7253118B2 (en) Pitch reduced patterns relative to photolithography features
JP4711658B2 (en) Manufacturing method of semiconductor device having fine pattern
KR100670662B1 (en) Method for fabrication of semiconductor device
KR100611776B1 (en) Method for fabrication of semiconductor device
KR100670706B1 (en) Forming method of contact plug in semiconductor device
KR100669560B1 (en) Method for forming interconnect of semiconductor device
KR20070113604A (en) Method for forming micro pattern of semiconductor device
KR100626743B1 (en) Forming method of pattern in semiconductor device
US20060105578A1 (en) High-selectivity etching process
KR100910865B1 (en) Method for fabrication of semiconductor device
KR100507872B1 (en) Method for fabrication of semiconductor device
KR101073123B1 (en) Method for fabrication of semiconductor device
KR100410695B1 (en) Method of forming contact plug for semiconductor device
KR101024252B1 (en) Method for fabrication of semiconductor device
KR101073130B1 (en) Method for forming self align contact of semiconductor device
KR100400321B1 (en) A method for forming of a semiconductor device
KR100772698B1 (en) Method for fabrication of semiconductor device
KR100587075B1 (en) method for forming a pattern of semiconductor device
KR20060113297A (en) Method for manufacturing semiconductor device using star process
KR101046717B1 (en) Method for forming self-aligned contact of semiconductor device
KR20050052177A (en) Method for fabrication of semiconductor device
TWI518743B (en) Method for fabricating patterned structure of semiconductor device
KR20060108319A (en) Method for fabricating flash memory device
KR20050117108A (en) Method for fabrication of contact hole in semicomductor device
KR20050002086A (en) Method of manufacturing flash memory device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100825

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee