KR20020017096A - Method for forming capacitor of semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자에 관한 것으로 특히, OBARC(Organic Bottom Anti-Rectifier Coating)층과 딥 아웃 마스크를 동시에 사용하여 안정적으로 패턴층을 형성할 수 있도록한 반도체 소자의 커패시터 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to a method of forming a capacitor of a semiconductor device in which a pattern layer can be stably formed by using an organic bottom anti-rectifier coating (OBARC) layer and a deep-out mask simultaneously.
이하, 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 커패시터 형성 방법에 관하여 설명하면 다음과 같다.Hereinafter, a capacitor forming method of a semiconductor device of the prior art will be described with reference to the accompanying drawings.
도 1a내지 도 1e는 종래 기술의 반도체 소자의 커패시터 형성을 위한 공정 단면도이다.1A to 1E are cross-sectional views of a process for forming a capacitor of a semiconductor device of the prior art.
먼저, 도 1a에서와 같이, 인너 실린더형(Inner Cylinder Type)커패시터를 형성하기 위하여 하부 접지용 콘택층(1)을 포함하는 절연층(2)상에 콘택 스토퍼층(4)과 희생 산화막층(3)을 형성하고, 상기 하부 접지용 콘택층(1)이 노출되도록 상기 희생 산화막층(3)을 선택적으로 식각하여 커패시터 형성용 트렌치를 형성한다.First, as shown in FIG. 1A, in order to form an inner cylinder type capacitor, the contact stopper layer 4 and the sacrificial oxide layer 4 may be formed on the insulating layer 2 including the lower ground contact layer 1. 3) and selectively etching the sacrificial oxide layer 3 to expose the lower ground contact layer 1 to form a trench for forming a capacitor.
그리고 상기 트렌치를 포함하는 전면에 커패시터 형성용 도전층(5)을 증착하고 감광막(6)을 증착한다.Then, the capacitor forming conductive layer 5 is deposited on the entire surface including the trench, and the photosensitive film 6 is deposited.
이어, 도 1b에서와 같이, CMP(Chemical Mechanical Polishing) 공정으로 감광막(6)을 제거하여 희생 산화막층(3)의 최상부 표면이 노출되도록 한다.Subsequently, as illustrated in FIG. 1B, the photosensitive film 6 is removed by a chemical mechanical polishing (CMP) process to expose the top surface of the sacrificial oxide layer 3.
희생 산화막층(3)의 제거 공정에서 각각의 커패시터 형성용 도전층(5)은 셀 단위로 분리된다.In the process of removing the sacrificial oxide layer 3, each conductive layer 5 for capacitor formation is separated in units of cells.
그리고 도 1c와 도 1d에서와 같이, 잔류된 감광막(6)을 제거하고 딥 아웃 마스크(7)를 이용하여 식각 용액(Wet chemical)을 사용하여 희생 산화막층(3)의 제거 공정을 진행한다.1C and 1D, the remaining photoresist film 6 is removed and the sacrificial oxide layer 3 is removed using a wet chemical using a deep out mask 7.
이와 같이 공정을 진행한후에 도 1e에서와 같이, 딥 아웃 마스크(7)를 제거하여 인너 실리더형 커패시터 전극을 완성한다.After the process is performed as shown in FIG. 1E, the deep-out mask 7 is removed to complete the inner cylinder type capacitor electrode.
이와 같은 종래 기술의 커패시터 형성 공정에서는 일부 지역, 특히 웨이퍼 에지(Wafer edge)지역에서 감광막 패턴이 불량일 경우 콘택 식각 불량이 발생할 수 있다.In such a capacitor formation process of the prior art, a poor contact etch may occur when the photoresist pattern is defective in some regions, particularly in the wafer edge region.
이는 식각 용액(Wet chemical)을 이용한 딥 아웃(Dip out)시에 커패시터 전극의 패턴 프로파일을 불량하게 한다.This results in a poor pattern profile of the capacitor electrode during dip out using a wet chemical.
이를 해결하기 위하여 패턴 프로파일이 불량인 부분을 가리는 딥 아웃 마스크(Dip out mask)를 사용하는데, 이 경우에는 웨트 딥 아웃(Wet dip out)후 장비에서 용액이 묻은 것을 제거하기 위하여 건조 공정을 진행하여야 한다.To solve this problem, a dip out mask is used to cover the defective part of the pattern profile. In this case, after wet dip out, the drying process must be performed to remove the solution from the equipment. do.
건조 공정에서는 스핀 드라이어(Spin dryer)를 사용하고 이 경우에는 회전성에 의하여 감광막이 금(Crack)이 가는 형상이 발생한다. 일반 IPA dryer를 사용할 경우, IPA에 의하여 감광막이 녹는 형상이 발생하는데, 이를 억제하기 위하여 실온(Room Temperature)IPA dryer를 사용하여 이런 형상을 막고 있다.In the drying process, a spin dryer is used, and in this case, a shape in which the photoresist film becomes cracked due to the rotational property is generated. When a general IPA dryer is used, a shape in which the photoresist film is melted by the IPA is generated. In order to suppress this, the room temperature (Room Temperature) IPA dryer is used to prevent this shape.
이와 같은 종래 기술의 반도체 소자의 커패시터 형성에 있어서는 다음과 같은 문제가 있다.In forming such a capacitor of a semiconductor device of the prior art, there are the following problems.
웨이퍼 에지 부분에서의 콘택 불량 문제를 해결하기 위하여 딥 아웃 마스크를 사용하는 경우에는 건조가 필요하고, 실온 IPA 드라이어를 사용하는 경우에는 새로운 장비의 구입이 필요하다.In order to solve the problem of poor contact at the wafer edge part, drying is required when using a deep-out mask, and purchase of new equipment is required when using a room temperature IPA dryer.
또한, CMP 공정의 채택으로 결함 발생의 윈인이 되는 스크래치 문제가 발생할 가능성이 크다.In addition, the adoption of the CMP process is likely to cause scratch problems that are a cause of defect generation.
그리고 딥 아웃 마스크를 제거하는 공정에서 웨이퍼 에지 지역에서의 파티클이 웨이퍼 중앙으로 밀려들어오는 현상이 발생하여 소자의 동작 특성에 영향을 준다.In the process of removing the deep-out mask, particles in the wafer edge region are pushed to the center of the wafer to affect the operation characteristics of the device.
본 발명은 이와 같은 종래 기술의 반도체 소자의 커패시터 형성의 문제를 해결하기 위한 것으로, OBARC(Organic Bottom Anti-Rectifier Coating)층과 딥 아웃 마스크를 동시에 사용하여 안정적으로 패턴층을 형성할 수 있도록한 반도체 소자의 커패시터 형성 방법을 제공하는데 그 목적이 있다.The present invention is to solve the problem of the formation of the capacitor of the semiconductor device of the prior art, a semiconductor that can form a stable pattern layer by using an organic bottom anti-rectifier coating (OBARC) layer and a deep out mask at the same time It is an object to provide a method of forming a capacitor of the device.
도 1a내지 도 1e는 종래 기술의 반도체 소자의 커패시터 형성을 위한 공정 단면도1A to 1E are cross-sectional views of a process for forming a capacitor of a semiconductor device of the prior art.
도 2a내지 도 2f는 본 발명에 따른 반도체 소자의 커패시터 형성을 위한 공정 단면도2A to 2F are cross-sectional views of a process for forming a capacitor of a semiconductor device according to the present invention.
- 도면의 주요 부분에 대한 부호의 설명 --Explanation of symbols for the main parts of the drawing-
21. 하부 접지용 콘택 22. 절연층21. Bottom ground contact 22. Insulation layer
23. 희생 산화막층 24. 콘택 스토퍼층23. Sacrificial oxide layer 24. Contact stopper layer
25. 커패시터 형성용 도전층 26. 딥 아웃 마스크25. Conductive Layer for Capacitor Formation 26. Deep Out Mask
27. OBARC층27.OBARC layer
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 커패시터 형성 방법은 하부 접지용 콘택층을 포함하는 절연층상에 콘택 스토퍼층과 희생 산화막층을 형성하는 단계;상기 하부 접지용 콘택층이 노출되도록 상기 희생 산화막층을 선택적으로 식각하는 단계;전면에 커패시터 형성용 도전층을 증착하고 OBARC(Organic bottom ARC)층을 형성하는 단계;딥 아웃 마스크를 형성하고 상기 OBARC층을 그 두께 만큼 제거하는 단계;상기 OBARC층과 커패시터 형성용 도전층을 동시에 일정 두께 식각하여 커패시터 형성용 도전층을 셀 단위로 분리하는 단계;상기 딥 아웃 마스크 및 OBARC층을 제거하고 희생 산화막층을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 한다.According to another aspect of the present invention, there is provided a method of forming a capacitor of a semiconductor device, the method including: forming a contact stopper layer and a sacrificial oxide layer on an insulating layer including a lower ground contact layer; Selectively etching the sacrificial oxide layer; depositing a conductive layer for forming a capacitor on the front surface and forming an organic bottom ARC layer; forming a deep out mask and removing the OBARC layer by the thickness; Etching the OBARC layer and the conductive layer for forming a capacitor at a certain thickness simultaneously to separate the conductive layer for forming a capacitor in units of cells; removing the deep-out mask and the OBARC layer and removing the sacrificial oxide layer. It features.
이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 소자의 커패시터 형성 방법에 관하여 상세히 설명하면 다음과 같다.Hereinafter, a method of forming a capacitor of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.
도 2a내지 도 2f는 본 발명에 따른 반도체 소자의 커패시터 형성을 위한 공정 단면도이다.2A to 2F are cross-sectional views of a process for forming a capacitor of a semiconductor device according to the present invention.
본 발명은 OBARC(Organnic Bottom ARC)와 딥 아웃 마스크(Dip Out Mask)를 동시에 사용하여 커패시터를 형성하는 공정으로 0.18㎛ Tech. 급 이하의 공정에서 실린더형 인너 실린더형 커패시터를 형성하기 위한 것이다.The present invention is a process for forming a capacitor using an organic bottom ARC (OBARC) and a dip out mask (Dip Out Mask) at the same time 0.18㎛ Tech. In order to form a cylindrical inner cylindrical capacitor in the process below.
즉, 콘택홀에 커패시터용 도전층을 증착하고 Top 부분의 도전층을 제거하기 위하여 OBARC 증착 및 에치백 공정을 채택하여 웨이퍼 에지 지역에서의 패턴 불량을 막을 수 있도록 한 것이다.In other words, in order to deposit the conductive layer for the capacitor in the contact hole and remove the top conductive layer, the OBARC deposition and etch back processes are adopted to prevent pattern defects in the wafer edge region.
먼저, 도 2a에서와 같이, 인너 실린더형(Inner Cylinder Type)커패시터를 형성하기 위하여 하부 접지용 콘택층(21)을 포함하는 절연층(22)상에 콘택 스토퍼층(24)과 희생 산화막층(23)을 형성하고, 상기 하부 접지용 콘택층(21)이 노출되도록 상기 희생 산화막층(23)을 선택적으로 식각하여 커패시터 형성용 트렌치를 형성한다.First, as shown in FIG. 2A, in order to form an inner cylinder type capacitor, the contact stopper layer 24 and the sacrificial oxide layer may be formed on the insulating layer 22 including the lower ground contact layer 21. 23 is formed, and the sacrificial oxide layer 23 is selectively etched to expose the lower ground contact layer 21 to form a trench for forming a capacitor.
그리고 상기 트렌치를 포함하는 전면에 커패시터 형성용 도전층(25)을 증착하고 OBARC(Organic bottom ARC)층(27)을 전면에 증착한다.In addition, the conductive layer 25 for forming a capacitor is deposited on the entire surface including the trench, and an organic bottom ARC layer 27 is deposited on the entire surface.
이어, 도 2b에서와 같이, 커패시터의 패턴 불량이 발생 할 수 있는 부분, 즉웨이퍼 에지(wafer edge)지역을 막기 위한 딥 아웃 마스크(26)을 형성한다.Subsequently, as shown in FIG. 2B, a deep out mask 26 is formed to prevent a portion where the pattern defect of the capacitor may occur, that is, a wafer edge region.
그리고 도 2c에서와 같이, OBARC층(27)을 그 두께 만큼 건식 비등방성 또는 등방성 식각을 진행한다.As shown in FIG. 2C, the dry anisotropic or isotropic etching of the OBARC layer 27 is performed by the thickness thereof.
여기서, OBARC층(27)의 두께 만큼을 타겟 식각(target etch)하거나 EOP(End of Point)를 사용한 식각을 사용할 수 있다.Here, the target etch as much as the thickness of the OBARC layer 27 or the etching using the end of point (EOP) may be used.
이어,도 2d에서와 같이, OBARC층(27)과 커패시터 형성용 도전층(25)을 1:1 식각 비율로 건식 등방성 또는 비등방성 식각을 진행한다.Subsequently, as shown in FIG. 2D, the dry isotropic or anisotropic etching is performed on the OBARC layer 27 and the capacitor forming conductive layer 25 at a 1: 1 etching ratio.
그리고 도 2e에서와 같이, 딥 아웃 마스크(26)와 OBARC층(27)을 제거한다.As shown in FIG. 2E, the deep out mask 26 and the OBARC layer 27 are removed.
이어, 도 2f에서와 같이, 식각 용액(wet chemical)을 사용하여 희생 산화막층(23)을 제거한다.Subsequently, as illustrated in FIG. 2F, the sacrificial oxide layer 23 is removed using a wet chemical.
이 공정에서 딥 아웃 마스크(26)로 보호되었던 부분은 커패시터 형성용 도전층(25)이 막고 있어서 희생 산화막층(23)이 제거되지 않고 캐패시터 패턴을 형성할 부분만 딥 아웃되어진다.In this process, the portion protected by the deep-out mask 26 is blocked by the conductive layer 25 for capacitor formation, so that only the portion to form the capacitor pattern is removed without removing the sacrificial oxide layer 23.
이 공정에서는 CMP 공정 대신에 OBARC 에치백 공정을 사용하여 CMP에 의한 스크래치가 발생하지 않고, OBARC층과 딥 아웃 마스크(dip out mask)를 동시에 사용하여 패턴 불량 부분을 차단하면서 에치백을 동시에 할 수 있다는 특징이 있다.In this process, the OBARC etchback process is used instead of the CMP process, so that the CMP does not generate scratches, and simultaneously, the OBARC layer and the dip out mask are used to simultaneously etch back while blocking the defective part of the pattern. There is a characteristic.
물론, 건조 공정의 필요는 없다.Of course, there is no need for a drying process.
그리고 OBARC층(27)과 캐패시터 형성용 도전층(25)을 식각하기 위한 선택비 조절은 RF power와 bias power를 적절히 조절하여 선택비를 1:1로 조절한다.In addition, the selectivity adjustment for etching the OBARC layer 27 and the capacitor forming conductive layer 25 adjusts the selectivity to 1: 1 by appropriately adjusting the RF power and the bias power.
또한 식각 가스로는 CF4, CHF3의 플로오린계의 가스와 O2가스와 Ar, N2등의불활성 가스의 비율을 조절하여 최적의 조건을 만족시킬 수 있고, 현재 사용되는 ICP(Inner Coupled Plasma), MERIE(Magnetic Enhanced Reactive Ion Etch), RIE(Reactive Ion Etch), TCP(Transformer Coupled Plasma) type을 모두 사용할 수 있다.In addition, the etching gas can satisfy the optimum conditions by adjusting the ratio of fluorine-based gas of CF 4 , CHF 3 and O 2 gas and inert gas such as Ar, N 2 , and ICP (Inner Coupled Plasma) currently used. ), MERIE (Magnetic Enhanced Reactive Ion Etch), RIE (Reactive Ion Etch), and TCP (Transformer Coupled Plasma) types can be used.
이와 같은 본 발명에 따른 반도체 소자의 커패시터 형성 방법은 다음과 같은 효과가 있다.Such a method of forming a capacitor of a semiconductor device according to the present invention has the following effects.
첫째, 0.18Tech급 이하 공정에서 콘택 식각을 사용한 인너 실리더형 캐패시터 형성시에 CMP 공정 대신에 OBARC층을 이용한 에치백 공정의 채택으로 스크래치에 의한 불량을 막아 공정의 안정화 및 단순화를 이룰 수 있다.First, in the process of forming inner cylinder type capacitors using contact etching in 0.18Tech or lower process, the etchback process using OBARC layer instead of CMP process can be used to prevent the defects caused by scratching, thereby stabilizing and simplifying the process.
둘째, 에치백 공정시에 딥 아웃 마스크에 의해서 식각되지 않은 커패시터 도전층을 웨트 딥 아웃시에 대신 사용할 수 있어 건조 공정을 진행하지 않아도 되므로 제조 원가를 절감하는 효과가 있다.Second, since the capacitor conductive layer not etched by the deep-out mask during the etch back process can be used instead of the wet deep-out, the drying process does not need to be carried out, thereby reducing manufacturing costs.
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