KR20020045261A - Method of manufacturing a capacitor - Google Patents
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Abstract
Description
본 발명은 커패시터 제조 방법에 관한 것으로, 특히 Pt 시드층을 형성한 후 ECD(Electro Chemical Deposition)법으로 Pt 하부 전극을 형성하는 커패시터 제조 방법에 관한 것이다.The present invention relates to a capacitor manufacturing method, and more particularly, to a capacitor manufacturing method for forming a Pt lower electrode by ECD (Electro Chemical Deposition) after forming the Pt seed layer.
일반적으로 BST와 같은 고유전체 커패시터의 경우에는 전극 물질로 산화 저항성이 큰 Pt와 같은 노블 메탈(Noble metal)을 사용하는데, Pt의 경우에는 식각이 어려워 저장 전극을 형성하기 어렵다.In general, in the case of a high-k dielectric capacitor such as BST, a noble metal such as Pt having high oxidation resistance is used as an electrode material. In the case of Pt, it is difficult to form a storage electrode because of difficulty in etching.
이하, 첨부된 도면을 참조하여 종래의 커패시터 제조 방법을 설명하기로 한다.Hereinafter, a conventional capacitor manufacturing method will be described with reference to the accompanying drawings.
도 1a를 참조하면, 반도체 기판(1) 상에 층간 절연막(2)을 형성한 후 반도체 기판(1)의 접합 영역이 노출되도록 층간 절연막(2)의 선택된 영역을 식각하여 콘택홀을 형성한다. 콘택홀 내부에는 콘택 플러그(3)를 형성하고, 전체 상부에 Pt 시드층(4a)을 형성한다. 다시, 전체 상부에 TiN막(5)을 증착하는데, TiN(5)막은 Pt와 산화물과의 접착 특성이 열악하기 때문에 Pt 시드층(4a)과 후속 공정에서 형성될 산화물과의 접착층 역할을 한다. 이후, 전체 상부에 하부 전극의 모양 형성용 희생막으로 산화막(6)을 형성한 후 하부 전극 마스크를 이용해 선택 영역을 정의한 뒤 식각 공정으로 Pt 시드층(4a)의 상부 표면이 노출되도록 산화막(6) 및 TiN막(5)의 선택된 영역을 순차적으로 식각한다.Referring to FIG. 1A, after forming the interlayer insulating film 2 on the semiconductor substrate 1, a contact hole is formed by etching the selected region of the interlayer insulating film 2 so that the junction region of the semiconductor substrate 1 is exposed. The contact plug 3 is formed inside the contact hole, and the Pt seed layer 4a is formed on the entire upper portion of the contact hole. Again, the TiN film 5 is deposited over the entirety. The TiN 5 film serves as an adhesive layer between the Pt seed layer 4a and the oxide to be formed in a subsequent process because the adhesion property between Pt and the oxide is poor. Subsequently, after forming the oxide film 6 as a sacrificial film for forming the shape of the lower electrode on the entire upper part, the selection region is defined using the lower electrode mask, and then the oxide film 6 is exposed to expose the upper surface of the Pt seed layer 4a by an etching process. ) And the selected region of the TiN film 5 are sequentially etched.
도 1b를 참조하면, ECD(Electro Chemical Deposition)법으로 노출된 Pt 시드층(4a)의 노출된 부분을 성장시켜 산화막(6)의 식각된 영역 내부에 Pt 성장층(4b)을 형성한다.Referring to FIG. 1B, an exposed portion of the Pt seed layer 4a exposed by ECD (Electro Chemical Deposition) is grown to form a Pt growth layer 4b inside an etched region of the oxide layer 6.
도 1c를 참조하면, 산화막(6)을 습식 식각으로 제거한 후 Pt 시드층(4a)의 노출된 부분을 전면 식각으로 제거하여 Pt 하부 전극(4)을 형성한다.Referring to FIG. 1C, after the oxide layer 6 is removed by wet etching, the exposed portion of the Pt seed layer 4a is removed by full etching to form the Pt lower electrode 4.
도 1d를 참조하면, 공지된 기술에 의해 전체 상부에 고유전율 값을 가지는 유전체막(7) 및 상부 전극(8)을 순차적으로 형성하여 커패시터를 제조한다.Referring to FIG. 1D, a capacitor is manufactured by sequentially forming a dielectric film 7 and an upper electrode 8 having a high dielectric constant value over the entire top by a known technique.
상기에서 서술한 커패시터 제조 공정에 의하면, Pt 시드층(4a)과 산화막(6)과의 접착 특성을 향상시키기 위하여 접착층(Glue layer)으로 TiN(5)막을 형성해야 한다. 따라서, 하부 전극이 형성될 영역의 산화막(6) 식각 후 TiN막(5)을 Cl2가스 분위기에서 순차적을 건식 식각하여 제거할 경우, TiN막(5) 하부에 형성되어 있는 Pt 시드층(4a)에 대략 100 내지 200Å 정도의 식각 손상이 발생하게 된다. Pt 시드층(4a)의 손상을 감안하여 500Å 정도의 두께로 증착할 경우에는, 하부 전극(4)의 분리를 위하여 노출된 Pt 시드층(4a)을 제거하는 과정에서 전면 식각 목표 두께가 증가하게 됨으로, 하부 전극(4) 상부의 가장자리 부분에 심하게 식각 손상이 발생하여 커패시터의 성능이 저하되는 문제점이 발생한다.According to the capacitor manufacturing process described above, in order to improve the adhesion property between the Pt seed layer 4a and the oxide film 6, a TiN (5) film must be formed as a glue layer. Accordingly, when the TiN film 5 is sequentially removed by dry etching in the Cl 2 gas atmosphere after etching the oxide film 6 in the region where the lower electrode is to be formed, the Pt seed layer 4a formed under the TiN film 5 is removed. Etching damage of about 100 to 200 ms occurs. In the case of deposition at a thickness of about 500 kV in consideration of the damage of the Pt seed layer 4a, the front etch target thickness increases in the process of removing the exposed Pt seed layer 4a for separation of the lower electrode 4. As a result, the etching damage is severely generated at the edge portion of the upper portion of the lower electrode 4, and thus the performance of the capacitor is deteriorated.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 하부 전극의 모양 형성용 희생막으로 산화막 대신에 저유전율 값을 가지면서 Pt와의 접착 특성이 우수하고 Pt층에 손상을 주지 않고 식각공정을 실시할 수 있는 유기물질막(Organic Low-k)을 이용해 형성함으로써 접착층(Glur layer)인 TiN막을 형성할 필요가 없고, 따라서 TiN막 식각 공정에 의한 Pt 시드층의 식각 손상을 방지할 수 있어 Pt 시드층을 낮은 두께로 형성해도 되므로 Pt 시드층 제거 공정 시 하부 전극의 상부에 식각 손상을 최대한 억제할 수 있어 공정을 단순화함과 동시에 커패시터의 성능을 향상시킬 수 있는 커패시터 제조 방법을 제공하는데 그 목적이 있다.Therefore, in order to solve the above problem, the sacrificial film for forming the shape of the lower electrode has a low dielectric constant instead of an oxide film, and has excellent adhesion property with Pt and can perform an etching process without damaging the Pt layer. It is not necessary to form a TiN film, which is a glue layer, by forming using an organic material film (Organic Low-k), so that the etching damage of the Pt seed layer by the TiN film etching process can be prevented, thereby forming a Pt seed layer. The purpose of the present invention is to provide a method of manufacturing a capacitor that can reduce the etching damage on the upper portion of the lower electrode during the Pt seed layer removal process, so that the thickness can be formed to a low thickness, thereby simplifying the process and improving the performance of the capacitor.
도 1a 내지 도 1c는 종래의 커패시터 제조 방법을 설명하기 위하여 순차적으로 도시한 소자의 단면도.1A to 1C are cross-sectional views of devices sequentially shown to explain a conventional capacitor manufacturing method.
도 2a 내지 도 2d는 본 발명에 따른 커패시터 제조 방법을 설명하기 위하여 순차적으로 도시한 소자의 단면도이다.2A to 2D are cross-sectional views of devices sequentially shown to explain a method of manufacturing a capacitor according to the present invention.
<도면의 주요 부분에 대한 부호 설명><Description of the symbols for the main parts of the drawings>
1, 11 : 반도체 기판2, 12 : 층간 절연막1, 11: semiconductor substrate 2, 12: interlayer insulating film
3, 13 : 콘택 플러그4a, 14a : Pt 시드층3, 13: contact plug 4a, 14a: Pt seed layer
4b, 14b : Pt 성장층4, 14 : Pt 하부 전극4b, 14b: Pt growth layer 4, 14: Pt lower electrode
5 : TiN막6 : 산화막5: TiN film 6: Oxide film
16 : 유기물질막7, 17 : 유전체막16: organic material film 7, 17: dielectric film
8, 18 : 상부 전극30 : 하드 마스크8, 18: upper electrode 30: hard mask
본 발명에 따른 커패시터 제조 방법은 층간 절연막의 소정 영역을 식각한 후 식각된 영역 내부에 콘택 플러그를 형성된 뒤 전체 상부가 평탄화된 반도체 기판이 제공되는 단계, 콘택 플러그를 포함한 전체 상에 Pt 시드층을 형성하는 단계, Pt 시드층 상에 저유전율값을 가지면서 Pt와의 접착 특성이 우수한 유기물질막을 형성하는 단계, 하드 마스크를 형성하여 상기 유기 물질막의 선택 영역을 정의한 후 1차 식각 공정으로 제거하여 Pt 시드층의 표면을 노출시키는 단계, 노출된 Pt 시드층을 성장시켜 유기물질막의 식각된 영역에 Pt 성장층을 형성하는 단계, 유기물질막을 2차 식각 공정으로 제거하는 단계, Pt 시드층의 노출된 부분을 전면 식각으로 제거하는 단계 및 전체 상에 고유전체막 및 상부 전극을 순차적으로 형성하는 단계로 이루어진다.In the capacitor manufacturing method according to the present invention, after etching a predetermined region of the interlayer insulating layer, forming a contact plug in the etched region, and then providing a semiconductor substrate having a flattened upper portion, forming a Pt seed layer on the whole including the contact plug. Forming an organic material film having a low dielectric constant and excellent adhesion property with Pt on a Pt seed layer, forming a hard mask to define a selection region of the organic material film, and then removing the organic material film by a primary etching process Exposing the surface of the seed layer, growing the exposed Pt seed layer to form a Pt growth layer in the etched region of the organic material film, removing the organic material film by a secondary etching process, exposing the Pt seed layer Removing the portions by front etching and sequentially forming a high dielectric film and an upper electrode on the whole.
Pt 시드층은 100 내지 200Å의 두께로 형성하며, 유기물질막은 SiLK으로 형성한다.The Pt seed layer is formed to a thickness of 100 to 200Å, and the organic material film is formed of SiLK.
1차 식각 공정은 산소 플라즈마 분위기에서 실시하며, 부가 가스로 SO2, CO 또는 C4F8를 이용한다. 이때, 바이어스 파워(Bias Power)를 100 내지 300W의 범위로 유지하며, 1mTorr 내지 10mTorr의 범위로 유지하고, 반도체 기판을 지지하는 척의 온도를 -35 내지 10℃의 범위로 유지한다. 2차 식각 공정은 산소 플라즈마에 의한 드라이 애싱(Dry Ashing) 공정으로 실시한다.The primary etching process is carried out in an oxygen plasma atmosphere, using SO 2 , CO or C 4 F 8 as an additional gas. At this time, the bias power (Bias Power) is maintained in the range of 100 to 300W, the range of 1mTorr to 10mTorr, and the temperature of the chuck supporting the semiconductor substrate is maintained in the range of -35 to 10 ℃. The secondary etching process is a dry ashing process using an oxygen plasma.
Pt 시드층의 전면 식각 공정은 척의 온도를 300 내지 400℃의 범위로 유지한 상태에서 Cl2플라즈마 분위기로 화학 반응을 이용하여 실시하되, 바이어스 파워를 DC 바이어스로 환산하여 -100 내지 -300V의 범위로 유지한다.The front surface etching process of the Pt seed layer is performed by using a chemical reaction in a Cl 2 plasma atmosphere while maintaining the temperature of the chuck in the range of 300 to 400 ° C, but converting the bias power into a DC bias in the range of -100 to -300V. To keep.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention in more detail.
도 2a 내지 도 2d는 본 발명에 따른 커패시터 제조 방법을 설명하기 위하여 순차적으로 도시한 소자의 단면도이다.2A to 2D are cross-sectional views of devices sequentially shown to explain a method of manufacturing a capacitor according to the present invention.
도 2a를 참조하면, 반도체 소자를 형성하기 위한 여러 요소가 형성된 반도체 기판(11) 상에 상부 요소와의 절연을 위한 층간 절연막(12) 형성한 후 반도체 기판(11)의 접합 영역이 노출되도록 층간 절연막(12)의 선택된 영역을 식각하여 수직 배선을 위한 콘택홀을 형성한다. 콘택홀 내부에는 수직 배선용으로 콘택 플러그(13)를 형성한다. 전체 상부에 Pt 시드층(14a)을 증착하고, 저유전율 값을가지면서 Pt와의 접착 특성이 우수한 유기물질막(16)을 형성한다. 이후, 유기물질막(16) 상에 하드 마스크(30)를 형성한 다음 하부 전극 마스크를 식각 마스크로 이용한 식각 공정으로 하드 마스크(30)를 패터닝하여 유기물질막(16)의 소정 영역을 노출시킨다. 유기물질막 식각 공정으로 노출된 유기물질막(16)을 제거하여 Pt 시드층(14a)을 노출시킨다.Referring to FIG. 2A, an interlayer insulating film 12 for insulating the upper element is formed on a semiconductor substrate 11 on which various elements for forming a semiconductor element are formed, and then the interlayer is exposed so that the junction region of the semiconductor substrate 11 is exposed. Selected regions of the insulating layer 12 are etched to form contact holes for vertical wiring. A contact plug 13 is formed inside the contact hole for vertical wiring. The Pt seed layer 14a is deposited on the entire surface, and the organic material layer 16 having a low dielectric constant and excellent adhesion with Pt is formed. Thereafter, the hard mask 30 is formed on the organic material layer 16, and then the hard mask 30 is patterned by an etching process using the lower electrode mask as an etching mask to expose a predetermined region of the organic material layer 16. . The Pt seed layer 14a is exposed by removing the organic material layer 16 exposed by the organic material layer etching process.
일반적으로, 콘택 플러그(3)는 도프트 폴리실리콘층, TiSix막 및 확산 방지막이 순차적으로 매립된 구조로 형성하며. 콘택 플러그를 형성한 후에는 화학적 기계적 연마를 실시하여 전체 상부를 평탄화한다.In general, the contact plug 3 has a structure in which a doped polysilicon layer, a TiSix film, and a diffusion barrier film are sequentially embedded. After forming the contact plug, chemical mechanical polishing is performed to planarize the entire top.
유기물질막(16)은 SiLK로 형성할 수 있으며, Pt와의 접착 특성이 우수해 따로 접착층(Glue layer)을 형성할 필요가 없다.The organic material layer 16 may be formed of SiLK, and may have an excellent adhesion property with Pt, and thus it is not necessary to form a separate glue layer.
유기물질막(16) 식각 공정은 Pt와 화학 반응(Chemical reaction)을 하지 않는 산소(O2) 가스 분위기에서 실시하며, 사이드월 페시베이션(Sidewall Passivation) 효과를 이용하여 수직 형태(Vertical Profile)로 식각하기 위하여 부가 가스(Additive Gas)로 SO2, CO 또는 C4F8등을 이용할 수 있다. 이때, Pt 시드층(14a)은 물리적 스퍼터링(Physical Sputtering)에 의해 식각되므로 식각 손상을 최소화하기 위하여 바이어스 파워(Bias Power)를 100 내지 300W의 낮은 범위로 유지하며, 이온의 직진성을 확보하여 유기물질막의 수직 식각 특성을 향상시키기 위하여 1mTorr 내지 10mTorr의 낮은 범위의 압력에서 식각 공정을 실시한다. 이때, 산소 플라즈마(O2Plasma)의 사이드 어택(Side Attack)에 의해 휘어진(Bowing)형태로 유기물질막(16)이 식각되는 것을 방지하기 위하여 기판(11)을 지지하는 척(Chuck)의 온도를 -35 내지 10℃의 낮은 범위로 유지한다.The etching process of the organic material layer 16 is performed in an oxygen (O 2 ) gas atmosphere that does not undergo a chemical reaction with Pt, and in a vertical profile by using a sidewall passivation effect. For etching, SO 2 , CO, or C 4 F 8 may be used as an additive gas. At this time, since the Pt seed layer 14a is etched by physical sputtering, the bias power is maintained at a low range of 100 to 300 W to minimize etching damage, and the organic material is secured by securing the linearity of ions. The etching process is performed at a pressure in the low range of 1 mTorr to 10 mTorr to improve the vertical etching characteristics of the film. At this time, the temperature of the chuck supporting the substrate 11 in order to prevent the organic material layer 16 from being etched by the side attack of the oxygen plasma O 2 Plasma. Is maintained at a low range of -35 to 10 ° C.
일반 산화막 대신에 유기물질막(16)을 하부 전극의 모양 형성용 희생막으로 형성하므로 접착층인 TiN막 등을 형성할 필요가 없다. 따라서, TiN막을 제거하기위한 식각 공정이 없어지므로 Pt 시드층(14a)의 식각 손상이 방지되어, Pt 시드층(14a)은 100 내지 200Å의 얇은 두께로 형성한다.Instead of the general oxide film, the organic material film 16 is formed as a sacrificial film for forming the shape of the lower electrode. Therefore, it is not necessary to form a TiN film or the like as an adhesive layer. Therefore, since the etching process for removing the TiN film is eliminated, the etch damage of the Pt seed layer 14a is prevented, and the Pt seed layer 14a is formed to a thin thickness of 100 to 200 Å.
도 2b를 참조하면, ECD(Electro Chemical Deposition)법으로 노출된 Pt 시드층(14a)의 노출된 부분을 성장시켜 산화막(16)의 식각된 영역 내부에 Pt 성장층(14b)을 형성한다. 이후, 화학적 기계적 연마를 실시하여 평탄화한 뒤 잔류하는 유기물질막(16)을 제거한다. 유기물질막(16)이 제거되면서 Pt 시드층(14a)이 노출된다.Referring to FIG. 2B, an exposed portion of the Pt seed layer 14a exposed by ECD (Electro Chemical Deposition) is grown to form a Pt growth layer 14b inside an etched region of the oxide layer 16. Subsequently, the organic material film 16 remaining after the planarization by chemical mechanical polishing is removed. As the organic material layer 16 is removed, the Pt seed layer 14a is exposed.
이때, 유기물질막(16)은 산소 플라즈마에 의한 드라이 애싱(Dry Ashing) 공정으로 제거하여 공정을 단순화한다.At this time, the organic material layer 16 is removed by a dry ashing process by oxygen plasma to simplify the process.
도 2c를 참조하면, Pt 시드층(4a)의 노출된 부분을 전면 식각으로 제거하여 Pt 하부 전극(4)을 형성한다.Referring to FIG. 2C, the exposed portion of the Pt seed layer 4a is removed by full etching to form the Pt lower electrode 4.
전면 식각은 측벽(Sidewall)으로의 부산물 재증착(By-Product Redeposition)에 의한 오염으로 불량(Capacitance Fail)을 방지하기 위하여, 척의 온도를 300 내지 400℃의 높은 범위로 유지한 상태에서 Cl2플라즈마 분위기로 화학 반응(Chemical Reaction)을 이용하여 실시한다. 이때, 스퍼터링(Sputtering)에 의한 Pt 부산물(Pt By-Product)이 발생하지 않도록 바이어스 파워를 DC 바이어스로 환산하여 -100 내지 -300V의 범위로 유지한다.The front etching is performed by Cl 2 plasma with the chuck temperature maintained at a high range of 300 to 400 ° C in order to prevent the capacitive failure due to contamination by by-product redeposition to the sidewall. It is carried out using a chemical reaction in the atmosphere. At this time, in order to prevent Pt by-products caused by sputtering, the bias power is converted into DC bias and maintained in the range of -100 to -300V.
도 2d를 참조하면, 공지된 기술에 의해 전체 상부에 고유전율 값을 가지는 유전체막(17) 및 상부 전극(18)을 순차적으로 형성하여 커패시터를 제조한다.Referring to FIG. 2D, a capacitor is manufactured by sequentially forming a dielectric film 17 and an upper electrode 18 having high dielectric constant values over the entire surface by known techniques.
상술한 바와 같이, 본 발명은 유기물질막을 사용함으로써 접착층 형성 공정 및 제거 공정을 줄일 수 있어 공정을 단순화 할 수 있고, 과도한 Wet Dip시 발생할 수 있는 패턴 리프팅(Pattern Lifting)등을 간단한 피알 애싱(PR Ashing) 공정으로 대체하므로써 공정의 안정성 및 신뢰도를 높이는 효과가 있다. 또한, 하부 전극의 식각 손상을 최소화함으로써 하부 전극의 면적 감소를 방지할 수 있으므로 DRAM의 커패시턴스를 스펙(Spec)이상으로 유지하는데 유리한 장점이 있다.As described above, the present invention can reduce the process of forming and removing the adhesive layer by using the organic material film, thereby simplifying the process, and the simple pattern lifting (Pattern Lifting) that can occur during excessive wet dip, etc. By replacing with ashing process, it increases the stability and reliability of the process. In addition, since the reduction of the area of the lower electrode can be prevented by minimizing the etching damage of the lower electrode, there is an advantage in maintaining the capacitance of the DRAM above the specification.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7042034B2 (en) * | 2001-09-12 | 2006-05-09 | Hynix Semiconductor Inc. | Capacitor |
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- 2000-12-08 KR KR1020000074645A patent/KR20020045261A/en not_active Application Discontinuation
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| US7042034B2 (en) * | 2001-09-12 | 2006-05-09 | Hynix Semiconductor Inc. | Capacitor |
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