KR100861367B1 - Method for forming capacitor of semiconductor memory device - Google Patents

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Abstract

A method for forming a capacitor of a semiconductor memory device is provided to prevent leaning of a storage electrode and metallic residues of a horn shape by using an overhang of a conductive layer when the storage electrode is formed. An interlayer dielectric(234) is formed on a substrate(200). A contact is formed to connect the substrate through the interlayer dielectric. A mold insulating pattern(260) is formed to resultant structure to expose the contact. A first conductive layer(272) is formed on the resultant structure. A second conductive layer(274) is formed to form an overhang at the upper edges of the mold insulting pattern. By etching the second and the first conductive layers, a storage electrode isolated by cell unit is then formed. A dielectric film and a plate electrode are sequentially formed on the storage electrode.

Description

반도체 메모리소자의 캐패시터 형성방법{Method for forming capacitor of semiconductor memory device}Method for forming capacitor of semiconductor memory device

도 1은 MPS를 이용하여 형성한 스토리지전극 상부의 전자현미경(SEM) 사진이다.1 is an electron microscope (SEM) photograph of a storage electrode formed by using MPS.

도 2는 몰드 절연막을 제거하는 공정에서 나타나는 스토리지전극의 쓰러짐(leaning) 현상을 보여 주는 전자현미경(SEM) 사진이다.FIG. 2 is an electron microscope (SEM) photograph showing a phenomenon in which a storage electrode is leaked in a process of removing a mold insulating layer.

도 3은 풀 딥 아웃 공정과 함께 금속전극을 사용한 스토리지전극 구조를 나타낸 단면도이다.3 is a cross-sectional view illustrating a storage electrode structure using a metal electrode along with a full dip out process.

도 4는 스토리지전극 상부측에 TiN 잔류물로 이루어진 혼(horn)이 발생한 것을 보여주는 SEM 사진이다.FIG. 4 is a SEM photograph showing that a horn made of TiN residue is generated on an upper side of a storage electrode.

도 5 내지 도 10은 본 발명에 따른 반도체 메모리소자의 캐패시터 형성방법을 설명하기 위하여 도시한 단면도들이다.5 to 10 are cross-sectional views illustrating a method of forming a capacitor of a semiconductor memory device according to the present invention.

본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 소자의 신뢰성을 향상시킬 수 있는 반도체 메모리소자의 실린더형 캐패시터 형성방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method of forming a cylindrical capacitor of a semiconductor memory device capable of improving the reliability of the device.

반도체 메모리소자의 디자인 룰(design rule)이 축소됨에 따라, 한정된 면적 내에 메모리 소자를 구현하는 데 어려움을 겪고 있다. 예컨대, 하나의 트랜지스터와 하나의 캐패시터로 이루어진 단위 메모리 셀로 구성되는 디램(DRAM) 소자의 경우, 한정된 면적 내에 충분한 커패시턴스를 가지는 커패시터를 구현하기가 어려워지고 있다.As a design rule of a semiconductor memory device is reduced, it is difficult to implement a memory device in a limited area. For example, in the case of a DRAM device including a unit memory cell including one transistor and one capacitor, it is difficult to implement a capacitor having sufficient capacitance in a limited area.

최근에는 캐패시턴스의 확보를 위한 다양한 구조 및 재료들이 연구되고 있다. 기존의 캐패시터 재료를 이용하여 캐패시턴스를 증가시키기 위하여 현재까지 연구되어온 방법으로는, 스토리지전극을 형성하기 위한 몰드(mold) 산화막의 높이를 높여 스토리지전극의 면적을 증가시키는 방법이 있다. 그러나, 이 방법의 경우 소자가 집적화되면서 사진공정 및 식각공정의 마진(margin) 부족으로 인해 한계에 다다르고 있는 실정이다.Recently, various structures and materials for securing the capacitance have been studied. A method that has been studied so far to increase the capacitance by using a conventional capacitor material is a method of increasing the area of the storage electrode by increasing the height of a mold oxide film for forming the storage electrode. However, this method is approaching the limit due to the lack of margin of the photo process and the etching process as the device is integrated.

이에, 캐패시터의 면적 개선을 통한 캐패시턴스 확보의 방법으로 준안정폴리실리콘(Metastable Poly Silicon; MPS)을 이용하여 스토리지전극의 표면에 굴곡을 형성함으로써 표면적을 증가시켜 캐패시턴스를 증가시키는 방법이 모색되었다. 이 방법의 경우 기존의 반도체 소자에는 무난하게 적용되고 있지만 최근의 반도체 소자의 경우 캐패시터의 크기가 매우 작고 스페이스 마진이 충분하지 못하기 때문에 상부에 브리지(bridge)를 유발하는 문제점이 발생하고 있다.Accordingly, a method of increasing capacitance by increasing the surface area by forming a bend on the surface of the storage electrode using metastable polysilicon (MPS) as a method of securing the capacitance by improving the area of the capacitor has been sought. This method has been applied to the existing semiconductor devices, but the recent semiconductor device has a problem that causes a bridge (bridge) on the top because the capacitor is very small and the space margin is not enough.

도 1은 준안정폴리실리콘(MPS)을 이용하여 형성한 스토리지전극의 전자현미경(SEM) 사진이다. 도시된 바와 같이, 인접 셀 사이에 브리지가 발생한 것을 나타내고 있다.1 is an electron microscope (SEM) photograph of a storage electrode formed using metastable polysilicon (MPS). As shown, the bridge is generated between adjacent cells.

MPS를 이용하여 스토리지전극의 표면적을 증가시키는 방법 외에도, 몰드 산화막을 이용하여 실린더형 스토리지전극을 형성한 후 몰드 산화막을 제거하여 스토리지전극의 내부뿐만 아니라 외부까지도 유효 스토리지전극 면적으로 활용하는 방법이 있다. 그러나, 이 방법의 경우 몰드 산화막을 식각하여 제거할 때 실린더형 스토리지전극 패턴이 쓰러져 인접 셀 사이에 브리지가 발생하거나, 실린더형 스토리지전극 자체가 소실되어버리는 현상이 일어날 수 있다.In addition to increasing the surface area of the storage electrode using MPS, there is a method of forming a cylindrical storage electrode using a mold oxide film and then removing the mold oxide film to utilize the effective storage electrode area not only inside or outside the storage electrode. . However, in this method, when the mold oxide film is etched and removed, the cylindrical storage electrode pattern may collapse, causing a bridge between adjacent cells, or the cylindrical storage electrode itself may be lost.

도 2는 몰드 절연막을 제거하는 공정에서 나타나는 스토리지전극의 쓰러짐(leaning) 현상을 보여 주는 전자현미경(SEM) 사진이다.FIG. 2 is an electron microscope (SEM) photograph showing a phenomenon in which a storage electrode is leaked in a process of removing a mold insulating layer.

도시된 것과 같이, 셀의 면적에 비해 스토리지전극의 높이가 높기 때문에 패턴이 옆으로 기울거나 쓰러지는 현상이 일어나게 된다.As shown, since the height of the storage electrode is higher than the area of the cell, the pattern is tilted sideways or collapses.

최근의 반도체소자의 경우, 스토리지전극의 한쪽 면만을 유효 캐패시터 면적으로 이용하는 경우 한계에 직면하게 되며, 결국 최근의 66nm급의 초미세 반도체 소자의 경우 몰드 산화막을 제거하여 스토리지전극의 내, 외면을 모두 유효 캐패시터 면적으로 사용하는 풀 딥 아웃(full dip out) 공정을 이용하여야 한다. 이와 더불어, 캐패시턴스의 증가와 함께 소자의 동작속도를 증가시키기 위하여 스토리지전극을 티타늄 나이트라이드(TiN)와 같은 금속막으로 형성하는 MIM(MetalㅡInsulator-Metal) 구조가 사용되고 있다.Recent semiconductor devices face limitations when only one side of the storage electrode is used as the effective capacitor area. Finally, in the case of the latest 66nm class ultrafine semiconductor devices, both the inside and the outside surfaces of the storage electrode are removed by removing the mold oxide film. A full dip out process using effective capacitor area should be used. In addition, in order to increase the capacitance and increase the operation speed of the device, a metal-insulator-metal (MIM) structure in which the storage electrode is formed of a metal film such as titanium nitride (TiN) is used.

도 3은 풀 딥 아웃 공정과 함께 TiN 스토리지전극을 사용한 캐패시터 구조를 나타낸 단면도이고, 도 4는 TiN을 에치백한 후 TiN 잔류물로 이루어진 혼(horn)이 발생한 것을 보여주는 SEM 사진이다.FIG. 3 is a cross-sectional view illustrating a capacitor structure using a TiN storage electrode with a full dip out process. FIG. 4 is a SEM photograph showing that a horn formed of TiN residues is formed after etching back TiN.

도 3을 참조하면, 소자분리막(102)이 형성된 반도체기판(100) 상에 워드라인과 비트라인이 잘 알려진 통상의 방법으로 형성되어 있고, 상기 워드라인들 사이에는 반도체기판(100)과 접속하는 랜딩플러그(110)가 형성되어 있다. 상기 랜딩플러그(110) 위에는 스토리지전극과 반도체기판(100)을 접속시키기 위한 스토리지노드 컨택(120)이 형성되어 있고, 상기 스토리지노드 컨택(120)을 통해서 반도체기판(100)과 접속하는 스토리지전극(130)과, 상기 스토리지전극을 감싸는 유전체막(140), 그리고 플레이트전극(150)이 형성되어 있다.Referring to FIG. 3, word lines and bit lines are formed on the semiconductor substrate 100 on which the device isolation layer 102 is formed, by a known method, and the word lines and the bit lines are connected to the semiconductor substrate 100. Landing plug 110 is formed. A storage node contact 120 is formed on the landing plug 110 to connect the storage electrode and the semiconductor substrate 100. The storage electrode 110 is connected to the semiconductor substrate 100 through the storage node contact 120. 130, a dielectric film 140 surrounding the storage electrode, and a plate electrode 150 are formed.

상기 스토리지전극(130)은 티타늄 나이트라이드(TiN)로 이루어져 있는데, 풀 딥 아웃 공정을 사용하여 통상의 실린더 제조공정에 따라 형성된다. 구체적으로, 스토리지노드 컨택(120)이 형성된 반도체기판 상에 몰드 산화막(도시되지 않음)을 원하는 스토리지전극의 높이만큼 증착한다. 사진식각 공정으로 상기 몰드 산화막(도시되지 않음)을 패터닝하여 스토리지전극이 형성될 영역을 한정한 다음, 전면에 티타늄 나이트라이드(TiN)를 증착한다. 다음에, 상기 티타늄 나이트라이드(TiN)를 에치백하여 셀과 셀 사이를 분리한 다음 풀 딥아웃 공정으로 몰드 산화막을 제거한다.The storage electrode 130 is made of titanium nitride (TiN), and is formed according to a conventional cylinder manufacturing process using a full dip out process. Specifically, a mold oxide film (not shown) is deposited on the semiconductor substrate on which the storage node contact 120 is formed by the height of a desired storage electrode. The mold oxide layer (not shown) is patterned by a photolithography process to define a region where a storage electrode is to be formed, and then titanium nitride (TiN) is deposited on the entire surface. Next, the titanium nitride (TiN) is etched back to separate the cell from the cell, and then the mold oxide film is removed by a full dip out process.

그런데, TiN을 에치백하는 과정에서, 도 4에 도시된 것처럼 스토리지전극 상부 쪽에 혼(horn) 모양으로 TiN 잔류물이 발생하게 된다(동그라미로 표시된 부분). 풀 딥 아웃 공정을 사용할 경우에, 도시된 것처럼 몰드 산화막이 존재하지 않기 때문에 TiN 잔류물이 공정 진행과정에서 잘 부러지거나 떨어져 나갈 수 있다. 부러진 TiN 잔류물은 셀 사이에 누설전류의 통로가 되어 듀얼 비트 불량(dual bit fail)을 유발하게 된다. 또한, TiN 잔류물이 부러지거나 떨어지지 않더라도, 스토리지전극 상부 쪽에 존재하는 혼(horn)에는 전계(electric field)가 많이 집중되기 때문에 캐패시터의 누설전류의 통로가 되는 문제가 있다.However, in the process of etching back TiN, TiN residues are generated in a horn shape on the upper side of the storage electrode as shown in FIG. 4 (parts indicated by circles). When using a full dip out process, the TiN residue may break or fall off during the process because there is no mold oxide film as shown. Broken TiN residue becomes a passage of leakage current between cells, causing a dual bit fail. In addition, even if the TiN residue does not break or fall, there is a problem in that a leakage current of the capacitor becomes a path because much electric field is concentrated in the horn existing on the upper side of the storage electrode.

본 발명이 이루고자 하는 기술적 과제는, 실린더형 스토리지전극을 형성할 때 혼(horn) 모양의 금속막 잔류물이 발생되지 않도록 함으로써 누설전류의 발생을 방지하고 소자의 신뢰성을 향상시킬 수 있는 반도체 메모리소자의 캐패시터 형성방법을 제공하는 것이다.SUMMARY OF THE INVENTION The present invention provides a semiconductor memory device capable of preventing leakage current and improving device reliability by preventing horn-shaped metal film residue from being formed when forming a cylindrical storage electrode. It is to provide a method for forming a capacitor.

상기 기술적 과제를 달성하기 위하여 본 발명에 따른 반도체 메모리소자의 캐패시터 형성방법은, 반도체기판 상에 층간절연막을 형성하는 단계와, 상기 층간절연막을 관통하여 상기 반도체기판과 접속된 컨택을 형성하는 단계와, 상기 컨택이 형성된 반도체기판 상에, 상기 컨택을 포함하는 영역을 노출시키는 몰드 절연막 패턴을 형성하는 단계와, 상기 몰드 절연막 패턴이 형성된 반도체기판 상에 제1 도전막을 형성하는 단계와, 상기 몰드 절연막 패턴의 상측 모서리에 오버행(overhang)되도록 제2 도전막을 형성하는 단계와, 상기 제1 및 제2 도전막을 식각하여 셀 단위로 분리된 스토리지전극을 형성하는 단계, 및 상기 스토리지전극 상에 유전체막 및 플레이트전극을 형성하는 단계를 포함하는 것을 특징으로 한다.According to an aspect of the present invention, there is provided a method of forming a capacitor of a semiconductor memory device, the method comprising: forming an interlayer insulating film on a semiconductor substrate, and forming a contact connected to the semiconductor substrate through the interlayer insulating film; Forming a mold insulating layer pattern exposing a region including the contact on the semiconductor substrate on which the contact is formed, forming a first conductive layer on the semiconductor substrate on which the mold insulating layer pattern is formed, and forming the mold insulating layer Forming a second conductive layer overhanging an upper edge of the pattern, etching the first and second conductive layers to form a storage electrode separated by cells, and forming a dielectric layer on the storage electrode; Forming a plate electrode characterized in that it comprises.

본 발명에 있어서, 상기 제1 및 제2 도전막은 티타늄 나이트라이드(TiN)로 형성할 수 있다.In the present invention, the first and second conductive layers may be formed of titanium nitride (TiN).

상기 제2 도전막은 물리기상증착(PVD) 또는 화학기상증착(CVD) 방법으로 형성하는 것이 바람직하다. The second conductive film is preferably formed by physical vapor deposition (PVD) or chemical vapor deposition (CVD).

상기 제2 도전막은 아르곤(Ar) 가스와 질소가스(N2) 분위기에서 증착할 수 있으며, 6.5kW의 DC 전력, 20mTorr 정도의 압력, 그리고 300℃의 온도에서 증착할 수 있다. 그리고, 상기 제2 도전막은 150 ∼ 200Å의 두께로 형성하는 것이 바람직하다.The second conductive layer may be deposited in an argon (Ar) gas and a nitrogen gas (N 2 ) atmosphere, and may be deposited at a DC power of 6.5 kW, a pressure of about 20 mTorr, and a temperature of 300 ° C. FIG. The second conductive film is preferably formed to a thickness of 150 to 200 GPa.

그리고, 상기 스토리지전극을 형성하는 단계 후, 상기 몰드 절연막을 제거하는 단계를 더 포함할 수 있다. 이때, 상기 몰드 절연막을 제거하는 단계는, 산화막 식각액을 사용한 풀 딥 아웃 공정으로 진행할 수 있다.The method may further include removing the mold insulating layer after the forming of the storage electrode. In this case, the removing of the mold insulating layer may proceed to a full dip out process using an oxide film etching solution.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되어서는 안된다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, embodiments of the present invention may be modified in many different forms, and the scope of the present invention should not be construed as being limited by the embodiments described below.

도 5 내지 도 10은 본 발명의 일 실시예에 따른 반도체 메모리소자의 캐패시터 형성방법을 설명하기 위하여 도시한 단면도들이다.5 to 10 are cross-sectional views illustrating a method of forming a capacitor of a semiconductor memory device according to an embodiment of the present invention.

도 5를 참조하면, 반도체기판(200)에 활성영역을 정의하기 위한 소자분리막(202)을 형성한다. 상기 소자분리막(202)은 여러 가지 방법으로 형성할 수 있으나, 예컨대 쉘로우 트렌치 분리(STI) 공정을 사용하는 경우를 예로 들어 상세히 설 명하면, 먼저 반도체기판(200) 상에 패드산화막(도시되지 않음) 및 마스크용 질화막(도시되지 않음)을 형성한 후 사진식각 공정으로 패드산화막과 마스크용 질화막을 패터닝하여 소자분리막이 형성될 영역의 반도체기판(200)을 노출시킨다. 패터닝된 상기 마스크용 질화막을 식각 마스크로 사용하여 반도체기판(200)을 소정 깊이, 즉 소자간 분리에 적합한 깊이로 식각하여 트렌치를 형성한다. 이렇게 형성된 트렌치를 산화막과 같은 절연막으로 매립한 다음, 매립된 절연막의 표면을 예컨대 화학기계적연마(CMP) 공정으로 평탄화하여 소자분리막(202)을 형성한다.Referring to FIG. 5, an isolation layer 202 is formed on the semiconductor substrate 200 to define an active region. The device isolation layer 202 may be formed in various ways. For example, when the shallow trench isolation (STI) process is used, the pad oxide layer (not shown) on the semiconductor substrate 200 will be described. ) And a nitride film for a mask (not shown), and then patterning the pad oxide film and the mask nitride film by a photolithography process to expose the semiconductor substrate 200 in the region where the device isolation film is to be formed. Using the patterned nitride film for the mask as an etch mask, the semiconductor substrate 200 is etched to a predetermined depth, that is, a depth suitable for isolation between devices to form a trench. The trench thus formed is filled with an insulating film such as an oxide film, and then the surface of the buried insulating film is planarized by, for example, a chemical mechanical polishing (CMP) process to form the device isolation film 202.

도 6을 참조하면, 소자분리막(202)이 형성된 반도체기판(200) 상에 게이트전극과 컨택 플러그(232)를 형성한다. 상세하게는, 소자분리막(202)이 형성된 상기 반도체기판(200) 상에 산화막을 형성하여 게이트절연막(210)을 형성한 다음, 예를 들어 불순물이 도핑된 폴리실리콘막(222), 텅스텐실리사이드(WSi)(224) 및 질화막(226)을 차례로 증착한다. 상기 질화막(226)은 식각공정에서 게이트 도전층들(222, 224)을 보호하는 하드마스크 역할을 한다.Referring to FIG. 6, a gate electrode and a contact plug 232 are formed on the semiconductor substrate 200 on which the device isolation layer 202 is formed. In detail, an oxide film is formed on the semiconductor substrate 200 on which the device isolation film 202 is formed to form a gate insulating film 210. For example, a polysilicon film 222 doped with impurities and a tungsten silicide ( WSi) 224 and nitride film 226 are sequentially deposited. The nitride layer 226 serves as a hard mask to protect the gate conductive layers 222 and 224 in the etching process.

사진식각 공정을 수행하여 상기 폴리실리콘막(222), 텅스텐실리사이드(224) 및 질화막(226)을 패터닝하여 게이트스택(220)을 형성한다. 그리고, 상기 게이트스택(220)의 측벽에 절연막으로 이루어진 스페이서(228)를 형성한다.The photosilicon process may be performed to pattern the polysilicon layer 222, the tungsten silicide 224, and the nitride layer 226 to form a gate stack 220. A spacer 228 made of an insulating layer is formed on the sidewall of the gate stack 220.

게이트스택(220)이 형성된 상기 반도체기판 상에 산화막을 증착하여 게이트스택 사이를 분리시키는 층간절연막(230)을 형성한다. 셀프얼라인 컨택 공정을 잘 알려진 통상의 방법으로 수행하여 게이트스택(220) 사이의 반도체기판과 접속된 컨택 플러그(232)를 형성한다.An oxide film is deposited on the semiconductor substrate on which the gate stack 220 is formed to form an interlayer insulating film 230 that separates the gate stacks. The self-aligned contact process is performed by a well-known conventional method to form a contact plug 232 connected to the semiconductor substrate between the gate stacks 220.

도 7을 참조하면, 컨택플러그가 형성된 반도체기판 상에 예를 들어 산화막을 증착하여 층간절연막(234)을 형성한다. 상기 층간절연막(234) 상에 텅스텐(242) 및 질화막(244)을 차례로 증착한 후 사진식각 공정으로 이들을 패터닝하여 비트라인스택(240)을 형성한다. 상기 질화막(244)은 식각 공정에서 비트라인을 보호하는 하드마스크 역할을 한다. 상기 비트라인스택(240)의 측벽에 절연막으로 이루어진 스페이서(248)를 형성한다. 도시되지는 않았지만 상기 비트라인스택(240)은 상기 컨택플러그(232) 중 일부를 통해 반도체기판과 접속된다.Referring to FIG. 7, for example, an oxide film is deposited on a semiconductor substrate on which a contact plug is formed to form an interlayer insulating film 234. The tungsten 242 and the nitride film 244 are sequentially deposited on the interlayer insulating film 234 and then patterned by the photolithography process to form a bit line stack 240. The nitride layer 244 serves as a hard mask to protect the bit line in the etching process. A spacer 248 made of an insulating layer is formed on sidewalls of the bit line stack 240. Although not shown, the bit line stack 240 is connected to the semiconductor substrate through a portion of the contact plug 232.

다음에, 사진식각 공정으로 스토리지노드 컨택을 포함하는 영역의 층간절연막(234)을 식각하여 컨택홀을 형성한다. 그러면 스토리지전극과 반도체기판(200)을 접속시키는 스토리지노드 컨택이 형성될 영역의 컨택플러그(232)가 노출된다.Next, a contact hole is formed by etching the interlayer insulating layer 234 in the region including the storage node contact by a photolithography process. Then, the contact plug 232 of the region where the storage node contact is formed to connect the storage electrode and the semiconductor substrate 200 is exposed.

도 8을 참조하면, 컨택홀이 형성된 반도체기판의 결과물 상에, 도전물질을 상기 컨택홀을 충분히 매립하도록 증착한 후 에치백 또는 CMP를 실시하여 상기 컨택플러그(232)와 스토리지전극을 접속시킬 스토리지노드 컨택(250)을 형성한다.Referring to FIG. 8, a conductive material is deposited on a resultant semiconductor substrate on which a contact hole is formed, and then the contact plug 232 is connected to the storage electrode by etching or conducting a CMP. Node contact 250 is formed.

다음, 스토리지노드 컨택(250)이 형성된 반도체기판 상에, 예를 들어 산화막을 소정 두께 증착하여 스토리지전극의 형상을 부여하기 위한 몰드 산화막(260)을 형성한다. 상기 몰드 산화막(260)의 두께에 따라 스토리지 전극의 높이가 결정되므로, 원하는 캐패시턴스를 얻기 위한 적절한 스토리지전극의 두께를 고려하여 상기 몰드 산화막(260)의 두께를 조절한다.Next, a mold oxide layer 260 is formed on the semiconductor substrate on which the storage node contact 250 is formed, for example, by depositing an oxide layer to a predetermined thickness. Since the height of the storage electrode is determined according to the thickness of the mold oxide layer 260, the thickness of the mold oxide layer 260 is adjusted in consideration of the thickness of an appropriate storage electrode for obtaining a desired capacitance.

다음에, 상기 스토리지노드 컨택을 포함하는 영역의 상기 몰드 산화막(260)을 이방성식각하여 제거한다. 그리고, 몰드 산화막 패턴이 형성된 결과물 상에 금 속 전극막, 예컨대 티타늄 나이트라이드(TiN)를 증착하여 스토리지전극용 제1 도전막(272)을 형성한다. 상기 티타늄 나이트라이드(TiN)는 염화티타늄(TiCl4) 가스를 소스가스로 사용하여, 예를 들어 화학기상증착(CVD) 방법으로 증착할 수 있다.Next, the mold oxide layer 260 in the region including the storage node contact is anisotropically removed. In addition, a metal electrode layer, for example titanium nitride (TiN), is deposited on the resultant on which the mold oxide layer pattern is formed to form the first conductive layer 272 for the storage electrode. The titanium nitride (TiN) may be deposited by, for example, chemical vapor deposition (CVD) using titanium chloride (TiCl 4 ) gas as a source gas.

도 9를 참조하면, 상기 제1 도전막 상에, 후속 단계에서 스토리지전극을 셀 단위로 분리하기 위한 식각공정에서 상기 제1 도전막의 잔류물로 인한 혼(horn)의 발생을 방지하기 위하여 다음과 같은 공정을 수행한다. 언급한 바와 같이, TiN 혼(horn)은 스토리지전극 상부 쪽에서 주로 발생된다. 따라서, 이 부분의 TiN막의 두께를 다른 부분에 비해 두껍게 해주면 TiN 에치백 공정 후에도 날카로운 혼(horn)이 발생하지 않게 된다.Referring to FIG. 9, in order to prevent generation of horns due to residues of the first conductive layer in an etching process for separating the storage electrodes in units of cells on the first conductive layer in a subsequent step, Perform the same process. As mentioned, the TiN horn is mainly generated on the upper side of the storage electrode. Therefore, if the thickness of the TiN film in this part is made thicker than other parts, sharp horns do not occur even after the TiN etch back process.

이를 위하여, 상기 제1 도전막(272)이 형성된 결과물 상에 티타늄 나이트라이드(TiN)를 다시 증착하되, 스텝커버리지(step coverage) 특성이 불량한 증착방법을 사용하여 증착함으로써, 도시된 것과 같이 몰드 산화막(260) 패턴의 상부 모서리에 오버행(overhang)이 형성되도록 하여 제2 도전막(274)을 형성한다. 스텝 커버리지 특성이 불량한 증착방법으로는, 예를 들어 스퍼터링(sputerring)과 같은 물리기상증착(Physical Vapor Deposition; PVD) 방법이 있다. 또는 화학기상증착(CVD) 방법으로 증착할 수도 있다. 스텝 커버리지 특성이 불량한 증착 방법으로 티타늄 나이트라이드(TiN)를 증착하면, 몰드 산화막(260)이 제거된 홀(hole)의 바닥 쪽에는 티타늄 나이트라이드가 거의 증착되지 못하고 상부 쪽에만 과다하게 증착되어, 도시된 것과 같이 오버행(overhang)이 형성된다.To this end, by depositing titanium nitride (TiN) again on the resultant on which the first conductive film 272 is formed, using a deposition method having poor step coverage characteristics, a mold oxide film as shown is shown. An overhang is formed at an upper edge of the pattern 260 to form a second conductive layer 274. As a deposition method having poor step coverage characteristics, for example, a physical vapor deposition (PVD) method such as sputtering is used. Alternatively, the deposition may be performed by chemical vapor deposition (CVD). When titanium nitride (TiN) is deposited by a deposition method having poor step coverage characteristics, almost no titanium nitride is deposited on the bottom side of the hole from which the mold oxide film 260 is removed, and only excessively deposited on the top side, An overhang is formed as shown.

상기 티타늄 나이트라이드(TiN)를 화학기상증착(CVD) 방법으로 증착할 경우, 염화티타늄(TiCl4) 가스를 소스가스로 사용하여, 아르곤(Ar) 가스와 질소가스(N2) 분위기에서 진행하며, 6.5kW 정도의 DC 전력, 20mTorr 정도의 압력, 그리고 300℃ 정도의 온도에서 증착한다. 그리고, 몰드 산화막(260) 패턴의 상부에 티타늄나이트라이드 오버행(overhang)이 형성되도록 하는 증착 두께는 150 ∼ 200Å 정도가 바람직하다. When the titanium nitride (TiN) is deposited by chemical vapor deposition (CVD), titanium chloride (TiCl 4 ) gas is used as the source gas, and the process is performed in an argon (Ar) gas and a nitrogen gas (N 2 ) atmosphere. Deposition at DC power of 6.5kW, pressure of 20mTorr, and temperature of 300 ℃. The deposition thickness for forming titanium nitride overhang on the mold oxide film 260 pattern is preferably about 150 to 200 kPa.

도 10을 참조하면, 스토리지전극을 셀 단위로 분리하기 위하여 상기 제1 도전막(272) 및 제2 도전막(274)에 대해 에치백 공정을 수행한다. 상기 에치백 공정은 사용되는 도전막에 따라 적절한 식각제를 사용하여 수행할 수 있다. 이때 몰드 산화막 패턴 상부 쪽에는 오버행 모양의 제2 도전막(274)이 형성되어 있기 때문에, 에치백 공정을 수행하여도 종래의 경우처럼 제1 도전막(272)의 날카로운 혼(horn) 모양의 잔류물이 생기지 않는다.Referring to FIG. 10, an etch back process is performed on the first conductive layer 272 and the second conductive layer 274 to separate the storage electrodes in cell units. The etch back process may be performed using an appropriate etchant depending on the conductive film used. At this time, since the overhang-shaped second conductive film 274 is formed on the upper side of the mold oxide film pattern, the sharp horn shape of the first conductive film 272 remains even after the etch back process. No water is produced

다음에, 예를 들어 산화막 식각액을 사용한 풀 딥 아웃 공정을 진행하여 몰드 산화막을 제거하면, 도시된 바와 같은 제1 도전막(272) 및 제2 도전막(274)으로 이루어진 실린더 모양의 스토리리전극이 완성된다. 도시되지는 않았지만, 스토리지전극이 형성된 결과물 상에 예를 들어 하프늄산화막(HfO2)과 같은 고유전막을 증착하고 플레이트전극용 도전막을 증착한 다음 패터닝하여 캐패시터의 유전체막 및 플레이트 전극을 형성한다.Next, for example, when the mold oxide film is removed by performing a full dip-out process using an oxide film etching solution, a cylindrical story electrode composed of the first conductive film 272 and the second conductive film 274 as shown in the drawing is shown. This is done. Although not shown, a dielectric film and a plate electrode of the capacitor are formed by depositing a high dielectric film such as, for example, hafnium oxide film (HfO 2 ), depositing a conductive film for a plate electrode, and patterning the resultant on the resultant storage electrode.

이상 본 발명을 상세히 설명하였지만 본 발명은 상기 실시예에 한정되지 않 으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.Although the present invention has been described in detail above, the present invention is not limited to the above embodiments, and various modifications may be made by those skilled in the art within the technical spirit of the present invention.

상술한 본 발명에 의한 반도체 메모리소자의 캐패시터 형성방법에 따르면, 풀 딥 아웃 공정과 금속전극을 사용하여 실린더형 스토리지전극을 형성할 때 1차로 스토리지전극용 도전막을 증착한 다음, 스텝 커버리지 특성이 불량한 증착방법을 사용하여 2차로 증착하여 몰드 산화막 패턴의 입구의 상기 제1 도전막 상에 오버행이 형성되도록 한다. 셀 단위로 스토리지전극을 분리하기 위한 에치백 공정을 수행하더라도 오버행된 도전막으로 인해 날카로운 혼(horn) 모양의 잔류물이 발생하는 것을 방지할 수 있다. 따라서, 전계의 집중으로 인한 누설전류를 방지할 수 있으며, 공정 과정에서 혼(horn) 모양의 잔류물이 떨어지거나 부러지는 현상을 방지하여 전류누설 및 브리지를 방지할 수 있다.According to the method for forming a capacitor of a semiconductor memory device according to the present invention, when forming a cylindrical storage electrode using a full dip-out process and a metal electrode, the conductive film for the storage electrode is first deposited, and then the step coverage characteristics are poor. Secondary deposition is performed using a deposition method so that an overhang is formed on the first conductive film at the inlet of the mold oxide film pattern. Even if an etch back process for separating storage electrodes is performed on a cell basis, sharp horn residues may be prevented from occurring due to the overhanged conductive layer. Therefore, it is possible to prevent the leakage current due to the concentration of the electric field, it is possible to prevent the current leakage and bridge by preventing the horn-shaped residue falling or broken during the process.

Claims (8)

반도체기판 상에 층간절연막을 형성하는 단계;Forming an interlayer insulating film on the semiconductor substrate; 상기 층간절연막을 관통하여 상기 반도체기판과 접속된 컨택을 형성하는 단계;Forming a contact connected to the semiconductor substrate through the interlayer insulating film; 상기 컨택이 형성된 반도체기판 상에, 상기 컨택을 포함하는 영역을 노출시키는 몰드 절연막 패턴을 형성하는 단계;Forming a mold insulating pattern on the semiconductor substrate on which the contact is formed to expose a region including the contact; 상기 몰드 절연막 패턴이 형성된 반도체기판 상에 제1 도전막을 형성하는 단계;Forming a first conductive film on the semiconductor substrate on which the mold insulating film pattern is formed; 상기 몰드 절연막 패턴의 상측 모서리에 오버행(overhang)되도록 제2 도전막을 형성하는 단계;Forming a second conductive film overhanging an upper edge of the mold insulating film pattern; 상기 제1 및 제2 도전막을 식각하여 셀 단위로 분리된 스토리지전극을 형성하는 단계; 및Etching the first and second conductive layers to form storage electrodes separated by cells; And 상기 스토리지전극 상에 유전체막 및 플레이트전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리소자의 캐패시터 형성방법.And forming a dielectric film and a plate electrode on the storage electrode. 제1항에 있어서,The method of claim 1, 상기 제1 및 제2 도전막은 티타늄 나이트라이드(TiN)로 형성하는 것을 특징으로 하는 반도체 메모리소자의 캐패시터 형성방법.And the first and second conductive films are formed of titanium nitride (TiN). 제1항에 있어서, The method of claim 1, 상기 제2 도전막은 물리기상증착(PVD) 방법 또는 화학기상증착(CVD) 방법으로 형성하는 것을 특징으로 하는 반도체 메모리소자의 캐패시터 형성방법.And the second conductive film is formed by a physical vapor deposition (PVD) method or a chemical vapor deposition (CVD) method. 제1항에 있어서,The method of claim 1, 상기 제2 도전막은 아르곤(Ar) 가스와 질소가스(N2) 분위기에서 증착하는 것을 특징으로 하는 반도체 메모리소자의 캐패시터 형성방법.And the second conductive film is deposited in an argon (Ar) gas and a nitrogen gas (N 2 ) atmosphere. 제4항에 있어서,The method of claim 4, wherein 상기 제2 도전막은 6.5kW의 DC 전력, 20mTorr 정도의 압력, 그리고 300℃의 온도에서 증착하는 것을 특징으로 하는 반도체 메모리소자의 캐패시터 형성방법.The second conductive film is deposited at a DC power of 6.5kW, a pressure of about 20mTorr, and a temperature of 300 ℃ a method of forming a capacitor of a semiconductor memory device. 제1항에 있어서,The method of claim 1, 상기 제2 도전막은 150 ∼ 200Å의 두께로 형성하는 것을 특징으로 하는 반도체 메모리소자의 캐패시터 형성방법.And the second conductive film is formed to a thickness of 150 to 200 GPa. 제1항에 있어서,The method of claim 1, 상기 스토리지전극을 형성하는 단계 후,After forming the storage electrode, 상기 몰드 절연막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도 체 메모리소자의 캐패시터 형성방법.And removing the mold insulating film. 제7항에 있어서,The method of claim 7, wherein 상기 몰드 절연막을 제거하는 단계는,Removing the mold insulating film, 산화막 식각액을 사용한 풀 딥 아웃 공정으로 진행하는 것을 특징으로 하는 반도체 메모리소자의 캐패시터 형성방법.A method of forming a capacitor of a semiconductor memory device, characterized in that to proceed to a full dip-out process using an oxide etching solution.
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