KR19990000027A - Capacitor of semiconductor device and manufacturing method thereof - Google Patents
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Abstract
반도체 장치의 커패시터 및 그 제조 방법을 개시한다. 본 발명은 반도체 기판 상에 형성되고, 불순물이 도핑(doping)된 폴리 실리콘막(polysilicon layer)막을 이용한 하부 전극과 그 측벽에 형성된 질화 티타늄(TiN)막을 이용한 금속 스페이서(metal spacer)를 포함한다. 이때, 하부 전극으로 실린더형 전극(cylinder type node) 또는 스택형 전극(stack type node)을 이용한다. 금속 스페이서 및 하부 전극을 뒤덮는 산화 탄탈늄(Ta2O5)막을 이용한 유전막 패턴과 유전막 패턴을 뒤덮는 상부 전극을 포함한다. 이때 상부 전극으로 불순물이 도핑된 폴리 실리콘막과 질화 티타늄막의 이중막을 이용한다.A capacitor of a semiconductor device and a manufacturing method thereof are disclosed. The present invention includes a metal spacer formed on a semiconductor substrate and using a lower electrode using a polysilicon layer film doped with impurities and a titanium nitride (TiN) film formed on the sidewall thereof. At this time, a cylinder type electrode or a stack type electrode is used as a lower electrode. A dielectric spacer pattern using a tantalum oxide (Ta 2 O 5 ) film to cover the metal spacers and the lower electrode, and an upper electrode covering the dielectric film pattern. At this time, a double film of a polysilicon film and a titanium nitride film doped with an impurity is used as an upper electrode.
Description
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 반도체 장치의 커패시터 및 그 제조 방법에 관한 것이다.The present invention relates to a semiconductor device and a manufacturing method thereof, and more particularly to a capacitor of a semiconductor device and a manufacturing method thereof.
반도체 장치의 고집적화에 따라 셀 커패시터(cell capacitor)의 하부 전극의 크기가 감소되고 있다. 이에 따라 셀 커패시턴스(cell capacitance)가 감소되어 반도체 장치에 요구되는 셀 커패시턴스의 확보가 문제시되고 있다. 셀 커패시턴스를 증가시키는 방법으로는 커패시터에 이용되는 유전막의 유효 면적을 증가시키거나 고유전 물질을 포함하여 이루어진 유전막을 이용하는 방법이 제안되고 있다.As the semiconductor device is highly integrated, the size of the lower electrode of the cell capacitor is decreasing. As a result, the cell capacitance is reduced and the securing of the cell capacitance required for the semiconductor device becomes a problem. As a method of increasing the cell capacitance, there has been proposed a method of increasing the effective area of a dielectric film used for a capacitor or using a dielectric film made of a dielectric material.
전자의 방법, 즉, 유전막의 유효 면적을 증가시키는 방법으로는 3차원적인 형상의 하부 전극, 예컨대 스택형 전극(stack type node) 또는 실린더형 전극(cylinder type node) 등과 같은 하부 전극으로 이용하는 방법이 있다. 즉, 3차원적인 형상의 하부 전극을 형성함으로써 상기 유전막의 유효 면적을 증가시킨다. 후자의 방법, 즉, 고유전 물질을 포함하여 이루어진 유전막을 이용하는 방법은 Pb(Zr, Ti)O3, PbTiO3, (Pb, La)(Zr, Ti)O3, BaTiO3, (Ba, Sr)TiO3, Ta2O5, SrTiO3등과 같은 강유전 물질 또는 고유전 물질을 유전막으로 이용하여 커패시턴스의 증가를 구현하는 방법이 제안되고 있다. 상기 고유전 물질 중에서도 특히 Ta2O5(산화 탄탈늄)의 경우는 우수한 유전율(약 20∼25) 때문에 더 많은 연구가 이루어지고 있다.As a method of increasing the effective area of the dielectric layer, a method of using the lower electrode such as a three-dimensional lower electrode, for example, a stack type electrode or a cylinder type node, have. That is, the effective area of the dielectric layer is increased by forming a three-dimensional lower electrode. The latter method, that is, a method using a dielectric film made of a high dielectric material, is a method of using a dielectric film containing Pb (Zr, Ti) O 3 , PbTiO 3 , (Pb, La) (Zr, Ti) O 3 , BaTiO 3 , ) A method of realizing an increase in capacitance by using a ferroelectric substance such as TiO 3 , Ta 2 O 5 , SrTiO 3 or the like as a dielectric film has been proposed. In the case of Ta 2 O 5 (tantalum oxide) among the above-mentioned high dielectric materials, more studies are being conducted because of the excellent dielectric constant (about 20 to 25).
도 1을 참조하여 종래의 반도체 장치의 커패시터를 설명한다.A capacitor of a conventional semiconductor device will be described with reference to FIG.
종래의 커패시터는 반도체 기판(10) 상에 형성된 콘택 홀(contact hole;25)을 가지는 절연막 패턴(20)과 상기 절연막 패턴(20) 상에 형성되어 상기 콘택 홀(25)을 통해서 상기 반도체 기판(10) 상과 연결되는 하부 전극(30)을 포함하여 이루어진다. 이때, 상기 하부 전극(30)으로 불순물이 도핑된 폴리 실리콘(polysilicon)막을 이용한다. 또한, 상기 하부 전극(30)은 스택형 전극 또는 실린더형 전극일 수 있으나 도 1에서는 실린더형 전극을 예로 들어 도시한다. 상기 하부 전극(30) 상에 유전막 패턴(40), 예컨대 산화 탄탈늄막 패턴이 접촉되고, 상기 산화 탄탈늄막 패턴 상에는 상부 전극(50)이 위치한다. 상기 상부 전극(50)은 불순물이 도핑된 폴리 실리콘막(51)을 포함하여 이루어진다. 또한 상기 유전막 패턴(40), 즉 산화 탄탈늄막 패턴과 상기 폴리 실리콘막(51) 간의 계면에서 산화막이 형성되는 문제점을 방지하기 위해서 질화 티타늄막(55)을 상기 폴리 실리콘막(51)의 하부에 형성한다. 이와 같이 질화 티타늄막(55)과 폴리 실리콘막(51)의 이중막을 포함하여 상부 전극(50)을 형성한다.A conventional capacitor includes an insulating film pattern 20 having a contact hole 25 formed on a semiconductor substrate 10 and a conductive film 25 formed on the insulating film pattern 20 and electrically connected to the semiconductor substrate And a lower electrode 30 connected to the upper electrode 10. At this time, a polysilicon film doped with impurities is used for the lower electrode 30. In addition, the lower electrode 30 may be a stacked electrode or a cylindrical electrode, but the cylindrical electrode is shown as an example in FIG. A dielectric film pattern 40, for example, a tantalum oxide film pattern is brought into contact with the lower electrode 30, and an upper electrode 50 is placed on the tantalum oxide film pattern. The upper electrode 50 includes a polysilicon film 51 doped with an impurity. A titanium nitride film 55 is formed under the polysilicon film 51 in order to prevent an oxide film from being formed at the interface between the dielectric film pattern 40, that is, the tantalum oxide film pattern and the polysilicon film 51. [ . Thus, the upper electrode 50 including the double-layer film of the titanium nitride film 55 and the polysilicon film 51 is formed.
상기와 같은 커패시터의 유전막 패턴(40)은 상부에 금속막, 즉 질화 티타늄막(55)과 접촉하고 하부에는 실질적으로 폴리 실리콘막과 접촉하고 있다. 따라서 상기 상부 전극(50)에 양의 극성의 전압을 인가하고, 상기 하부 전극(30)에 음의 극성의 전압을 인가할 때, 상부 전극에는 질화 티타늄막(55)에 의해서 공핍층(depletion layer)이 형성되지 않는다. 반면에, 상기 상부 전극(50)에 음의 극성의 전압을 인가하고 상기 하부 전극(30)에 양의 극성의 전압을 인가할 때, 상기 하부 전극(30)에 공핍층이 형성된다.The dielectric film pattern 40 of the capacitor as described above is in contact with the metal film, that is, the titanium nitride film 55 at the upper portion, and is substantially in contact with the polysilicon film at the lower portion. Therefore, when a positive polarity voltage is applied to the upper electrode 50 and a negative polarity voltage is applied to the lower electrode 30, a depletion layer (depletion layer) Is not formed. On the other hand, when a negative polarity voltage is applied to the upper electrode 50 and a positive polarity voltage is applied to the lower electrode 30, a depletion layer is formed in the lower electrode 30.
상기와 같이 발생되는 공핍층(30)은 유전막 패턴(40)의 유효 두께를 실질적으로 증가시키는 효과를 나타낸다. 따라서, 커패시턴스가 감소하는 현상을 나타낸다. 즉, 상기 상부 전극(50)에 양의 극성의 전압, 상기 하부 전극(30)에 음의 극성의 전압을 각각 인가하는 경우에서 나타나는 커패시턴스를 최대 커패시턴스라 하고, 상기 상부 전극(50)에 음의 극성의 전압, 상기 하부 전극(30)에 양의 극성의 전압을 각각 인가하는 경우에서의 커패시턴스를 최소 커패시턴스라 할 때, 상기 최대 및 최소 커패시턴스는 큰 차이를 나타낸다. 이와 같이 커패시터에 인가되는 전압의 극성의 변화에 따라 최대 및 최소 커패시턴스의 크기가 큰 차이를 나타내는 현상은 반도체 장치가 신호를 독출하는 작동에서 에러(error)를 유발시킬 수 있다.The depletion layer 30 generated as described above exhibits an effect of substantially increasing the effective thickness of the dielectric film pattern 40. Therefore, the capacitance decreases. That is, the capacitance of a positive polarity voltage applied to the upper electrode 50 and the negative polarity voltage applied to the lower electrode 30 is referred to as a maximum capacitance, The maximum and minimum capacitances show a large difference when the capacitance in the case of applying the voltage of the positive polarity to the lower electrode 30 and the voltage of the positive polarity is the minimum capacitance. Such a phenomenon in which the magnitude of the maximum and minimum capacitances show a large difference in accordance with the change in the polarity of the voltage applied to the capacitor may cause an error in the operation of reading the signal from the semiconductor device.
본 발명이 이루고자 하는 기술적 과제는 커패시턴스를 증가시킬 수 있고, 인가되는 전압의 극성 변화에 따라 최대 커패시턴스 및 최소 커패시턴스의 크기가 큰 차이를 나타내는 현상을 방지하여 반도체 장치의 작동 에러를 방지할 수 있는 반도체 장치의 커패시터를 제공하는 데 있다.SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and it is an object of the present invention to provide a semiconductor device which can increase the capacitance and prevent a phenomenon in which the magnitude of the maximum capacitance and the minimum capacitance exhibit a large difference according to the polarity change of the applied voltage, To provide a capacitor of the device.
본 발명이 이루고자 하는 다른 기술적 과제는 커패시턴스를 증가시킬 수 있고, 인가되는 전압의 극성 변화에 따라 최대 커패시턴스 및 최소 커패시턴스의 크기가 큰 차이를 나타내는 현상을 방지하여 반도체 장치의 작동 에러를 방지할 수 있는 반도체 장치의 커패시터를 제조하는 방법을 제공하는 데 있다.According to another aspect of the present invention, there is provided a semiconductor device including: a semiconductor substrate having a first electrode and a second electrode, And a method of manufacturing a capacitor of a semiconductor device.
도 1은 종래의 반도체 장치의 커패시터를 설명하기 위해서 도시한 단면도이다.1 is a cross-sectional view illustrating a capacitor of a conventional semiconductor device.
도 2와 도 3은 본 발명의 반도체 장치의 커패시터를 설명하기 위해서 도시한 단면도들이다.2 and 3 are cross-sectional views illustrating a capacitor of a semiconductor device according to the present invention.
도 4와 도 5는 본 발명의 반도체 장치의 커패시터의 효과를 설명하기 위해서 도시한 평면도와 단면도들이다.4 and 5 are a plan view and a cross-sectional view illustrating the effect of the capacitor of the semiconductor device of the present invention.
도 6 내지 도 9는 본 발명의 반도체 장치의 커패시터를 제조하는 방법을 설명하기 위해서 도시한 단면도들이다.6 to 9 are sectional views for illustrating a method of manufacturing a capacitor of a semiconductor device of the present invention.
상기의 기술적 과제를 달성하기 위하여 본 발명의 커패시터는, 반도체 기판 상에 형성된 하부 전극과 상기 하부 전극의 측벽에 형성된 금속 스페이서를 포함한다. 이때, 상기 하부 전극으로 실린더형 전극 또는 스택형 전극을 이용한다. 상기 하부 전극은 불순물이 도핑된 폴리 실리콘막을 이용한다. 또한 상기 금속 스페이서는 질화 티타늄을 포함하여 이루어진다. 상기 금속 스페이서 및 상기 하부 전극을 뒤덮는 유전막 패턴과 상기 유전막 패턴을 뒤덮는 상부 전극을 포함한다. 상기 유전막 패턴으로 산화 탄탈늄막을 이용한다. 또한 상기 상부 전극으로 불순물이 도핑된 폴리 실리콘막과 질화 티타늄막의 이중막을 이용한다.According to an aspect of the present invention, there is provided a capacitor including a lower electrode formed on a semiconductor substrate and a metal spacer formed on a sidewall of the lower electrode. At this time, a cylindrical electrode or a stacked electrode is used as the lower electrode. The lower electrode uses a polysilicon film doped with an impurity. The metal spacer is made of titanium nitride. A dielectric film pattern covering the metal spacers and the lower electrode, and an upper electrode covering the dielectric film pattern. A tantalum oxide film is used as the dielectric film pattern. Also, a double layer of a polysilicon film and a titanium nitride film doped with an impurity is used as the upper electrode.
상기 다른 과제를 달성하기 위하여 본 발명은 반도체 기판 상에 하부 전극을 형성하고 상기 하부 전극의 측벽에 금속 스페이서를 형성한다. 이때, 상기 하부 전극을 뒤덮는 금속막을 형성하고 상기 금속막을 이방성 건식 식각하여 상기 금속 스페이서를 형성한다. 또한, 상기 금속막은 질화 티타늄막을 이용한다. 다음에 상기 하부 전극 및 금속 스페이서를 뒤덮는 상부 전극을 형성한다.According to another aspect of the present invention, a lower electrode is formed on a semiconductor substrate and a metal spacer is formed on a sidewall of the lower electrode. At this time, a metal film is formed to cover the lower electrode, and the metal film is anisotropically dry etched to form the metal spacer. The metal film uses a titanium nitride film. Next, an upper electrode covering the lower electrode and the metal spacer is formed.
본 발명의 커패시터는 폴리 실리콘막을 포함하여 이루어진 하부 전극의 측벽에 금속 스페이서, 즉 질화 티타늄 스페이서를 형성함으로써 인가되는 전압의 극성의 변화에 따라 최대 커패시턴스 및 최소 커패시턴스의 크기가 큰 차이를 나타내는 현상을 방지할 수 있어 반도체 장치의 에러 발생을 방지할 수 있다.The capacitor of the present invention prevents a phenomenon in which the magnitude of the maximum capacitance and the minimum capacitance shows a large difference according to a change in polarity of a voltage applied by forming a metal spacer, i.e., a titanium nitride spacer, on a sidewall of a lower electrode including a polysilicon film And it is possible to prevent the occurrence of errors in the semiconductor device.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2 및 도 3은 본 발명의 커패시터를 나타내는 단면도이다.2 and 3 are cross-sectional views showing the capacitor of the present invention.
도 4 및 도 5는 도 3의 하부 전극을 개략화한 단면도와 평면도이다.4 and 5 are a schematic cross-sectional view and a plan view of the lower electrode of FIG.
본 발명의 커패시터는 반도체 기판(100) 상에 형성된 하부 전극(300)과 상기 하부 전극(300)의 측벽에 형성된 금속 스페이서(400)를 포함한다. 또한 상기 금속 스페이서(400) 및 상기 하부 전극(300)을 뒤덮는 유전막 패턴(500)과 상기 유전막 패턴(500)을 뒤덮는 상부 전극(600)을 포함하여 이루어진다.The capacitor of the present invention includes a lower electrode 300 formed on a semiconductor substrate 100 and a metal spacer 400 formed on a sidewall of the lower electrode 300. A dielectric layer pattern 500 covering the metal spacer 400 and the lower electrode 300 and an upper electrode 600 covering the dielectric layer pattern 500.
이때, 상기 하부 전극(300)은 절연막 패턴(200)의 콘택 홀을 통해서 상기 반도체 기판(100)과 연결된다. 또한 상기 절연막 패턴(200)을 일부 뒤덮는 부분은 3차원적인 형상을 가진다. 예컨대, 도 2에 도시한 바와 같이 스택형 전극을 상기 하부 전극(300)으로 이용한다. 또는 도 3에 도시한 바와 같이 상기 스택형 전극의 상부 표면으로부터 홈을 파서 실린더와 같은 형상을 가지게 한 실린더형 전극을 상기 하부 전극(300)으로 이용한다. 이와 같이 하부 전극(300)이 3차원적인 형상을 가지면, 상기 유전막 패턴(500)의 유효 면적을 증가시킬 수 있어 커패시턴스의 증가를 구현할 수 있다. 이때, 상기 하부 전극(300)은 불순물이 도핑된 폴리 실리콘막을 포함하여 이루어진 폴리 실리콘 전극을 이용한다.At this time, the lower electrode 300 is connected to the semiconductor substrate 100 through the contact hole of the insulating layer pattern 200. In addition, a part of the insulating film pattern 200 that covers the insulating film pattern 200 has a three-dimensional shape. For example, as shown in FIG. 2, a stacked electrode is used as the lower electrode 300. As shown in FIG. 3, a cylindrical electrode having a shape similar to that of a cylinder is used as the lower electrode 300 by dicing a groove from the upper surface of the stacked electrode. If the lower electrode 300 has a three-dimensional shape, the effective area of the dielectric layer pattern 500 can be increased, thereby increasing the capacitance. At this time, the lower electrode 300 uses a polysilicon electrode including a polysilicon film doped with an impurity.
상기 하부 전극(300)의 측벽에 금속 스페이서(400)가 위치하여 상기 측벽을 차폐한다. 이때, 상기 금속 스페이서(400)로는 질화 티타늄 스페이서를 이용한다. 상기 금속 스페이서(400)에 의해서 상기 하부 전극(300), 즉 폴리 실리콘 전극에 공핍층이 형성되는 면적이 크게 줄어든다. 즉, 상기 질화 티타늄 스페이서에 의해 차폐되는 상기 폴리 실리콘 전극의 측벽 부분은 공핍층이 형성되지 않는다. 따라서, 인가되는 전압의 극성의 변화에 따라 최대 커패시턴스 및 최소 커패시턴스의 크기가 큰 차이를 나타내는 현상의 발생을 방지할 수 있다. 상기 하부 전극(300)의 측벽을 상기 금속 스페이서(400)로 차폐하여 얻을 수 있는 효과에 대하여 이후에 상세히 설명한다.A metal spacer 400 is disposed on a side wall of the lower electrode 300 to shield the side wall. At this time, a titanium nitride spacer is used as the metal spacer 400. The area of the lower electrode 300, i.e., the polysilicon electrode, where the depletion layer is formed is greatly reduced by the metal spacers 400. That is, the depletion layer is not formed on the sidewall portion of the polysilicon electrode that is shielded by the titanium nitride spacer. Therefore, it is possible to prevent occurrence of a phenomenon in which the magnitude of the maximum capacitance and the minimum capacitance exhibit a large difference according to the change of the polarity of the applied voltage. The effect of shielding the side wall of the lower electrode 300 with the metal spacer 400 will be described in detail later.
상기 유전막 패턴(500)은 상기 하부 전극(300)과 상기 금속 스페이서(400)를 뒤덮도록 형성된다. 이때, 상기 유전막 패턴(500)으로 고유전 물질, 예컨대, 산화 탄탈늄(Ta2O5), 산화 이리듐(Y2O5), 산화 바나듐(V2O5), 산화 니오브늄(Nb2O5), (Ba,Sr)TiO3, 및 Pb(Zr,Ti)O3등과 같은 고유전 물질로 이루어진 유전막을 이용한다. 바람직하게는 산화 탄탈늄을 포함하여 이루어진 산화 탄탈늄막을 이용한다. 이와 같이 고유전 물질을 포함하여 이루어진 유전막을 상기 유전막 패턴(500)으로 이용함으로써 커패시턴스의 증가를 구현할 수 있다.The dielectric layer pattern 500 is formed to cover the lower electrode 300 and the metal spacer 400. The dielectric layer pattern 500 may include a high dielectric material such as tantalum oxide (Ta 2 O 5 ), iridium oxide (Y 2 O 5 ), vanadium oxide (V 2 O 5 ), niobium oxide (Nb 2 O 5 ), (Ba, Sr) TiO 3 , and Pb (Zr, Ti) O 3 . Preferably a tantalum oxide film comprising tantalum oxide. The use of the dielectric layer including the high dielectric material as the dielectric layer pattern 500 can increase the capacitance.
상기 상부 전극(600)은 도전성 물질막, 예컨대 폴리 실리콘막을 포함하여 형성된다. 또는, 상기 유전막 패턴(500)에 포함되는 산소(O) 원자의 상기 폴리 실리콘막으로의 확산(diffusion)을 방지하는 질화 티타늄막 패턴(610)과 같은 확산 방지막을 하부막으로 가지는 폴리 실리콘막 패턴(650)으로 상기 상부 전극(600)을 형성한다. 즉, 상기 상부 전극(600)은 폴리 실리콘막 패턴(650)과 질화 티타늄막 패턴(610)의 이중막으로 이루어진다.The upper electrode 600 is formed of a conductive material layer, for example, a polysilicon layer. Or a titanium nitride film pattern 610 for preventing diffusion of oxygen (O) atoms contained in the dielectric film pattern 500 into the polysilicon film, as a lower film, And the upper electrode 600 is formed with the second electrode layer 650. That is, the upper electrode 600 is formed of a double layer film of a polysilicon film pattern 650 and a titanium nitride film pattern 610.
상기한 바와 같은 금속 스페이서(400)로 상기 하부 전극(300)의 측벽을 차폐함으로써 구현할 수 있는 효과에 대하여 도 4 및 도 5를 참조하여 설명한다. 본 발명의 하부 전극(300)은 도 2의 스택형 전극 또는 도 3의 실린더형 전극과 같은 3차원적인 형상을 가진 하부 전극(300)이지만 도 3에서 도시한 바와 같은 실린더형 전극을 이용하는 하부 전극(300)을 예로 들어 상기 효과를 설명한다. 이때, 상기 실린더형 전극을 이용하는 하부 전극(300)은 도 5에 도시한 평면도에서 나타나듯이 사각형의 평면 형상을 가진 실린더형 전극임을 가정한다.The effect of shielding the side wall of the lower electrode 300 with the metal spacer 400 will be described with reference to FIGS. 4 and 5. FIG. The lower electrode 300 of the present invention is a lower electrode 300 having a three-dimensional shape such as the stacked electrode of FIG. 2 or the cylindrical electrode of FIG. 3, but a lower electrode 300 using a cylindrical electrode as shown in FIG. The above effect will be described by taking the example of the above-described apparatus 300 as an example. At this time, it is assumed that the lower electrode 300 using the cylindrical electrode is a cylindrical electrode having a rectangular planar shape as shown in the plan view shown in FIG.
먼저, 실린더형 전극의 실린더 부분의 측벽의 면적과 평면의 면적을 계산한다. 도 4에 도시한 바와 같이 상기 실린더의 바닥의 두께를 A라고 가정하고, 유효 면적으로 작용하는 높이를 B라 가정한다. 또한, 도 5에 도시한 바와 같이 상기 사각형의 실린더의 벽의 두께는 C라 가정하고 사각의 실린더 홈은 D와 E의 가로, 세로 크기를 가진다고 가정한다. 이와 같이 하면 상기 측벽의 면적의 합은 내벽의 면적, 즉, 2×(B - A)×(E + D)와 외벽의 면적, 즉, 2×B×(D + E + 2C)의 합이다. 또한, 평면의 면적은 상기 실린더의 바닥 면적, 즉, D×E와 벽의 위 평면적, 즉, 2C×(D + E) + 4C2의 합이다. 이때, 상기 바닥의 두께 A가 0.13㎛, 높이 B가 0.8㎛, 상기 벽의 두께 C가 0.03㎛ 및 상기 사각 홈의 가로, 세로 크기 D와 E가 각각 0.18㎛, 0.54㎛인 하부 전극을 예로 들어 상기 측벽의 면적 및 평면의 면적을 계산한다.First, the area of the side wall of the cylinder portion of the cylindrical electrode and the area of the plane are calculated. As shown in Fig. 4, assuming that the thickness of the bottom of the cylinder is A, the height acting as the effective area is assumed to be B. Further, as shown in FIG. 5, it is assumed that the wall thickness of the quadrilateral cylinder is assumed to be C, and that the square cylinder grooves have the horizontal and vertical sizes of D and E, respectively. Thus, the sum of the areas of the side walls is the sum of the area of the inner wall, that is, 2 x (B - A) x (E + D) and the area of the outer wall, that is, 2 x B x (D + E + 2C) . In addition, the area of the plane is the sum of the bottom area of the cylinder, i.e., D × E and the two-dimensional location of the wall, that is, 2C × (D + E) + 4C 2. At this time, for example, the lower electrode having the thickness A of the bottom of 0.13 mu m, the height B of 0.8 mu m, the wall thickness C of 0.03 mu m, and the lateral and vertical sizes D and E of 0.18 mu m and 0.54 mu m, respectively The area of the side wall and the area of the plane are calculated.
이와 같이 하여 얻은 결과는 다음과 같다. 측벽의 면적은 내벽의 면적, 즉, 0.9648㎛2와 외벽의 면적 1.248㎛2의 합인 2.2128㎛2이다. 평면의 면적은 실린더 바닥의 면적, 즉, 0.0972㎛2와 위 평면적, 0.0468㎛2의 합인 0.144㎛2이다. 따라서, 상기 하부 전극의 전체 유효 면적에 대한 상기 측벽의 면적의 백분율은 대략 93.9%이고, 평면의 백분율은 6.1%이다.The results thus obtained are as follows. Area of the side wall area of the inner wall, that is, the sum of the two 2.2128㎛ 0.9648㎛ 1.248㎛ area of 2 2 and the outer wall. The area of the plane is the bottom area of the cylinder, that is, 0.0972㎛ 2 and upper plan view, a sum of 0.0468㎛ 2 0.144㎛ 2. Therefore, the percentage of the area of the sidewall relative to the total effective area of the lower electrode is approximately 93.9%, and the percentage of the plane is 6.1%.
다음에, 본 발명의 최대 커패시턴스와 최소 커패시턴스를 계산한다. 먼저, 도 3에 도시한 바와 같은 커패시터를 금속 스페이서(400)와 유전막 패턴(500) 및 상부 전극(600) 간에 형성되는 제1커패시터와 상기 하부 전극(300)과 상기 유전막 패턴(500) 및 상기 상부 전극(600) 간에 형성되는 제2커패시터로 나누어서 고려한다. 상기 제1커패시터는 상기 하부 전극(400) 상에 금속 스페이서가 차폐하고 있는 면적 부분에서 이루어지는 커패시터로 실질적으로 상기 금속 스페이서(400)가 하부 전극으로서의 역할을 한다. 따라서, 공핍층이 형성되지 않는다. 따라서, 수학식 1과 같이 상기 제1커패시터에서 나타나는 최대 커패시턴스, 즉, CMAX와 최소 커패시턴스, 즉, CMIN의 차이가 없다.Next, the maximum capacitance and the minimum capacitance of the present invention are calculated. 3 may be formed by a first capacitor formed between the metal spacer 400 and the dielectric layer pattern 500 and the upper electrode 600 and a second capacitor formed between the lower electrode 300 and the dielectric layer pattern 500, And a second capacitor formed between the upper electrodes 600. The first capacitor is a capacitor formed on an area of the lower electrode 400 that is shielded by a metal spacer. The metal spacer 400 substantially serves as a lower electrode. Therefore, a depletion layer is not formed. Therefore, there is no difference between the maximum capacitance, i.e., C MAX, and the minimum capacitance, i.e., C MIN , appearing in the first capacitor as shown in Equation (1).
[수학식 1][Equation 1]
상기 제2커패시터는 하부 전극(300), 즉 폴리 실리콘막을 포함하여 형성된 폴리 실리콘 전극과 유전막 패턴(500) 및 상부 전극(600)과의 사이에서 형성된다. 즉, 상기 금속 스페이서(400)에 의해 차폐되지 않는 상기 하부 전극(300)의 위평면적 부분에서 성립된다. 이에 따라 상기 하부 전극(400)에 공핍층이 형성될 수 있다. 따라서, 상기 제2커패시터에서 나타나는 최대 커패시턴스, 즉, C´MAX와 상기 제2커패시터에서 나타나는 최소 커패시턴스, 즉, C´MIN의 크기에는 차이가 있게 된다. 따라서 수학식 2에서와 같이 그 비를 α로 설정한다.The second capacitor is formed between the polysilicon electrode formed by the lower electrode 300, i.e., the polysilicon film, and the dielectric film pattern 500 and the upper electrode 600. In other words, it is formed in a planar portion above the lower electrode 300 that is not shielded by the metal spacer 400. Accordingly, a depletion layer may be formed on the lower electrode 400. Therefore, the first maximum of the capacitance appears in the second capacitor, that is, C'MAX and the minimum capacitance that appear in the second capacitor, that is, the size of the C'MIN is thereby different. Therefore, the ratio is set to? As in Equation (2).
[수학식 2]&Quot; (2) "
이때, 상기 제1커패시터의 최대 커패시턴스 CMAX와 제2커패시터에서의 최대 커패시턴스 C´MAX는, 그 값이 나타나는 조건에서 상기 상부 전극(600)에 공핍층이 형성되지 않으므로 동일한 값을 가지게 된다. 즉, 수학식 3과 같이 설정할 수 있다.At this time, the maximum capacitance C'MAX of the maximum capacitance C MAX and the second capacitor of the first capacitor is not a depletion layer in the upper electrode 600 is formed under the condition that its value is shown to have the same value. That is, it can be set as shown in Equation (3).
[수학식 3]&Quot; (3) "
이때, 상기 금속 스페이서(400)는 상기 하부 전극(300)의 측벽에 형성되므로 앞서 계산한 측벽의 면적에 해당하는 유효 면적을 가진다고 가정할 수 있다. 따라서, 상기 수학식 1, 2 및 3과 앞서 계산한 측벽의 면적 및 평면의 면적을 연계하여 본 발명의 커패시터, 즉, 상기 제1커패시터 및 제2커패시터로 이루어지는 전체 커패시터의 최대 커패시턴스, 즉, C″MAX와 전체 커패시터의 최소 커패시턴스, 즉, C″MIN의 비를 계산하면 수학식 4와 같이 된다. 상기 수학식 4에 나타나듯이, 상기 하부 전극(300)과 유전막 패턴(500) 및 상부 전극(600)간에 이루어지는 제1커패시터에서의 최소 커패시턴스 C´MIN와 최대 커패시턴스 C´MAX의 비인 α가 1이하의 작은 값을 가지더라도 면적에 대한 상수, 즉, 0.939의 값이 크므로 전체 커패시터의 최소 커패시턴스 C″MIN와 최대 커패시턴스 C″MAX의 비는 큰 값을 가지게 되어 1에 가깝게 유지된다.At this time, since the metal spacer 400 is formed on the side wall of the lower electrode 300, it can be assumed that the metal spacer 400 has an effective area corresponding to the calculated area of the side wall. Therefore, the maximum capacitances of the capacitors of the present invention, that is, the total capacitors of the first and second capacitors, that is, the capacitances of the capacitors C &Quot; Equation 4 is obtained by calculating the minimum capacitance of MAX and the total capacitor, that is, the ratio of C " MIN . As shown in Equation (4), the lower electrode 300 and the dielectric pattern 500, and the minimum capacitance ratio α C'MIN and MAX of the maximum capacitance C'in a first capacitor formed between the upper electrode 600 is less than 1 The ratio of the minimum capacitance C " MIN to the maximum capacitance C " MAX of the entire capacitors has a large value and is kept close to 1 because the constant for the area, that is, the value of 0.939, is large.
[수학식 4]&Quot; (4) "
이제까지 도 3에 도시한 바와 같은 실린더형 전극을 하부 전극(300)으로 이용한 경우를 예로 들어 설명하였으나 도 2에 도시한 바와 같은 스택형 전극과 같은 3차원적인 형상의 전극을 하부 전극(300)으로 이용하는 경우에서도 동일한 효과를 얻을 수 있다. 이와 같이 금속 스페이서(400)가 차자하는 면적이 상기 하부 전극(300)의 면적 대부분을 차폐하여 공핍층의 형성을 방지하므로 최소 커패시턴스와 최대 커패시턴스의 차이를 줄일 수 있다.3 has been described as an example of using the cylindrical electrode as the lower electrode 300. However, a three-dimensional electrode such as the stacked electrode as shown in FIG. 2 is referred to as a lower electrode 300 The same effect can be obtained even when used. As described above, the area of the metal spacer 400 shields most of the area of the lower electrode 300 to prevent formation of the depletion layer, thereby reducing the difference between the minimum capacitance and the maximum capacitance.
도 6 내지 도 9는 본 발명에 의한 커패시터 제조 방법을 설명하기 위해서 도시한 단면도들이다.6 to 9 are sectional views for explaining a method of manufacturing a capacitor according to the present invention.
도 6은 하부 전극(300)을 형성하는 단계를 나타낸다.FIG. 6 shows a step of forming the lower electrode 300.
반도체 기판(100)상에 절연막, 예컨대 실리콘 산화막을 형성한다. 이후에 상기 절연막 상에 포토레지스트 패턴(도시되지 않음)을 형성하고 상기 포토레지스트 패턴을 마스크로 상기 절연막을 식각하여 상기 반도체 기판(100) 상을 노출시키는 콘택 홀을 가지는 절연막 패턴(200)을 형성한다.An insulating film such as a silicon oxide film is formed on the semiconductor substrate 100. Thereafter, a photoresist pattern (not shown) is formed on the insulating film, and the insulating film is etched using the photoresist pattern as a mask to form an insulating film pattern 200 having contact holes exposing the semiconductor substrate 100 do.
이후에, 화학 기상 증착(Chemical Mechanical Deposition; 이하 CVD라 한다) 방법 및 플라즈마(plasma) 발생 방법 등과 같은 방법을 이용하여 제1도전막을 상기 절연막 패턴(200) 상에 형성한다. 상기 제1도전막으로는 불순물이 포함된 폴리 실리콘막을 이용한다. 이후에, 상기 제1도전막을 패터닝하여 실린더형 전극을 형성하여 하부 전극(300)으로 이용한다. 이때, 도 2에서와 같은 스택형 전극과 같은 3차원적인 형상의 전극을 형성할 수도 있다.Thereafter, a first conductive film is formed on the insulating film pattern 200 by a method such as a chemical vapor deposition (CVD) method and a plasma generating method. As the first conductive film, a polysilicon film containing an impurity is used. Thereafter, the first conductive layer is patterned to form a cylindrical electrode and used as the lower electrode 300. At this time, a three-dimensional shaped electrode such as the stacked electrode as shown in FIG. 2 may be formed.
도 7은 하부 전극(300)의 측벽에 금속 스페이서(400)를 형성하는 단계를 나타낸다.7 shows the step of forming the metal spacers 400 on the sidewalls of the lower electrode 300. Referring to FIG.
상기 절연막 패턴(200) 상에 상기 하부 전극(300)을 뒤덮는 제2도전막, 예컨대 질화 티타늄막과 같은 금속막을 도포한다. 이때, 스퍼터링(sputtering) 또는 CVD 방법을 이용한다. 이후에 상기 제2도전막의 전면을 에치 백(etch-back) 한다. 예컨대, 상기 제2도전막의 전면을 이방성 건식 식각 방법을 이용하여 상기 절연막 패턴(200)과 상기 하부 전극(300)의 위 표면이 노출될 때까지 에치 백 한다. 이와 같이 하면 상기 하부 전극(300)의 측부에만 상기 도전막의 일부가 잔존하여 스페이서 형상을 나타낸다. 이와 같이 하여 상기 하부 전극(300)의 측벽을 차폐하는 금속 스페이서(400)를 형성한다.A second conductive layer, for example, a titanium nitride layer, is formed on the insulating layer pattern 200 to cover the lower electrode 300. At this time, sputtering or CVD is used. Thereafter, the entire surface of the second conductive layer is etched back. For example, the entire surface of the second conductive layer is etched back by using an anisotropic dry etching method until the insulating film pattern 200 and the upper surface of the lower electrode 300 are exposed. In this way, a part of the conductive film remains only on the side of the lower electrode 300, thereby forming a spacer shape. In this manner, the metal spacer 400 for shielding the side wall of the lower electrode 300 is formed.
도 8은 유전막(550)을 형성하는 단계를 나타낸다.8 shows the step of forming the dielectric film 550. [
먼저, 상기 유전막(550)을 형성하기 이전에 상기 하부 전극(400)의 표면을 질화 처리(nitridation)한다. 상기 질화 처리를 먼저 수행함으로써 상기 유전막(550)을 증착한 후, 산소 분위기에서 열처리할 때, 산소 원자가 상기 유전막(550), 예컨대 산화 탄탈늄막 내에 확산하여 하부 전극(300), 즉 폴리 실리콘 전극과 반응하여 그 계면에 산화막이 형성되는 것을 방지할 수 있다. 이때, 상기 질화 처리를 하는 방법으로 급속 질화 처리(RTN: Rapid Thermal Nitridation) 방법을 이용한다.First, the surface of the lower electrode 400 is nitrided before the dielectric layer 550 is formed. Oxygen is diffused into the dielectric layer 550, for example, a tantalum oxide film to form the lower electrode 300, that is, the polysilicon electrode, It is possible to prevent an oxide film from being formed on the interface. At this time, a rapid nitridation process (RTN) is used as the nitriding process.
이후에, 질화 처리된 하부 전극(300) 및 상기 금속 스페이서(400)를 뒤덮는 유전막(550)을 형성한다. 이때 상기 유전막(550)으로 고유전 물질, 예컨대, 산화 탄탈늄(Ta2O5), 산화 이리듐(Y2O5), 산화 바나듐(V2O5), 산화 니오브늄(Nb2O5), (Ba,Sr)TiO3, 및 Pb(Zr,Ti)O3등과 같은 고유전 물질을 포함하여 이루어진 막을 이용한다. 바람직하게는 산화 탄탈늄막을 증착하고 열처리하여 상기 유전막(550)을 형성한다.Thereafter, a nitrided lower electrode 300 and a dielectric layer 550 covering the metal spacers 400 are formed. At this time, a high dielectric material such as tantalum oxide (Ta 2 O 5 ), iridium oxide (Y 2 O 5 ), vanadium oxide (V 2 O 5 ), niobium oxide (Nb 2 O 5 ) utilizes film made including a dielectric material such as (Ba, Sr) TiO 3, and Pb (Zr, Ti) O 3 . Preferably, the tantalum oxide film is deposited and heat-treated to form the dielectric film 550.
도 9는 질화 티타늄막(611) 및 폴리 실리콘막(655)을 형성하는 단계를 나타낸다.9 shows the step of forming the titanium nitride film 611 and the polysilicon film 655. [
상기 유전막 상에 제3도전막, 예컨대 질화 티타늄막(611)과 같은 금속막을 스퍼터링 또는 CVD방법으로 형성한다. 상기 제3도전막, 즉 질화 티타늄막(611)은 이후에 형성되는 폴리 실리콘막(655)과 상기 유전막(550)간의 산소 원자의 확산을 방지하여 폴리 실리콘막(655)과의 계면에서 산화막이 형성되는 것을 방지한다. 이후에, 상기 질화 티타늄막(611)상에 폴리 실리콘막(655)을 형성한다.A third conductive layer, such as a titanium nitride layer 611, is formed on the dielectric layer by sputtering or CVD. The third conductive layer, that is, the titanium nitride layer 611 prevents diffusion of oxygen atoms between the polysilicon layer 655 and the dielectric layer 550 to be formed thereafter, thereby forming an oxide film at the interface between the polysilicon layer 655 and the polysilicon layer 655 . Thereafter, a polysilicon film 655 is formed on the titanium nitride film 611.
다음에, 상기 폴리 실리콘막(655), 질화 티타늄막(611) 및 유전막(550)을 패터닝하여 도 3에서 도시한 바와 같은 폴리 실리콘막 패턴(650), 질화 티타늄막 패턴(610) 및 유전막 패턴(500)을 형성한다. 이때 상기 폴리 실리콘막 패턴(650) 및 질화 티타늄막 패턴(610)을 포함하여 상부 전극(600)이 이루어진다.Next, the polysilicon film 655, the titanium nitride film 611, and the dielectric film 550 are patterned to form a polysilicon film pattern 650, a titanium nitride film pattern 610, (500). At this time, the upper electrode 600 including the polysilicon film pattern 650 and the titanium nitride film pattern 610 is formed.
이상, 본 발명을 구체적인 실시예를 통해서 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식에 의해 그 변형이나 개량이 가능함이 명백하다.While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed embodiments, but, on the contrary, is intended to cover various modifications and equivalent arrangements included within the spirit and scope of the appended claims.
상술한 바와 같이 본 발명의 커패시터는 실린더형 전극 또는 스택형 전극과 같은 3차원적인 형상의 전극을 하부 전극으로 이용하고 산화 탄탈늄과 같은 고유전 물질을 유전막으로 이용하여 커패시턴스의 증가를 구현할 수 있다. 또한, 상기 하부 전극의 측벽에 금속 스페이서를 형성함으로써 인가되는 전압의 극성의 변화에 따른 최대 커패시턴스와 최소 커패시턴스의 크기가 큰 차이를 나타내는 현상의 발생을 방지할 수 있다. 따라서 반도체 장치의 독출 작용시 에러의 발생을 방지할 수 있다.As described above, the capacitor of the present invention can realize an increase in capacitance by using a three-dimensional electrode such as a cylindrical electrode or a stacked electrode as a lower electrode and using a high dielectric material such as tantalum oxide as a dielectric film . In addition, by forming the metal spacers on the sidewalls of the lower electrode, it is possible to prevent the occurrence of a phenomenon in which the magnitude of the maximum capacitance and the minimum capacitance due to the change in the polarity of the applied voltage is large. Therefore, it is possible to prevent the occurrence of errors in the reading operation of the semiconductor device.
Claims (8)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970022651A KR19990000027A (en) | 1997-06-02 | 1997-06-02 | Capacitor of semiconductor device and manufacturing method thereof |
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| KR1019970022651A KR19990000027A (en) | 1997-06-02 | 1997-06-02 | Capacitor of semiconductor device and manufacturing method thereof |
Publications (1)
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| KR19990000027A true KR19990000027A (en) | 1999-01-15 |
Family
ID=65989064
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Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19990000027A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100861367B1 (en) * | 2007-05-17 | 2008-10-01 | 주식회사 하이닉스반도체 | Method for forming capacitor of semiconductor memory device |
-
1997
- 1997-06-02 KR KR1019970022651A patent/KR19990000027A/en not_active Application Discontinuation
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| KR100861367B1 (en) * | 2007-05-17 | 2008-10-01 | 주식회사 하이닉스반도체 | Method for forming capacitor of semiconductor memory device |
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