KR100190055B1 - White electrode manufacturing method of semiconductor device - Google Patents
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Abstract
반도체 장치의 백금전극 제조방법에 관하여 기재하고 있다. 트랜지스터 등과 같은 하부구조물이 형성된 번도체 기판 상에 베리어층을 얇게 형성하고, 상기 베리어층 상에 백금층 및 접착층을 적층한 다음, 상기 접착층 상에 마스크 패턴을 형성한다. 다음, 상기 마스크 패턴을 식각 마스크로 사용하고 제1식각 가스를 사용하여 상기 베리어층을 식각하고 상기 백금층을 제2식각가스를 사용하여 식각한다.하부 절연막의 손상을 방지하면서 마스크패턴 측벽에 폴리머 발생을 감소시킬 수 있으며, 보다 양호한 경사를 갖는 백금전극을 형성할 수 있다.A method for manufacturing a platinum electrode of a semiconductor device is described. A barrier layer is thinly formed on the conductive substrate on which the substructure such as a transistor is formed, a platinum layer and an adhesive layer are laminated on the barrier layer, and a mask pattern is formed on the adhesive layer. Next, the mask pattern is used as an etch mask, the barrier layer is etched using a first etching gas, and the platinum layer is etched using a second etching gas. A polymer is formed on the sidewalls of the mask pattern while preventing damage to the lower insulating film. It is possible to reduce the occurrence and to form a platinum electrode having a better inclination.
Description
제1도 및 제2도는 종래 기술에 따른 백금을 이용한 스토리지 전극 형성방법을 설명하기 위해 도시한 단면도이다.1 and 2 are cross-sectional views illustrating a storage electrode forming method using platinum according to the prior art.
제3도 및 제4도는 본 발명의 일 실시예에 따른 백금전극 제조방법을 설명하기 위하여 도시한 단면도들이다.3 and 4 are cross-sectional views illustrating a method for manufacturing a platinum electrode according to an embodiment of the present invention.
본 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 백금전극 제조 방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for manufacturing a platinum electrode.
메모리 셀의 면적 감소에 따른 셀 커패시턴스 감소는 메모리 장치의 집적도 증가에 심각한 장애 요인이 되고 있으며, 일반적으로 사용되어 오던 NO 또는 Ta2O5와 같은 유전물질로는 원하는 셀 커패시턴스를 확보하기 어렵다.The reduction of cell capacitance due to the reduction of the area of memory cells is a serious obstacle to increasing the density of memory devices, and it is difficult to obtain desired cell capacitance with dielectric materials such as NO or Ta 2 O 5 , which have been generally used.
따라서, 최근에는 BaXSr(1-X)TiO3(이하, BST라 한다.)와 같이 기존의 NO에 비해 유전율일 백배 이상 높은 고유전물질을 이용하여 커패시터의 유전체막을 형성하는 방법에 대한 연구가 진행되고 있는 데, 이 경우 커패시터 특성은 전극을 형성하는 물질의 특성에 많은 영향을 받게 된다. 이에 따라, 내산화성이 우수하고 BST 박막 원소와 상호확산이 비교적 적은 백금(Pt)을 이용하는 것이 가장 바람직한 것으로 알려져 있다.Therefore, in recent years, a method of forming a dielectric film of a capacitor using a high-k dielectric material having a dielectric constant of more than one hundred times higher than that of conventional NO, such as Ba X Sr (1-X) TiO 3 (hereinafter referred to as BST). In this case, the capacitor characteristics are greatly influenced by the properties of the material forming the electrode. Accordingly, it is known that it is most preferable to use platinum (Pt) having excellent oxidation resistance and relatively low interdiffusion with the BST thin film element.
그러나, 이와 같이 백금을 이용하여 커패시터 전극을 형성하고자 하는 경우, 건식 식각을 이용한 패터닝이 매우 어려운 단점이 있다. 이는, 백금이 매우 단단한 내열성(refractory) 금속이어서 다른 화학물질과 반응하기가 어렵기 때문에 반응성 이온 식각(Reactive Ion Etching)방법과 같은 건식식각에 의해 쉽게 식각되지 않기 때문이다. 다시 말하면, 반응성 이온 식각 공정에서 통상 사용되는 할로겐 원소와 백금 이온과의 반응성이 매우 낮기 때문에 통상의 건식 식각 방법으로는 패터닝이 어렵다.However, when the capacitor electrode is to be formed using platinum as described above, patterning using dry etching is very difficult. This is because platinum is a very hard refractory metal and difficult to react with other chemicals, so it is not easily etched by dry etching such as reactive ion etching. In other words, since the reactivity between the halogen element and the platinum ion commonly used in the reactive ion etching process is very low, patterning is difficult by the conventional dry etching method.
따라서, 백금으로 형성된 커패시터 전극은 주로, 높은 이온 에너지를 이용한 스퍼터링 방법을 이용하여 식각하고 있다. 그러나, 이와 같이 이온 스퍼터링을 이용하여 백금을 식각하는 경우에는, 폴리머성 잔유물(residue)이 형성되는 문제점과 이로 인해 백금전극 측벽이 경사지는 문제점이 발생된다.Therefore, the capacitor electrode formed of platinum is mainly etched using a sputtering method using high ion energy. However, in the case of etching platinum using ion sputtering as described above, there is a problem in that a polymer residue is formed and a problem in which the platinum electrode sidewall is inclined.
제1도 및 제2도는 종래 기술에 따른 백금을 이용한 스토리지 전극 형성방법을 설명하기 위해 도시한 단면도이다.1 and 2 are cross-sectional views illustrating a storage electrode forming method using platinum according to the prior art.
제1도를 참조하면, 반도체 기판(100) 상에 형성된 절연층(12)을 부분적으로 식각하여 콘택홀을 형성한 다음, 이를 매립하는 도전성 플러그(14)를 형성하고, 그 결과물 상에 베리어 층으로 티타늄층(16)을 형성한다. 티타늄층(16) 상에 백금을 증착하여 백금층(18)을 형성하고 그 위에 산화물을 증착한 다음 패터닝하여 마스크 패턴(20)을 형성한다.Referring to FIG. 1, the insulating layer 12 formed on the semiconductor substrate 100 is partially etched to form a contact hole, and then a conductive plug 14 is formed to fill the barrier layer, and the barrier layer is formed on the resultant. The titanium layer 16 is formed. Platinum is deposited on the titanium layer 16 to form a platinum layer 18, an oxide is deposited thereon, and then patterned to form a mask pattern 20.
제2도를 참조하면, 상기 마스크 패턴(20)을 이용하여 백금층(18)을 고에너지, 예컨대 500eV 이상의 이온 에너지를 이용한 스퍼터링 방법으로 식각하여 백금 전극(22)을 형성한다.Referring to FIG. 2, the platinum layer 22 is etched using the mask pattern 20 by sputtering using high energy, for example, 500 eV or more of ion energy, to form the platinum electrode 22.
상기 종래 방법에 따르면, 마스크 패턴(20)을 이용하여 백금층(18)을 식각할 때, 식각 가스로 사용되는 할로겐 가스와 백금 이온이 반응하여 형성된 백금-할로겐 화합물은, 그 증기압이 낮기 때문에 식각이 지행되는 동안 배기되지 못햐고, 폴리머성 잔유물(21)로서 상기 마스크 패턴(20)의 측벽에 재증착된다. 이러한 폴리머성 잔유물(21)은 순수 또는 화학제를 이용한 세정공정에서도 잘 제거되지 않는다.According to the conventional method, when the platinum layer 18 is etched using the mask pattern 20, the platinum-halogen compound formed by reacting halogen gas and platinum ions used as an etching gas is etched because its vapor pressure is low. During this process, it was not exhausted and redeposited on the sidewall of the mask pattern 20 as the polymeric residue 21. Such polymeric residue 21 is hard to remove even in a washing process using pure water or chemicals.
또한, 상기 백금 전극(22)은, 측벽에 폴리머성 잔유물(21)이 형성된 마스크 패턴(20)을 이용하여 식각하기 때문에 수직적으로 형성되지 못하고 경사를 가지게 된다.따라서, 상기 폴리머성 잔유물(21)은 미세한 백금 전극 패턴의 형성에도 장애가 된다.In addition, since the platinum electrode 22 is etched using the mask pattern 20 having the polymeric residue 21 formed on the sidewall, the platinum electrode 22 is not vertically formed and has an inclination. Thus, the polymeric residue 21 is formed. Silver also impedes the formation of a fine platinum electrode pattern.
따라서, 본 발명의 목적은 백금전극 측벽의 경사를 개선할 수 있는 백금전극 제조방법을 제공하는 것이다.Accordingly, it is an object of the present invention to provide a method for manufacturing a platinum electrode which can improve the inclination of the platinum electrode sidewall.
상기 목적을 달성하기 위한 본 발명에 따른 백금전극 제조 방법에 따르면, 트랜지스터 등과 같은 하부구조물이 형성된 반도체 기판 상에 베리어층(barier layer)을 얇게 형성하는 제1단계, 상기 베리어층 상에 백금층 및 접착층을 적층하는 제2단계, 상기 접착층 상에 백금전극 형성을 위한 마스크 패턴을 형성하는 제3단계, 상기 마스크 패턴을 식각마스크로 사용하고 제1 식각가스를 사용하여 상기 베리어층을 식각하는 제4단계, 및 상기 백금층을 염소(Cl2)와 산소(O2)를 일정비율록 함유하는 제2 식각가스를 사용하여 식각하는 제 5단계를 구비하는 것을 특징으로 하는 백금전극 제조 방법을 제공한다.According to the platinum electrode manufacturing method according to the present invention for achieving the above object, the first step of forming a barrier layer (barier layer) thin on a semiconductor substrate on which a substructure such as a transistor, etc., a platinum layer on the barrier layer and A second step of laminating an adhesive layer, a third step of forming a mask pattern for forming a platinum electrode on the adhesive layer, and a fourth step of using the mask pattern as an etching mask and etching the barrier layer using a first etching gas And a fifth step of etching the platinum layer using a second etching gas containing chlorine (Cl 2 ) and oxygen (O 2 ) at a predetermined ratio. .
마스크 패턴을 식각 마스크로 사용하고 제1 식각 가스를 사용하여 상기 베리어층을 식각하는 제4 단계, 및 여기에서, 상기 베리어층은 질화타이타늄(TiN)으로, 접착층은 타이타늄(Ti)으로 형성하고, 상기 제1 식각 가스는 염소(Cl2)계 화합물 가스를 사용한다.A fourth step of using the mask pattern as an etching mask and etching the barrier layer using a first etching gas, wherein the barrier layer is formed of titanium nitride (TiN), and the adhesive layer is formed of titanium (Ti), The first etching gas is a chlorine (Cl 2 ) -based compound gas.
또한, 상기 백금전극 식각시 오버-에치를 실시하고, 상기 제2 식각 가스는 O2비율이 40% 이상인 Cl2/O2가스를 사용하며, 상기 마스크 패턴은 산화물로 형성하는 것이 바람직하다.In addition, when the platinum electrode is etched, the over-etch is performed, and the second etching gas is Cl 2 / O 2 gas having an O 2 ratio of 40% or more, and the mask pattern is preferably formed of an oxide.
따라서, 마스크 패턴 측벽에 폴리머가 증착되는 것을 감소시킬 수 있으며, 보다 양호한 경사를 갖는 백금전극을 형성할 수 있다.Therefore, deposition of the polymer on the mask pattern sidewalls can be reduced, and a platinum electrode having a better inclination can be formed.
이하, 첨부한 도면을 참조하여 본 발명을 보다 상세하게 설명하고자 한다.Hereinafter, with reference to the accompanying drawings will be described in more detail the present invention.
제3도 및 제4도는 본 발명의 일 실시예에 따른 백금 전극 제조 방법을 설명하기 위하여 도시한 단면도들이다.3 and 4 are cross-sectional views illustrating a platinum electrode manufacturing method according to an embodiment of the present invention.
제3도는 마스크 패턴(64)을 형성하는 단계를 도시한 단면도이다.3 is a cross-sectional view showing the step of forming the mask pattern 64.
트랜지스터와 같은 하부구조물(도시되지 않음)이 형성된 반도체 기판(50)상에 산화물이나 질화물이 증착하여 상기 하부구조물을 절연시키는 절연층(52)을 형성한다.다음, 상기 절연층(52)상에 포토레지스트를 도포한 다음 패터닝하여 스토리지 콘택홀 형성을 위한 포토레지스트 패턴(도시되지 않음)을 형성하고 이를 마스크로하여 상기 절연층(52)을 부분적으로 식각함으로써 반도체 기판(50)을 노출시키는 스토리지 콘택홀을 형성된다. 다음, 스토리지 콘택홀이 형성된 결과물 상에 도전물, 예컨대 폴리실리콘을 증착한 다음, 에치백 또는 화학-기계적 연마공정을 통하여 평탄화함으로써 스토리지 콘택홀을 채우는 도전성 플러그(54)를 형성한다. 도전성 플러그(54)가 형성된 결과물 상에 타이타늄(Ti)을 증착하고, 어닐링 공정을 실시한 다음, 습식 식각하여 절연층(52) 상의 미반응된 타이타늄을 제거함으로써, 상기 도전성 플러그(54) 상에 타이타늄 실리사이드층(56)을 형성한다.An oxide or nitride is deposited on the semiconductor substrate 50 on which a substructure (not shown), such as a transistor, is formed to form an insulating layer 52 that insulates the substructure. Next, on the insulating layer 52 A photoresist is coated and then patterned to form a photoresist pattern (not shown) for forming a storage contact hole, which is used as a mask to partially etch the insulating layer 52 to expose the semiconductor substrate 50. A hole is formed. Next, a conductive material such as polysilicon is deposited on the resultant formed storage contact hole, and then planarized through an etch back or chemical-mechanical polishing process to form a conductive plug 54 filling the storage contact hole. Titanium (Ti) is deposited on the resultant on which the conductive plug 54 is formed, an annealing process is performed, and then wet etching to remove unreacted titanium on the insulating layer 52, thereby forming titanium on the conductive plug 54. The silicide layer 56 is formed.
이어서, 타이타늄 실리사이드층(56)이 형성된 결과물 상에 베리어 금속, 예컨대 질화 타이타늄(TiN)을 증착하여 베리어층(58)을 형성하고, 그 위에 백금을 통상의 방법을 이용하여 증착하여 백금층(60)을 형성한 다음, 상기 백금층(60)상에 베리어 금속 및 절연물, 예컨대 타이타늄 및 산화물을 차례로 증착하여 접착층(62) 및 마스크층을 형성한다. 계속해서, 상기 마스크층 상에 포토레지스트 패턴(도시되지 않음)을 형성하고, 이를 마스크로하여 상기 마스크층을 식각함으로써 백금전극 형성을 위한 마스크 패턴(64)을 형성한다.Subsequently, a barrier metal 58 is formed by depositing a barrier metal such as titanium nitride (TiN) on the resultant product on which the titanium silicide layer 56 is formed, and platinum is deposited on the platinum layer 60 using a conventional method. ), A barrier metal and an insulator such as titanium and oxide are sequentially deposited on the platinum layer 60 to form an adhesive layer 62 and a mask layer. Subsequently, a photoresist pattern (not shown) is formed on the mask layer and the mask layer is etched using the mask to form a mask pattern 64 for forming a platinum electrode.
여기에서, 상기 타이타늄 실리사이드층(56)은 상기 도전성 플러그(54)와 베리어층(58)과의 접촉저항을 개선하기 위해 형성한다.상기 베리어층(58)은 도전성 플러그(54)로부터 실리콘이 확산되는 것을 방지할 뿐만 아니라 상기 절연층(52)과 백금층(60)과의 접착성을 개선하는 역할도 겸한다.Here, the titanium silicide layer 56 is formed to improve contact resistance between the conductive plug 54 and the barrier layer 58. The barrier layer 58 diffuses silicon from the conductive plug 54. It also serves to prevent adhesion and to improve adhesion between the insulating layer 52 and the platinum layer 60.
이때, 백금전극 패터닝을 위해 형성하는 상기 마스크 패턴(64)을 포토레지스트 대신 산화물을 이용하여 형성하는 것은, 백금식각시 사용되는 식각가스, 예컨대 Cl2/O2가스에 의해 포토레지스트가 부식되기 때문이며, 상기 산화물 마스크 패턴(64)과 백금층(60)과의 접착성을 개선하기 위하여 접착층(62)을 형성한다.In this case, the mask pattern 64 formed for platinum electrode patterning is formed by using an oxide instead of a photoresist because the photoresist is corroded by an etching gas, such as Cl 2 / O 2 gas, used during platinum etching. In order to improve adhesion between the oxide mask pattern 64 and the platinum layer 60, an adhesive layer 62 is formed.
제4도는 백금전극(66)을 형성하는 단계를 도시한 단면도이다.4 is a cross-sectional view showing a step of forming the platinum electrode 66.
상기 마스크 패턴(64)을 식각마스크로 사용하여 상기 접착층(62), 백금층(60) 및 베리어층(58)을 식각하여 백금전극(66)을 형성한다.The adhesive layer 62, the platinum layer 60, and the barrier layer 58 are etched using the mask pattern 64 as an etching mask to form a platinum electrode 66.
이때, 타이타늄과의 반응성이 양호한 제1 식각가스, 예컨대 염소계 화합물 플라즈마를 이용하여 상기 접착층(62)을 먼저 식각한 다음, 제2식각 가스, 예컨대 Cl2/O2플라즈마를 이용하여 백금층(60)을 식각한다. 이때 상기 제2 식각가스의 O2비율을 40% 이상으로 조절하는 것이 바람직하다.In this case, the adhesive layer 62 is first etched using a first etching gas having good reactivity with titanium, for example, a chlorine compound plasma, and then the platinum layer 60 using a second etching gas, for example, Cl 2 / O 2 plasma. Etch). At this time, it is preferable to adjust the O 2 ratio of the second etching gas to 40% or more.
여기에서, 백금층(60) 식각 가스로 사용되는 상기 Cl2/O2가스와 백금 이온이 반응하여 형성된 백금-염소계 화합물은, 종래 일반적으로 사용되던 할로겐 가스에 의해 형성되는 백금-할로겐 화합물에 비해, 식각이 진행되는 동안 배기가 용이하다.따라서, 종래에서처럼 상기 마스크 패턴(64)의 측벽에 폴리머로서 재증착되는 현상이 감소될 수 있으며, 보다 양호한 경사를 갖는 백금전극(66)을 형성할 수 있다.Here, the platinum-chlorine compound formed by reacting the Cl 2 / O 2 gas and platinum ions used as an etching gas of the platinum layer 60 is, compared with the platinum-halogen compound formed by halogen gas, which is generally used. During the etching process, it is easy to evacuate. Therefore, the phenomenon of redeposition as a polymer on the sidewall of the mask pattern 64 can be reduced as in the related art, and the platinum electrode 66 having a better inclination can be formed. have.
한편, 타이타늄(또는 질화타이타늄)은 Cl기에 의해 식각이 잘 되는 것으로 알려져 있으며, Cl2가스에 산소가 특정비율 이상 첨가된 경우에 식각되지 않는 성질이 있다. 따라서, 상기 Cl2/O2플라즈마의 O2비율을 조절하여 상기 접착층(62) 및 백금층(60)을 동시에 식각할 수도 있으나, 이렇게 하는 경우에는 백금층 아래의 상기 베리어층(58)이 함께 식각되어 하부 절연막(52)이 손상되는 결과를 초래하게 된다. 이는, 양호한 백금전극(66)을 형성하기 위해 통상 백금층(62)을 오버-에치하고, 하부 절연막(52)의 재료로 사용되는 산화물이나 질화물은 O2비율이 낮은 Cl2/O2플라즈마 또는 O2가 첨가되지 않은 Cl2플라즈마에 의해 쉽게 식각되기 때문이다.On the other hand, titanium (or titanium nitride) is known to be well etched by the Cl group, there is a property that is not etched when oxygen is added to the Cl 2 gas more than a specific ratio. Accordingly, the adhesive layer 62 and the platinum layer 60 may be simultaneously etched by adjusting the O 2 ratio of the Cl 2 / O 2 plasma. In this case, the barrier layer 58 under the platinum layer may be together. Etching results in damage to the lower insulating film 52. This is usually because the platinum layer 62 is over-etched to form a good platinum electrode 66, and the oxide or nitride used as the material of the lower insulating film 52 is a Cl 2 / O 2 plasma having a low O 2 ratio or This is because O 2 is easily etched by the Cl 2 plasma which is not added.
또한, 상기 마스크 패턴(64) 형성시 오버-에치를 실시함으로써 상기 접착층(62)을 동시에 식각할 수도 있으나 , 이 겨우에는 산화막 식각을 위해 통상 사용되는 식각 가스, 예컨대 불소(F)를 기초로 한 플라즈마에 의해 마스크 패턴(64) 측벽에 폴리머가 발생하게 되므로 오버-에치에 제한을 받게 된다.In addition, the adhesive layer 62 may be simultaneously etched by over-etching the mask pattern 64 when forming the mask pattern 64. In this case, however, an etching gas commonly used for etching an oxide layer, such as fluorine (F), may be used. Since the polymer is generated on the sidewall of the mask pattern 64 by the plasma, the polymer is limited to over-etching.
한편, 백금층(60) 식각에 사용되는 상기 Cl2/O2가스의 O2비율이 증가할 수록 타이타늄 또는 질화타이타늄의 식각율이 감소하게 되고, 이를 40% 이상으로 조절하게 되면, 타이타늄 또는 질화타이타늄은 식각되지 않는 것으로 알려져 있다.On the other hand, as the O 2 ratio of the Cl 2 / O 2 gas used for etching the platinum layer 60 increases, the etching rate of titanium or titanium nitride decreases, and when it is adjusted to 40% or more, titanium or nitride Titanium is not known to be etched.
따라서, 먼저 염소계 화합물 플라즈마를 이용하여 상기 백금층(60)상에 잔존하는 타이타늄, 즉 접착층(62)을 완전히 제거한 다음, Cl2/O2가스의 O2비율을 40% 이상으로 조절하여 백금층(60)을 패터닝하게 되면, 상기 백금층(60) 패터닝시 오버-에치를 실시하더라도 상기 베리어층(58)이 베리어층으로서의 역할을 하기 때문에 하부 절연막(52)의 손상이 방지될 수 있다.Therefore, first, the titanium remaining on the platinum layer 60, that is, the adhesive layer 62 is completely removed by using a chlorine compound plasma, and then the platinum layer is controlled by adjusting the O 2 ratio of Cl 2 / O 2 gas to 40% or more. When the 60 is patterned, damage to the lower insulating film 52 can be prevented because the barrier layer 58 functions as a barrier layer even if over-etching is performed during the patterning of the platinum layer 60.
상기와 같이 백금전극(66)을 형성한 다음, 베리어층(58)을 패터닝하고, 상기 마스크패턴(64) 및 상기 마스크 패턴(64) 바로 아래에 남아있는 접착층(62)을 제거한다. 다음에 도시되지는 않았지만, 상기 백금전극(66)을 둘러싸는 BST 를 이용한 유전체막을 형성하고 플레이트 전극을 형성하여 커패시터를 완성한다.After forming the platinum electrode 66 as described above, the barrier layer 58 is patterned, and the mask pattern 64 and the adhesive layer 62 remaining directly below the mask pattern 64 are removed. Although not shown next, a dielectric film using BST surrounding the platinum electrode 66 is formed and a plate electrode is formed to complete the capacitor.
여기에서, 상기 베리어층(58)은 그 두께가 백금층(60)에 비해 상당히 얇게 형성되기 때문에, 하부 절연막이 손상되지 않을 정도의 낮은 이온 에너지를 사용하여 패터닝할 수 있다.Here, since the thickness of the barrier layer 58 is considerably thinner than that of the platinum layer 60, the barrier layer 58 may be patterned using low ion energy such that the lower insulating layer is not damaged.
상술한 바와 같이 본 발명의 실시예에 따르면, 접착층을 식각할 수 있는 식각 가스를 이용하여 백금층 상의 접착층을 먼저 제거한 다음, 40% 이사의 O2비율을 갖는 Cl2/O2플라즈마를 이용하여 백금층을 식각한다. 따라서, 하부 절연막(52)의 손상을 방지하면서, 마스크 패턴(64)의 측벽에 폴리머가 재증착되는 현상을 감소시킬 수 있으며, 보다 양호한 경사를 갖는 백금전극을 형성할 수 있으므로 미세 패턴 형성이 가능하다.As described above, according to the exemplary embodiment of the present invention, the adhesive layer on the platinum layer is first removed using an etching gas capable of etching the adhesive layer, and then, using a Cl 2 / O 2 plasma having an O 2 ratio of 40% moving. Etch the platinum layer. Therefore, while preventing damage to the lower insulating film 52, it is possible to reduce the phenomenon of the polymer redeposited on the sidewall of the mask pattern 64, it is possible to form a platinum electrode having a better inclination can form a fine pattern Do.
본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통사의 지식을 가진 자에 의하여 가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications are possible by those skilled in the art within the technical idea of the present invention.
Claims (8)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019960025938A KR100190055B1 (en) | 1996-06-29 | 1996-06-29 | White electrode manufacturing method of semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019960025938A KR100190055B1 (en) | 1996-06-29 | 1996-06-29 | White electrode manufacturing method of semiconductor device |
Publications (2)
Publication Number | Publication Date |
---|---|
KR980005630A KR980005630A (en) | 1998-03-30 |
KR100190055B1 true KR100190055B1 (en) | 1999-06-01 |
Family
ID=19464823
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019960025938A KR100190055B1 (en) | 1996-06-29 | 1996-06-29 | White electrode manufacturing method of semiconductor device |
Country Status (1)
Country | Link |
---|---|
KR (1) | KR100190055B1 (en) |
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---|---|---|---|---|
KR100691927B1 (en) * | 1998-12-30 | 2007-12-07 | 주식회사 하이닉스반도체 | Capacitor Manufacturing Method of Semiconductor Device |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100407983B1 (en) * | 1997-12-29 | 2004-03-20 | 주식회사 하이닉스반도체 | Pt ETCHING PROCESS |
KR100546273B1 (en) * | 1998-04-21 | 2006-04-21 | 삼성전자주식회사 | Method for pt layer etching using merie equipment having dual rf power |
TW457703B (en) * | 1998-08-31 | 2001-10-01 | Siemens Ag | Micro-electronic structure, method for its production and its application in a memory-cell |
-
1996
- 1996-06-29 KR KR1019960025938A patent/KR100190055B1/en not_active IP Right Cessation
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Publication number | Priority date | Publication date | Assignee | Title |
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KR100691927B1 (en) * | 1998-12-30 | 2007-12-07 | 주식회사 하이닉스반도체 | Capacitor Manufacturing Method of Semiconductor Device |
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Publication number | Publication date |
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KR980005630A (en) | 1998-03-30 |
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