KR100213263B1 - Fabrication method of high dielectric capacitor - Google Patents
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Abstract
유전체막의 측벽침해 및 게이트 패턴에 침해가 발생하는 것을 억제하기 위한 강유전체를 구비하는 커패시터 제조방법에 관하여 개시한다. 이를 위하여 본 발명은 반도체 기판 상에 콘택홀을 갖는 제1 절연막을 형성하는 제1 단계와, 상기 콘택홀을 채우도록 반도체 기판의 전면에 도전성 물질막을 형성하고 평탄화하는 제2 단계와, 상기 결과물의 전면에 하부전극막, 유전체막 및 상부전극막을 적층하는 제3 단계와, 상기 상부전극막상에 식각마스크로 쓰이는 경질마스크패턴을 형성하는 제4 단계와, 상기 경질마스크패턴을 식각마스크로 하부에 있는 상부전극막, 유전체막 및 하부전극막을 식각하는 제5 단계와, 상기 결과물의 전면에 물질막을 증착하는 제6 단계와, 상기 물질막의 상부에 평탄화를 진행하기 위한 제2 절연막을 증착하는 제7 단계와, 상기 제2 절연막을 이용하여 평탄화 공정을 진행하여 제2 절연막과 및 물질막의 일부와 경질마스패턴을 제거하여 평탄화를 달성하는 제8 단계와, 상기 결과물의 전면에 제3 절연막을 증착하고 콘택홀을 형성하여 금속막으로 매립하는 제9 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법을 제공한다.And a ferroelectric material for suppressing the occurrence of sidewall infiltration of the dielectric film and invasion of the gate pattern. A first step of forming a first insulating layer having a contact hole on a semiconductor substrate, a second step of forming and planarizing a conductive material layer on the entire surface of the semiconductor substrate to fill the contact hole, A third step of laminating a lower electrode film, a dielectric film and an upper electrode film on the entire surface, a fourth step of forming a hard mask pattern used as an etching mask on the upper electrode film, A fifth step of etching the upper electrode film, the dielectric film and the lower electrode film, a sixth step of depositing a material film on the entire surface of the resultant material, and a seventh step of depositing a second insulating film on the upper surface of the material film, And an eighth step of performing planarization using the second insulating film to remove a portion of the second insulating film and a material film and a hard mask pattern to achieve planarization, And a ninth step of depositing a third insulating film on the entire surface of the resultant to form a contact hole and filling the contact hole with a metal film.
Description
본 발명은 반도체 장치의 커패시터 제조방법에 관한 것으로서, 특히 강유전체를 구비하는 커패시터 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a capacitor of a semiconductor device, and more particularly, to a method of manufacturing a capacitor including a ferroelectric.
DRAM(Dynamic Random Access Memory) 장치의 집적도가 증가함에 따라, 제한된 셀 면적내에서 커패시턴스를 증가시키기 위한 많은 방법들이 제안되고 있는데, 보통 다음의 세가지로 나뉘어질 수 있다. 이는, 첫째, 유전체막을 박막화하는 방법, 둘째, 커패시터의 유효면적을 증가시키는 방법, 및 셋째, 유전상수가 큰 물질을 사용하는 방법이 그것이다.As the integration density of dynamic random access memory (DRAM) devices increases, many methods for increasing the capacitance within a limited cell area have been proposed, which can generally be divided into the following three. The first is a method of making the dielectric film thinner, a second method of increasing the effective area of the capacitor, and a third method of using a material having a large dielectric constant.
이 중, 첫번째 방법은 유전체막의 두께를 100Å 이하로 박막화하는 경우 파울러 노드하임(Fowler-Nordheim) 전류에 의해 신뢰성이 저하되므로 대용량 메모리소자에 적용하기가 어렵다는 단점이 있다.Among these methods, the first method is disadvantageous in that it is difficult to apply to a large-capacity memory device because the reliability is lowered by the Fowler-Nordheim current when the thickness of the dielectric film is reduced to 100 Å or less.
두번째 방법은, 3차원 구조의 커패시터를 제조하기 위하여 공정이 복잡해지고 제조 수율이 저하되어 공정 단가가 증가하게 되는 단점이 있다.The second method is disadvantageous in that the process becomes complicated to manufacture a capacitor having a three-dimensional structure and the manufacturing yield is reduced, thereby increasing the process cost.
따라서, 최근에는 세번째 방법인, 유전율이 수백 이상 되는 고유전율의 재료를 유전체막으로서 사용하는 방법이 제안되고 있다.Therefore, recently, a method of using a material having a high dielectric constant of several hundreds or more as a dielectric film, which is the third method, has been proposed.
PZT(Pb(Zr, Ti)O3)와 같은 강유전체를 이용한 커패시터는 자발분극을 이용하여 메모리소자의 읽기/쓰기 동작을 수행하기도 하고, 트랜지스터를 대신하여 스위칭 역할도 하는 것이 가능하기 때문에 그 이용범위가 매우 광범위하다. 그러나 강유전체막을 커패시터로 사용하기 위해서는 고온에서 산화가 되지 않는 전극을 사용하여야 하기 때문에 백금(Pt)과 같은 금속이 주로 사용된다.A capacitor using a ferroelectric material such as PZT (Pb (Zr, Ti) O 3 ) may perform a read / write operation of a memory device using spontaneous polarization and may also serve as a switching element instead of a transistor. Is very broad. However, in order to use a ferroelectric film as a capacitor, a metal such as platinum (Pt) is mainly used because an electrode which can not be oxidized at a high temperature must be used.
하지만 백금은 제조공정중, 건식식각 공정에서 많은 문제점을 가지고 있다. 그 중에 대표적인 것으로 식각하는 백금막의 식각경사도(etch slope) 제어가 어렵다는 문제점과, 식각시에 많은 폴리머(Polymer)가 발생하는 문제점이 있다. 즉, 백금의 건식식각은 Ar/C12 가스의 플라즈마 분위기에서 이온포격에 의한 백금막의 식각이 주로 사용되는데, 이때, 백금막의 식각 경사도가 낮아지고 백금막의 측벽에 폴리머가 많이 생기는 문제점들이 있다.However, platinum has many problems in the dry etching process during the manufacturing process. Among them, there is a problem that it is difficult to control the etch slope of the platinum film to be etched and a problem that a lot of polymer is generated at the time of etching. That is, in the dry etching of platinum, etching of platinum film by ion bombardment is mainly used in a plasma atmosphere of Ar / C12 gas. In this case, there are problems that the etching gradient of platinum film is lowered and polymer is formed on the side wall of platinum film.
이를 개선하기 위해서는, 건식식각 공정에서 포토레지스트 마스크 대신에 산화막(SiO2)과 같은 경질마스크를 사용하고, 아르곤 Ar/C12 가스의 플라즈마 분위기 대신에 산소(O2)/C12 가스의 플라즈마의 분위기를 사용하면 이온포격에 의한 식각보다는 화학물에 의한 식각 정도가 더욱 우세하게 되어 식각경사도와 백금막의 측벽에서 폴리머의 발생을 억제할 수 있다.In order to improve this, a hard mask such as an oxide film (SiO 2 ) is used instead of the photoresist mask in the dry etching process, and a plasma atmosphere of oxygen (O 2 ) / C 12 gas is used instead of the plasma atmosphere of argon Ar / It is possible to suppress the etching gradient and the generation of polymer on the sidewall of the platinum film because the etching by the chemical is more dominant than the etching by the ion bombardment.
그러나, 강유전체 커패시터 형성공정에서 백금(Pt)막/강유전체막(PZT)/백금(Pt)막을 산화막 마스크와 같은 경질마스크를 사용하여 동시에 식각하는 경우에는, 산화막 마스크를 제거하기가 어려운 문제점이 있다. 종래의 기술에서는 백금(Pt)막/강유전체막(PZT)/백금(Pt)막을 한 공정으로 동시에 식각한 후에, 마스크로 이용되었던 산화막마스크는 불산(HF)이나 비.오.이(BOE: Buffered Oxide Etchant) 용액에 집어넣어 제거한다. 이때, 강유전체막(PZT)이 불산(HF)이나 버퍼산화막 식각용액(BOE)과 같은 습식식각액에 대하여 식각율이 매우 빠르기 때문에 산화막마스크와 함께 제거될 수 있어서 커패시터의 신뢰도에 치명적이 손상을 가할 수 있다.However, when the platinum (Pt) film / ferroelectric film (PZT) / platinum (Pt) film is simultaneously etched by using a hard mask such as an oxide film mask in the ferroelectric capacitor forming step, it is difficult to remove the oxide film mask. In the prior art, the oxide film masks used as masks after simultaneously etching the platinum (Pt) film / ferroelectric film (PZT) / platinum (Pt) film by one step were fluorine (HF) and buffered Oxide Etchant) solution. At this time, the ferroelectric film (PZT) may be removed together with the oxide film mask because the etching rate is very fast for a wet etching solution such as a hydrofluoric acid (HF) or a buffer oxide etching solution (BOE), which may seriously damage the reliability of the capacitor have.
이하, 첨부된 도면을 참조하여 종래기술에 의한 강유전체막을 구비하는 반도체 장치의 커패시터 제조방법을 설명한다.Hereinafter, a method of manufacturing a capacitor of a semiconductor device having a ferroelectric film according to the related art will be described with reference to the accompanying drawings.
도 1 내지 도 4는 종래기술을 이용한 반도체 장치의 커패시터 제조방법을 설명하기 위한 단면도이다.FIGS. 1 to 4 are cross-sectional views illustrating a method for manufacturing a capacitor of a semiconductor device using a conventional technique.
도 1을 참조하면, 트랜지스터가 완성된 반도체 기판(1)상에 층간절연막(3)을 증착하고 콘택형성을 위한 콘택홀을 형성한 후, 상기 콘택홀을 매몰 특성이 우수한 불순물이 도핑된 폴리실리콘(5)을 적층하고 화학기계적 연마(Chemical Mechanical Polishing : 이하 'CMP'라 칭함) 공정이나 건식 에치백(Dry EtchBack)을 통하여 콘택홀을 매몰한다. 이어서, 상기 폴리실리콘(5)의 상부에 티타늄텅스텐(TiW)과 같은 오믹(Ohmic)층(7)을 형성한다. 이러한 오믹(Ohmic)층(7)은 후속공정에서 증착되는 알루미늄과 같은 금속층과 전기 전도도를 향상시키고 알루미늄과 폴리실리콘 사이에 불순물 이온의 확산(diffusion)을 방지하는 확산방지층(Barrier layer)으로 작용하게 된다.Referring to FIG. 1, an interlayer insulating film 3 is deposited on a completed semiconductor substrate 1 to form a contact hole for forming a contact, and then the contact hole is filled with impurity-doped polysilicon (5) are stacked and the contact holes are buried through a chemical mechanical polishing (CMP) process or a dry etch-back process. Next, an ohmic layer 7 such as titanium tungsten (TiW) is formed on the polysilicon layer 5. This ohmic layer 7 acts as a barrier layer to improve the electrical conductivity and prevent diffusion of impurity ions between aluminum and polysilicon, such as a metal layer, such as aluminum, deposited in a subsequent process do.
도 2를 참조하면, 상기 결과물의 전면에 커패시터의 하부전극으로 쓰이는 하부백금막(9)을 증착하고, 하부백금막(9)의 상부에 PZT와 같은 강유전체 물질을 사용하여 강유전체막(11)을 형성한 후, 순차적으로 강유전체막(11)의 상부에 커패시터의 상부전극의 역할을 하는 상부백금막(13)을 형성한다. 연속해서, 상부백금막(13)의 상부에 산화막을 적층하고 건식식각을 통하여 식각마스크로 사용될 산화막마스크패턴(15)을 형성한다.Referring to FIG. 2, a lower platinum film 9 used as a lower electrode of a capacitor is deposited on the entire surface of the resultant product, and a ferroelectric material 11 such as PZT is used on the lower platinum film 9 An upper platinum film 13 serving as an upper electrode of the capacitor is formed on the ferroelectric film 11 sequentially. Continuously, an oxide film is stacked on the upper platinum film 13 and an oxide film mask pattern 15 to be used as an etching mask is formed through dry etching.
도 3을 참조하면, 상기 산화막마스크패턴(15)을 식각마스크로 산소(O2)/C12 가스의 분위기에서 건식식각을 진행하여 하부의 상부백금막(13), 강유전체막(11), 하부백금막(9)을 식각하여 커패시터 패턴 완성하였을 때의 단면도이다.3, the oxide mask pattern 15 is dry-etched using an etching mask in an atmosphere of oxygen (O 2 ) / C 12 gas to form a lower upper platinum film 13, a ferroelectric film 11, Sectional view when the capacitor pattern is completed by etching the film 9.
도 4를 참조하면, 상기 커패시터 패턴을 형성하기 위한 건식식각을 진행한 후에, 산화막마스크패턴(15)을 제거해야 하는데 불산(HF)이나 버퍼산화막 식각용액(BOE)과 같은 습식식각액을 사용할 경우에는 상술한 바와 같이 강유전체막(11)이 식각되어 상부백금막(13)이 들뜨는(Lift) 문제가 발생한다. 따라서 이러한 문제를 방지하기 위하여 건식식각을 통한 에치백 방법으로 산화막마스크패턴(15)을 제거한다. 그러나 건식식각에서 산화막마스크패턴(15)은 제거가 가능하나, 층간절연막(3)의 하부까지 식각이 진행됨으로 말미암아 층간절연막(3)의 내부에 형성되어 있는 트랜지스터까지 손상을 받으면서, 심한 경우에는 층간절연막(3)의 하부에 형성되어 있는 게이트 전극이 손상되는 문제가 발생하고 있는 실정이다.Referring to FIG. 4, in the case of using a wet etchant such as a hydrofluoric acid (HF) or a buffer oxide etchant (BOE) to remove the oxide mask pattern 15 after dry etching to form the capacitor pattern, The ferroelectric film 11 is etched and the upper platinum film 13 is lifted up as described above. Accordingly, in order to prevent such a problem, the oxide mask pattern 15 is removed by an etch-back method using dry etching. However, in the dry etching, the oxide film mask pattern 15 can be removed, but the transistors formed in the interlayer insulating film 3 are damaged due to the etching to the lower portion of the interlayer insulating film 3, There is a problem that the gate electrode formed in the lower portion of the insulating film 3 is damaged.
본 발명이 이루고자 하는 기술적 과제는 강유전체를 포함하는 반도체 장치의 커패시터 제조공정에서 커패시터 패턴 사이에 산화막을 채움으로써 게이트 전극이 손상되는 문제점을 해결하고 커패시터 패턴을 식각시에 유전체막의 측벽침해를 방지할 수 있는 반도체 장치의 커패시터 제조방법을 제공하는데 있다.SUMMARY OF THE INVENTION The present invention has been made in view of the above problems, and it is an object of the present invention to solve the problem of damaging the gate electrode by filling an oxide film between capacitor patterns in a process of manufacturing a capacitor of a semiconductor device including a ferroelectric capacitor, And a method of manufacturing a capacitor of a semiconductor device.
도 1 내지 도 4는 종래기술을 이용한 반도체 장치의 커패시터 제조방법을 설명하기 위한 단면도이다.FIGS. 1 to 4 are cross-sectional views illustrating a method for manufacturing a capacitor of a semiconductor device using a conventional technique.
도 5 내지 도 10은 본 발명의 바람직한 실시예에 의한 반도체 장치의 커패시터 제조방법을 설명하기 위한 단면도이다.5 to 10 are cross-sectional views illustrating a method of manufacturing a capacitor of a semiconductor device according to a preferred embodiment of the present invention.
도면의 주요부분에 대한 부호의 설명DESCRIPTION OF THE REFERENCE NUMERALS
100: 트랜지스터가 형성된 반도체 기판, 102: 제1 절연막100: a semiconductor substrate on which transistors are formed, 102:
104: 도전성 물질층, 106: 오믹(Ohmic)층104: conductive material layer, 106: ohmic layer
108: 하부전극막, 110: 유전체막108: lower electrode film, 110: dielectric film
112: 상부전극막, 114: 경질마스크패턴112: upper electrode film, 114: hard mask pattern
116: 산화티타늄막, 118: 제2 절연막116: titanium oxide film, 118: second insulating film
120: 제3 절연막, 122: 메탈120: third insulating film, 122: metal
상기의 기술적 과제를 달성하기 위하여 본 발명은, 반도체 기판 상에 콘택홀을 갖는 제1 절연막을 형성하는 제1 단계와, 상기 콘택홀을 채우도록 도전성 물질막을 형성하고 평탄화하는 제2 단계와, 상기 결과물의 전면에 하부전극막, 유전체막 및 상부전극막을 적층하는 제3 단계와, 상기 상부전극막상에 식각마스크로 쓰이는 경질마스크패턴을 형성하는 제4 단계와, 상기 경질마스크패턴을 식각마스크로 하부에 있는 상부전극막, 유전체막 및 하부전극막을 식각하는 제5 단계와, 상기 결과물의 전면에 물질막을 증착하는 제6 단계와, 상기 물질막의 상부에 평탄화를 진행하기 위한 제2 절연막을 증착하는 제7 단계와, 상기 제2 절연막을 이용하여 평탄화 공정을 진행하여 제2 절연막, 물질막의 일부와 경질마스패턴을 제거하여 평탄화를 달성하는 제8 단계와, 상기 결과물의 전면에 제3 절연막을 증착하고 콘택홀을 형성하여 금속막으로 매립하는 제9 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법을 제공한다.According to an aspect of the present invention, there is provided a method of manufacturing a semiconductor device, including: forming a first insulating layer having a contact hole on a semiconductor substrate; forming a conductive material layer on the semiconductor substrate to fill the contact hole and planarizing the conductive material layer; A third step of depositing a lower electrode film, a dielectric film and an upper electrode film on the entire surface of the resultant, a fourth step of forming a hard mask pattern used as an etching mask on the upper electrode film, A fifth step of etching the upper electrode film, the dielectric film and the lower electrode film in the upper part of the resultant structure, a sixth step of depositing a material film on the entire surface of the resultant material, a second step of depositing a second insulating film Step 7, and step 8 of performing planarization using the second insulating film to remove a portion of the second insulating film, a material film, and a hard mask pattern to achieve planarization And depositing a third insulating film on the entire surface of the resultant capacitor provides a method for manufacturing a semiconductor device comprising: a ninth step of forming a contact hole filled with a metal film.
상기 제4 단계의 경질마스크패턴은 산화막(SiO2), 질화막(SiN), 및 산화티타늄(TiO2)막중에 선택된 하나인 것이 적합하고, 상기 제3 단계의 하부전극막과 상부전극막은 백금(Pt), 이리듐(Ir), 산화이리듐(IrO2), 루테늄(Ru), 및 산화루테늄(RuO2) 및 그 조합으로 이루어진 것중에 적어도 선택된 하나인 것이 바람직하다.The hard mask pattern in the fourth step is preferably selected from among oxide films (SiO 2 ), nitride films (SiN), and titanium oxide (TiO 2 ) films, and the lower electrode film and the upper electrode film in the third step are platinum it Pt), iridium (Ir), an iridium oxide (IrO 2), ruthenium (Ru), and ruthenium oxide (RuO 2) and at least a selected consisting of the things that one combination is preferred.
또한, 상기 제8 단계의 평탄화는 화학기계적 연마 또는 스퍼터링에 의한 에치백 공정에 의하여 달성되는 것이 적합하고, 이러한 스퍼터링에 의한 에치백 공정은 경질마스크패턴과 포토레지스트와 상부전극막의 식각선택비가 각각 1: 1: 1인 아르곤 가스를 이용하는 것이 적합하다.It is preferable that the planarization in the eighth step is achieved by an etch-back process by chemical mechanical polishing or sputtering. In such an etch-back process by sputtering, etching selectivity ratios of the hard mask pattern, the photoresist, : It is suitable to use argon gas of 1: 1.
바람직하게는, 상기 제3 단계의 유전체막은 강유전체나 상유전체로 형성하는 것이 적합하며, 강유전체인 경우에는 PZT 또는 Y1(SrBi2Ta209)중에 하나로 형성하는 것이 적합하다.Preferably, the dielectric film in the third step is formed of a ferroelectric or a dielectric material, and in the case of a ferroelectric material, it is preferably formed of one of PZT or Y1 (SrBi 2 Ta 209 ).
상기 제2 절연막은 스핀 온 글라스(SOG: Spin On Glass)로 형성하는 것이 적합하고, 상기 제2 단계의 도전성 물질막은 불순물이 도핑된 폴리실리콘인 것이 적합하다.It is preferable that the second insulating film is formed of spin on glass (SOG), and the conductive material film of the second step is polysilicon doped with impurities.
또한, 상기 제2 단계후에 도전성 물질막과 하부전극막의 접촉저항과 계면반응을 개선하기 위하여 도전성 물질층의 상부에 오믹층을 추가로 형성할 수 있으며, 상기 물질막은 Y2O3,MgTiO3및 TiO2등의 산화물 중에 선택된 하나를 사용하는 것이 적합하다.In order to improve the contact resistance and the interface reaction between the conductive material layer and the lower electrode layer after the second step, an ohmic layer may be further formed on the conductive material layer. The material layer may include Y 2 O 3, MgTiO 3 , It is preferable to use one selected from oxides such as TiO 2 .
상기 제8 단계에서 평탄화가 끝난 후에 습식식각을 진행하여 제2 절연막을 제거하는 공정을 추가할 수 있으며, 습식식각시에 식각액은 비.오.이 용액(BOE: Buffered Oxide etchant) 또는 불산(HF) 수용액을 사용하는 것이 바람직하다.The wet etching may be performed by removing the second insulating film by performing wet etching after the planarization in the eighth step. In the wet etching, the etching solution may be a BOF (Buffered Oxide etchant) or a HF ) Aqueous solution is preferably used.
본 발명에 따르면, 강유전체를 포함하는 반도체 장치의 커패시터 제조공정에서 강유전체막에 측벽침해가 발생하는 문제나, 층간절연막 내의 게이트 전극이 손상되는 문제를 해결할 수 있다.According to the present invention, it is possible to solve the problem that sidewall infiltration occurs in the ferroelectric film in the process of manufacturing a capacitor of a semiconductor device including a ferroelectric and the problem of damaging the gate electrode in the interlayer insulating film.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 5 내지 도 10은 본 발명의 바람직한 실시예를 설명하기 위하여 공정의 순서에 따라서 도시한 단면도이다.FIGS. 5 to 10 are cross-sectional views illustrating the preferred embodiments of the present invention in order of steps.
도 5를 참조하면, 트랜지스터가 형성된 반도체 기판(100)의 상부에 콘택홀을 갖는 제1 절연막(102)을 형성(제1 단계)한다. 여기서, 커패시터의 하부전극으로 사용되는 메탈이 콘택홀을 채우는 능력이 떨어지기 때문에 이를 방지하기 위하여 콘택홀을 채우는 능력이 커패시터의 하부전극으로 사용되는 메탈보다 우수한 도전성 물질막(104), 예컨대, 불순물이 도핑된 폴리실리콘을 증착하여 콘택홀을 채운다. 상기 도전성 물질막(104)에 화학기계적 연마공정(CMP: Chemical Mechanical Polishing)이나, 건식식각을 이용한 에치백(Etchback) 공정을 진행하여 상기 결과물의 전면에 대한 평탄화를 달성(제 2단계) 한다.Referring to FIG. 5, a first insulating film 102 having a contact hole is formed on a semiconductor substrate 100 on which transistors are formed (first step). Here, since the metal used as the lower electrode of the capacitor has a lower ability to fill the contact hole, the ability to fill the contact hole in order to prevent the contact hole from being filled with the conductive material film 104, The doped polysilicon is deposited to fill the contact holes. The conductive material layer 104 is subjected to a chemical mechanical polishing (CMP) process or an etchback process using dry etching to achieve planarization of the resultant surface (second step).
연속해서, 후속공정에서 형성되는 커패시터의 하부전극용 메탈과 콘택홀을 채우는 도전성 물질층(104), 예컨대, 불순물이 도핑된 폴리실리콘과 저항 특성을 개선시키고, 불순물이 도핑된 폴리실리콘으로부터 커패시터의 하부전극용 메탈로 불순물이 확산되는 것을 방지하기 위한 확산방지의 역할을 하는 오믹(Ohmic, 106)층을 형성한다. 이러한 오믹층(106)의 적당한 재질로써는 Ti, TiN 및 TiW를 사용할 수 있다.Subsequently, the conductive material layer 104 filling the contact hole and the metal for the lower electrode of the capacitor formed in the subsequent process, for example, the impurity-doped polysilicon, improves the resistance characteristics and improves the resistance of the capacitor from the impurity- An ohmic layer 106 is formed to prevent diffusion of impurities into the metal for the lower electrode. Ti, TiN, and TiW may be used as suitable materials for the ohmic layer 106.
도 6을 참조하면, 상기 결과물의 전면에 메탈로 구성된 커패시터의 하부전극막(108)을 화학기상증착이나 스퍼터링 방식으로 적층한다. 이어서 상기 하부전극막 (108)의 상부에 고유전율을 갖는 유전체막(110)을 적층한다. 여기서 유전체막의 재질은 강유전체나 상유전체가 바람직하고, 강유전체인 경우에는 PZT 또는 Y1(SrBi2Ta209)중에 하나를 포함하는 것을 사용하는 것이 적합하다. 이어서, 상기 유전체막(110)의 상부에 커패시터의 상부전극막(112)을 적층(제3 단계)하여 커패시터 형성을 위한 물질층의 적층을 완료한다. 여기서, 상기 상부전극막(112) 및 하부전극막(108)은 백금(Pt), 이리듐(Ir), 산화이리듐(IrO2), 루테늄(Ru), 및 산화루테늄(RuO2)중에 선택된 하나이거나, 또는 그 조합으로 이루어진 재질을 사용하여 적층한다. 연속해서 상기 상부전극막(112)의 전면에 후속되는 건식식각 공정에서 경질마스크로 사용될 물질층, 예컨대, 산화막을 증착하고 사진 및 식각공정을 진행하여 커패시터가 형성되는 영역에 경질마스크패턴(114)을 완성(제4 단계)한다.Referring to FIG. 6, a lower electrode film 108 of a capacitor made of metal is deposited on the entire surface of the resultant by chemical vapor deposition or sputtering. Next, a dielectric film 110 having a high dielectric constant is laminated on the lower electrode film 108. Here, the material of the dielectric film is preferably a ferroelectric or an oxide dielectric, and in the case of a ferroelectric material, it is preferable to use one containing PZT or Y1 (SrBi 2 Ta 209 ). Next, the upper electrode film 112 of the capacitor is laminated on the dielectric film 110 (third step), thereby completing the stacking of the material layers for forming the capacitors. Here, the upper electrode film 112 and the lower electrode film 108 of platinum (Pt), iridium (Ir), iridium oxide (IrO 2), ruthenium (Ru), and ruthenium oxide (RuO 2) one selected during or , Or a combination thereof. A material layer, for example, an oxide layer, which is to be used as a hard mask, is deposited in the dry etching process subsequent to the front surface of the upper electrode layer 112. Then, a hard mask pattern 114 is formed on the region where the capacitor is formed, (Step 4).
도 7을 참조하면, 상기 경질마스크패턴(114)을 식각마스크로 O2/C12가스를 이용하여 플라즈마 식각을 진행하여 상부전극막(112), 유전체막(110), 하부전극막(108)을 동시에 식각(제5 단계)하여 커패시터의 패턴을 형성한다. 여기서, 플라즈마 식각시에 O2/C12가스를 이용하는 것은 식각이 진행될 때, 이온포격에 의한 식각보다는 화학적 성분에 의한 식각이 더욱 우세하게 되어 식각경사도가 개선되고, 폴리머의 제거를 용이하게 하기 위해서이다.7, the upper electrode film 112, the dielectric film 110, and the lower electrode film 108 are etched using the O 2 / C 12 gas using the hard mask pattern 114 as an etching mask, (Fifth step) to form a capacitor pattern. Here, the use of O 2 / C 12 gas in the plasma etching is advantageous in that the etching by the chemical component becomes more dominant than the etching by ion bombardment when the etching proceeds, thereby improving the etching gradient and facilitating the removal of the polymer to be.
도 8을 참조하면, 상기 커패시터 패턴이 형성된 결과물의 전면에 물질막(116), 예컨대 산화티타늄(TiO2)을 화학기상증착이나 스퍼터링 방식으로 증착하여 산화티타늄막을 형성한다. 상기 물질막(116)은 유전체막(110)에 측벽침해가 일어나는 문제점을 방지하기 위한 막질로서, Y2O2, MgTiO3및 TiO2와 같은 산화물중에서 선택된 하나의 물질을 사용하여 형성할 수 있다. 이어서, 평탄화공정을 진행하기 위한 제2 절연막(118)을 증착한다. 여기서, 제2 절연막은 스핀 온 글라스(SOG: Spin On Glass)를 사용하여 형성한다.Referring to FIG. 8, a material film 116, for example, titanium oxide (TiO 2 ) is deposited on the entire surface of the resultant product by chemical vapor deposition or sputtering to form a titanium oxide film. The material layer 116 may be formed using a material selected from oxides such as Y 2 O 2 , MgTiO 3, and TiO 2 as a material for preventing the occurrence of sidewall damage to the dielectric layer 110 . Next, a second insulating film 118 is deposited to carry out a planarization process. Here, the second insulating film is formed using spin on glass (SOG).
도 9를 참조하면, 상기 제2 절연막(118)을 이용하여 커패시터의 상부전극막(112)이 노출될때까지 평탄화 공정을 진행하여 제2 절연막(118)과 산화티타늄막(116)의 일부와 경질마스크패턴(114)을 제거함으로써 전체적인 평탄화를 달성(제7 단계)한다. 여기서 제2 절연막(118)을 이용하여 평탄화를 달성하는 방법은 CMP 또는 스퍼터링에 의한 식각방법을 사용한다.9, the planarization process is performed until the upper electrode film 112 of the capacitor is exposed by using the second insulation film 118, so that the second insulation film 118 and a part of the titanium oxide film 116, The entire planarization is achieved by removing the mask pattern 114 (step 7). Here, a method of achieving planarization using the second insulating film 118 uses an etching method by CMP or sputtering.
여기서 CMP 공정을 사용하여 경질마스크패턴(114)을 제거하는 것은 본 발명의 목적을 달성하는 핵심 사상이다. 종래에는 습식식각으로 경질마스크패턴을 제거할 경우에는 유전체막의 측벽이 침해되어 커패시터 형성이 어려운 문제점이 있었으나, 본 발명에서는 CMP 공정을 이용하여 제거하기 때문에 이러한 문제를 해결할 수 있다.Here, removing the hard mask pattern 114 using the CMP process is a key idea for achieving the object of the present invention. Conventionally, when the hard mask pattern is removed by wet etching, the sidewalls of the dielectric film are infiltrated, which makes it difficult to form a capacitor. However, this problem can be solved by using the CMP process in the present invention.
또한 스퍼터링 식각을 이용한 에치백 방법에 의하여 경질마스크패턴(114)을 제거할 수도 있다. 종래의 경우에 있어서는 물질막(116)인 산화티타늄막을 증착하지 않고 건식식각을 진행함으로 말미암아 경질마스크패턴(114)을 식각할때, 유전체막 및 제1 절연막의 내부에 형성되어 있는 트랜지스터의 게이트 패턴이 손상되는 문제점이 있었다. 하지만, 본 발명에서는 물질막(116)인 산화티타늄막을 식각저지막으로 활용함으로써, 제1 절연막의 하부에 형성되어 있는 게이트 패턴이 손상되는 문제점을 해결하면서 경질마스크패턴(114)을 제거하는 것이 가능하다. 이러한 식각저지층으로써 산화티타늄막을 형성한후, 스퍼터링 식각을 통한 에치백 공정으로 경질마스크패턴(114)을 제거하는 방식도 본 발명의 목적을 달성하는 핵심 사상이라 할 수 있다.Also, the hard mask pattern 114 may be removed by an etch-back method using sputtering etching. In the conventional case, when the hard mask pattern 114 is etched by performing the dry etching without depositing the titanium oxide film, which is the material film 116, the gate pattern of the transistor formed inside the dielectric film and the first insulating film There was a problem that this was damaged. However, in the present invention, it is possible to remove the hard mask pattern 114 while solving the problem of damaging the gate pattern formed under the first insulating film by using the titanium oxide film, which is the material film 116, as the etching stopper film. Do. A method of removing the hard mask pattern 114 by an etch-back process through sputter etching after forming a titanium oxide film as the etch stop layer is also a key idea for achieving the object of the present invention.
여기서, 상기 제7 공정을 진행한 후, 커패시터 패턴 사이에 잔류하는 제2 절연막(118)은 커패시터 패턴을 채우는 물질층으로 사용하여도 무방하지만, 버퍼산화막 식각용액(BOE)과 불산(HF)을 혼합한 식각액을 사용한 습식식각을 진행하여 제거할수도 있다. 이때에도, 산화티타늄막(116)이 커패시터 유전체막(108)의 측벽침해가 일어나지 않토록 방호막으로써의 기능을 하게된다.After the seventh process, the second insulating layer 118 remaining between the capacitor patterns may be used as a material layer filling the capacitor pattern. However, the buffer oxide etchant (BOE) and the hydrofluoric acid (HF) It is also possible to remove by wet etching using a mixed etchant. At this time, the titanium oxide film 116 functions as a protective film so that the side wall of the capacitor dielectric film 108 is not invaded.
도 10을 참조하면, 전체적인 평탄화가 달성된 결과물의 전면에 제3 절연막(120)을 증착하고 콘택홀을 형성한 후, 알루미늄과 같은 메탈(122)을 사용하여 콘택홀을 매립함으로써 커패시터 형성공정을 완료한다.Referring to FIG. 10, a third insulating layer 120 is deposited on the entire surface of the resultant planarization layer, a contact hole is formed, and a contact hole is filled with a metal layer 122 such as aluminum. Complete.
본 발명은 상술한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 명백하다.It is apparent that the present invention is not limited to the above-described embodiments, and many modifications may be made by those skilled in the art within the technical scope of the present invention.
따라서, 상술한 본 발명에 따르면, 강유전체를 포함하는 반도체 장치의 커패시터 제조공정에서 커패시터 패턴 사이를 산화막으로 채움으로써 게이트 전극이 손상되는 문제점을 해결하고 유전체막의 측벽침해를 방지할 수 있는 반도체 장치의 커페시터 제조방법을 구현할 수 있다.Therefore, according to the present invention, it is possible to solve the problem of damaging the gate electrode by filling the space between the capacitor patterns with the oxide film in the process of manufacturing the capacitor of the semiconductor device including the ferroelectric material, A manufacturing method can be implemented.
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