KR100414866B1 - A method for forming inner capacitor in semiconductor device - Google Patents
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Abstract
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중 캐패시터 형성 공정에 관한 것이며, 반사방지막의 사용에 의한 희생막 내의 보이드 발생을 방지할 수 있는 반도체 소자의 이너 캐패시터 형성방법을 제공하는데 그 목적이 있다. 본 발명은 반사방지막 및 희생막의 패터닝 후, 희생막의 상부 모서리 부분의 반사방지막을 제거하는 공정을 추가한 다음 세정 공정을 실시함으로써 세정 공정에 의해 반사방지막이 돌출하는 현상을 방지한다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor manufacturing technology, and more particularly, to a capacitor forming process in a semiconductor device manufacturing process, and to providing a method of forming an inner capacitor of a semiconductor device capable of preventing the generation of voids in a sacrificial film by use of an antireflection film. There is a purpose. After the patterning of the anti-reflection film and the sacrificial film, the present invention adds a step of removing the anti-reflection film on the upper edge portion of the sacrificial film and then performs a cleaning process to prevent the anti-reflection film from protruding by the cleaning process.
Description
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 소자 제조 공정 중 캐패시터 형성 공정에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to semiconductor manufacturing technology, and more particularly to a capacitor forming process in a semiconductor device manufacturing process.
일반적으로, DRAM을 비롯한 반도체 소자의 집적도가 높아짐에 따라 단위 셀의 면적은 축소되고 있음에도 불구하고, 반도체 소자의 동작 특성을 확보하기 위해서는 일정량 이상의 캐패시턴스를 유지해야 하는 과제를 안고 있다.In general, although the area of a unit cell decreases as the degree of integration of semiconductor devices including DRAM increases, there is a problem of maintaining a predetermined amount or more of capacitance in order to secure operating characteristics of the semiconductor device.
이와 같은 과제를 해결하고자 실린더형, 지느러미(fin)형, 풀무(bellows)형 등의 3차원 구조의 캐패시터가 제시되어 유효 표면적을 확보하고자 하였으나, 이러한 3차원 구조의 캐패시터는 그 형성 공정의 난이도가 높은 문제점을 가지고 있다. 이너(inner) 캐패시터는 이러한 문제점을 해결할 수 있는 기술로 각광 받고 있다.To solve this problem, three-dimensional capacitors such as cylinder type, fin type, bellows type and the like have been proposed to secure an effective surface area. However, these three-dimensional capacitors have difficulty in forming process. It has a high problem. Inner capacitors are in the spotlight as a technology that can solve these problems.
첨부된 도면 도 1a 내지 도 1d는 종래기술에 따른 이너 캐패시터 형성 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.1A to 1D illustrate an inner capacitor forming process according to the prior art, which will be described below with reference to the drawings.
종래의 이너 캐패시터 형성 공정은, 우선 도 1a에 도시된 바와 같이 소정의 하부층(10) 상부에 희생막인 제1 PSG(phosphosilicate glass)막(11)을 증착하고, 그 상부에 반사방지막(ARC)으로 산화질화막(12)을 증착한 다음, 전하저장전극 형성을 위한 마스크 공정을 실시하여 산화질화막(12) 상에 포토레지스트 패턴(13)을 형성하고, 포토레지스트 패턴(13)을 식각 베리어로 사용하여 산화질화막(12) 및 제1 PSG막(11)을 선택 식각한다.In the conventional inner capacitor forming process, first, as shown in FIG. 1A, a first PSG (phosphosilicate glass) film 11, which is a sacrificial film, is deposited on a predetermined lower layer 10, and an antireflection film (ARC) is disposed thereon. The oxynitride layer 12 is deposited, and then a mask process for forming a charge storage electrode is performed to form the photoresist pattern 13 on the oxynitride layer 12, and the photoresist pattern 13 is used as an etching barrier. The oxynitride film 12 and the first PSG film 11 are selectively etched.
다음으로, 도 1b에 도시된 바와 같이 포토레지스트 패턴(13)을 제거하고, BOE(buffered oxide etchant) 용액 등을 사용하여 세정 공정을 실시한 다음, 전체구조 표면을 따라 전하저장전극용 폴리실리콘막(14)을 증착한다. 이때, 세정 공정시 제1 PSG막(11)의 식각율이 산화질화막(12)의 식각율에 비해 높기 때문에 산화질화막(12)이 돌출하게 된다.Next, as shown in FIG. 1B, the photoresist pattern 13 is removed, a cleaning process is performed using a buffered oxide etchant (BOE) solution, and the like, and then a polysilicon film for a charge storage electrode is formed along the entire structure surface. 14) is deposited. At this time, since the etch rate of the first PSG film 11 is higher than the etch rate of the oxynitride film 12 during the cleaning process, the oxynitride film 12 protrudes.
계속하여, 도 1c에 도시된 바와 같이 전체구조 상부에 희생막인 제2 PSG막(15)을 증착한다. 이때, 제2 PSG막(15)에 보이드(A)가 형성된다.Subsequently, as illustrated in FIG. 1C, a second PSG film 15 as a sacrificial film is deposited on the entire structure. At this time, a void A is formed in the second PSG film 15.
다음으로, 도 1d에 도시된 바와 같이 제2 PSG막(15)을 에치백하여 폴리실리콘막(14)을 노출시키고, 제1 PSG막(13) 상의 폴리실리콘막(14) 및 산화질화막(12)을 제거한다. 계속하여, 제1 PSG막(11) 및 제2 PSG막(15)를 습식 제거하여 전하저장 전극을 형성하고, 후속 유전체(도시되지 않음) 및 플레이트전극 형성 공정을 진행한다. 그런데, 제2 PSG막(15) 내에 존재하는 보이드(A)에 의해 제2 PSG막(15)의 에치백 및 습식 제거시 폴리실리콘막(14)의 저부(B)가 함께 식각되어 후속 공정에서 전하저장 전극이 떨어져 나가거나, 유전체(도시되지 않음) 형성시 전하저장 전극의 산화로 인한 저항 증가 등의 문제점을 유발하였다.Next, as illustrated in FIG. 1D, the second PSG film 15 is etched back to expose the polysilicon film 14, and the polysilicon film 14 and the oxynitride film 12 on the first PSG film 13 are exposed. ). Subsequently, the first PSG film 11 and the second PSG film 15 are wet removed to form a charge storage electrode, and a subsequent dielectric (not shown) and plate electrode forming process are performed. However, the bottom portion B of the polysilicon film 14 is etched together by the void A present in the second PSG film 15 during etching back and wet removal of the second PSG film 15. The charge storage electrode may fall off, or when a dielectric (not shown) is formed, the resistance may be increased due to oxidation of the charge storage electrode.
첨부된 도면 도 2는 종래기술에 따라 전하저장전극용 폴리실리콘이 증착된 상태의 단면 주사전자현미경(SEM) 사진으로, 폴리실리콘의 오버행(A)이 유발된 상태를 확인할 수 있다.2 is a cross-sectional scanning electron microscope (SEM) photograph of a state in which polysilicon for a charge storage electrode is deposited according to the prior art, and it is possible to confirm a state in which an overhang (A) of polysilicon is induced.
이러한 문제점을 해결하기 위하여 제2 PSG막(15) 및 폴리실리콘막(14)의 에치백 공정을 화학·기계적 평탄화(CMP) 공정으로 대체하는 경우, CMP 공정에 의해전하저장전극 크기의 불균일이 유발되어 캐패시턴스 값이 불균일한 문제점이 있으며, 이러한 캐패시턴의 값의 불균일을 고려하여 전하저장전극의 높이를 증가시키게 되면 후속 마스크 및 식각 공정을 어렵게 만드는 문제점이 있었다.In order to solve this problem, when the etch back process of the second PSG film 15 and the polysilicon film 14 is replaced with a chemical / mechanical planarization (CMP) process, non-uniformity of the charge storage electrode is caused by the CMP process. Therefore, there is a problem that the capacitance value is non-uniform, and when the height of the charge storage electrode is increased in consideration of the non-uniformity of the capacitance value, there is a problem of making the subsequent mask and etching process difficult.
본 발명은 반사방지막의 사용에 의한 희생막 내의 보이드 발생을 방지할 수 있는 반도체 소자의 이너 캐패시터 형성방법을 제공하는데 그 목적이 있다.An object of the present invention is to provide a method of forming an inner capacitor of a semiconductor device capable of preventing the generation of voids in a sacrificial film by the use of an antireflection film.
도 1a 내지 도 1d는 종래기술에 따른 이너 캐패시터 형성 공정도.1a to 1d is an inner capacitor forming process according to the prior art.
도 2는 종래기술에 따라 전하저장전극용 폴리실리콘이 증착된 상태의 단면 주사전자현미경(SEM) 사진.Figure 2 is a cross-sectional scanning electron microscope (SEM) photograph of the state in which the polysilicon for the charge storage electrode is deposited according to the prior art.
도 3a 내지 도 3e는 본 발명의 일 실시예에 따른 이너 캐패시터 형성 공정도.3A to 3E are diagrams illustrating an inner capacitor forming process according to an embodiment of the present invention.
도 4는 본 발명의 일 실시예에 따라 전하저장전극용 폴리실리콘이 증착된 상태의 단면 주사전자현미경(SEM) 사진.Figure 4 is a cross-sectional SEM image of the polysilicon for the charge storage electrode is deposited according to an embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
20 : 하부층 21 : 제1 PSG막20: lower layer 21: first PSG film
22 : 산화질화막 23 : 포토레지스트 패턴22 oxynitride film 23 photoresist pattern
24 : 폴리실리콘막 25 : 제2 PSG막24 polysilicon film 25 second PSG film
상기의 기술적 과제를 해결하기 위한 본 발명의 일측면에 따르면, 소정의 하부층이 형성된 기판 상에 제1 희생막을 형성하는 제1 단계; 상기 제1 희생막 상에 반사방지막을 형성하는 제2 단계; 상기 반사방지막 상에 전하저장전극이 형성될 영역이 오픈된 제1 포토레지스트 패턴을 형성하는 제3 단계와, 상기 제1 포토레지스트 패턴을 식각 베리어로 사용하여 상기 반사방지막 및 제1 희생막을 선택 식각하는 제4 단계; 상기 제1 포토레지스트 패턴을 건식 식각하여 상기 제1 희생막의 상부 모서리 부분의 상기 반사방지막이 노출되도록 하는 제5 단계; 상기 제1 포토레지스트 패턴을 식각 베리어로 사용하여 노출된 상기 반사방지막을 제거하는 제6 단계; 상기 제1 포토레지스트 패턴을 제거하는 제7 단계; 상기 제7 단계 수행 후, 세정 공정을 실시하는 제8 단계; 상기 제8 단계를 마친 전체구조 표면을 따라 전하저장전극용 전도막을 형성하는 제9 단계; 상기 전도막 상에 제2 희생막을 형성하는 제10 단계; 상기 제2 희생막을 에치백하여 상기 전도막을 노출시키는 제11 단계; 노출된 상기 전도막을 제거하는 제12 단계; 상기 반사방지막을 제거하는 제13 단계; 상기 제1 및 제2 희생막을 제거하여 전하저장전극을 형성하는 제14 단계; 및 상기 전하저장전극 상에 유전체막 및 플레이트 전극을 형성하는 제15 단계를 포함하며, 상기 제4 내지 제6 단계를 동일 챔버내에서 수행하는 것을 특징으로 하는 반도체 소자의 이너 캐패시터 형성방법이 제공된다.According to an aspect of the present invention for solving the above technical problem, a first step of forming a first sacrificial film on a substrate on which a predetermined lower layer is formed; A second step of forming an anti-reflection film on the first sacrificial film; A third step of forming a first photoresist pattern having an open area on which the charge storage electrode is to be formed on the antireflection film, and selectively etching the antireflection film and the first sacrificial layer by using the first photoresist pattern as an etching barrier A fourth step of doing; Dry etching the first photoresist pattern to expose the anti-reflection film at an upper edge portion of the first sacrificial layer; A sixth step of removing the exposed anti-reflection film by using the first photoresist pattern as an etching barrier; A seventh step of removing the first photoresist pattern; An eighth step of performing a cleaning process after performing the seventh step; A ninth step of forming a conductive film for a charge storage electrode along the entire structure surface of the eighth step; A tenth step of forming a second sacrificial film on the conductive film; An eleventh step of etching back the second sacrificial layer to expose the conductive layer; A twelfth step of removing the exposed conductive film; A thirteenth step of removing the anti-reflection film; A fourteenth step of forming a charge storage electrode by removing the first and second sacrificial layers; And a fifteenth step of forming a dielectric film and a plate electrode on the charge storage electrode, wherein the fourth to sixth steps are performed in the same chamber. .
즉, 본 발명은 반사방지막 및 희생막의 패터닝 후, 희생막의 상부 모서리 부분의 반사방지막을 제거하는 공정을 추가한 다음 세정 공정을 실시함으로써 세정 공정에 의해 반사방지막이 돌출하는 현상을 방지한다.That is, according to the present invention, after the patterning of the anti-reflection film and the sacrificial film, a process of removing the anti-reflection film at the upper edge portion of the sacrificial film is added and then a cleaning process is performed to prevent the anti-reflection film from protruding by the cleaning process.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.Hereinafter, preferred embodiments of the present invention will be introduced in order to enable those skilled in the art to more easily carry out the present invention.
첨부된 도면 도 3a 내지 도 3e는 본 발명의 일 실시예에 따른 이너 캐패시터 형성 공정을 도시한 것으로, 이하 이를 참조하여 설명한다.3A to 3E illustrate an inner capacitor forming process according to an embodiment of the present invention, which will be described below with reference to the drawings.
본 실시예에 따른 공정은, 우선 도 3a에 도시된 바와 같이 소정의 하부층(20) 상부에 희생막인 제1 PSG(phosphosilicate glass)막(21)을 증착하고, 그 상부에 반사방지막(ARC)으로 산화질화막(22)을 증착한 다음, 전하저장전극 형성을 위한 마스크 공정을 실시하여 산화질화막(22) 상에 전하저장전극 형성을 위한 포토레지스트 패턴(23)을 형성하고, 포토레지스트 패턴(23)을 식각 베리어로 사용하여 산화질화막(22) 및 제1 PSG막(23)을 선택 식각한다.In the process according to the present embodiment, first, as shown in FIG. 3A, a first PSG (phosphosilicate glass) film 21, which is a sacrificial film, is deposited on a predetermined lower layer 20, and an anti-reflection film (ARC) is formed thereon. After depositing the oxynitride layer 22, a mask process for forming the charge storage electrode is performed to form the photoresist pattern 23 for forming the charge storage electrode on the oxynitride layer 22, and the photoresist pattern 23 is formed. Is used as an etching barrier to selectively etch the oxynitride film 22 and the first PSG film 23.
다음으로, 도 3b에 도시된 바와 같이 O2가스를 포함하는 가스를 사용하여 포토레지스트 패턴(23)을 적당한 타겟으로 식각하여 제1 PSG막(21)의 상부 모서리 부분의 산화질화막(22)을 노출시킨다. 물론 이때, 포토레지스트 패턴(23)을 식각하여 산화질화막(22)의 일부를 노출시키지 않고, 포토레지스트 패턴(23)을 제거한 후새로운 포토레지스트를 도포한 다음, 제1 PSG막(21)의 상부 모서리 부분의 산화질화막(22)를 노출시키는 새로운 포토레지스트 패턴을 형성할 수 도 있다.Next, as illustrated in FIG. 3B, the photoresist pattern 23 is etched with a suitable target by using a gas containing an O 2 gas, thereby oxidizing the oxynitride film 22 at the upper edge portion of the first PSG film 21. Expose Of course, at this time, the photoresist pattern 23 is etched to remove a portion of the oxynitride film 22, the photoresist pattern 23 is removed, a new photoresist is applied, and then an upper portion of the first PSG film 21 is applied. It is also possible to form a new photoresist pattern exposing the oxynitride film 22 in the corner portion.
계속하여, 도 3c에 도시된 바와 같이 포토레지스트 패턴(23)을 식각 베리어로 사용하여 산화질화막(22)을 식각하고, BOE 용액 등을 사용하여 세정 공정을 실시한다.Subsequently, as illustrated in FIG. 3C, the oxynitride film 22 is etched using the photoresist pattern 23 as an etching barrier, and a cleaning process is performed using a BOE solution or the like.
이어서, 도 3d에 도시된 바와 같이 포토레지스트 패턴(23)을 제거하고, 전체구조 표면을 따라 전하저장전극용 폴리실리콘막(24)을 증착하고, 그 상부에 희생막(리필 산화막, refill oxide)인 제2 PSG막(25)을 증착한다.Subsequently, as shown in FIG. 3D, the photoresist pattern 23 is removed, and a polysilicon film 24 for charge storage electrodes is deposited along the entire structure surface, and a sacrificial film (refill oxide) is formed thereon. The second PSG film 25 is deposited.
다음으로, 도 3e에 도시된 바와 같이 제2 PSG막(25)을 에치백하여 폴리실리콘막(24)을 노출시키고, 제1 PSG막(21) 상의 폴리실리콘막(24) 및 질화산화막(22)을 제거한다. 계속하여, 제1 PSG막(21) 및 제2 PSG막(25)를 습식 제거하여 전하저장전극을 형성하고, 후속 유전체(도시되지 않음) 및 플레이트전극 형성 공정을 진행한다.Next, as shown in FIG. 3E, the second PSG film 25 is etched back to expose the polysilicon film 24, and the polysilicon film 24 and the nitride oxide film 22 on the first PSG film 21 are then exposed. ). Subsequently, the first PSG film 21 and the second PSG film 25 are wet removed to form a charge storage electrode, and a subsequent dielectric (not shown) and plate electrode forming process are performed.
상기와 같은 공정을 진행하는 경우, 제1 PSG막(21)의 패터닝 후 그 상부 모서리 부분(세정시 돌출되는 부분)을 선택적으로 제거하는 공정을 추가함으로써, 후속 세정 공정시 제1 PSG막(21)이 식각되더라도 산화질화막(22)이 돌출되는 현상을 방지할 수 있게 된다.In the case of performing the above process, by adding the step of selectively removing the upper corner portion (protruding portion during cleaning) after the first PSG film 21 is patterned, the first PSG film 21 during the subsequent cleaning process. Even if the) is etched, the phenomenon that the oxynitride film 22 protrudes can be prevented.
첨부된 도면 도 4는 본 발명의 일 실시예에 따라 전하저장전극용 폴리실리콘이 증착된 상태의 단면 주사전자현미경(SEM) 사진으로, 폴리실리콘의 희생막 상부 모서리 부분(B)에 오버행이 발견되지 않음을 확인할 수 있다.4 is a cross-sectional scanning electron microscope (SEM) photograph of a polysilicon for charge storage electrode deposited according to an embodiment of the present invention. An overhang is found in the upper edge portion B of the sacrificial layer of polysilicon. You can see that it is not.
이 경우, 희생막(PSG)의 식각, 포토레지스트 패턴의 식각 및 추가적인 반사방지막(산화질화막)의 식각을 하나의 챔버(chamber)에서 인-시츄(in-situ)로 진행하였다. 식각 챔버는 영구 자석을 부착한 MERIE(magnetically enhanced reactive ion etching) 플라즈마 방식의 챔버를 사용하였으며, 포토레지스트 패턴의 식각시에는 압력 25∼50mT, RF 파워 200W∼700W, O2가스 유량비 15∼220SCCM, Ar 가스 유량비 50∼200SCCM, O2:Ar 가스 유량비 1:6∼3:1 조건을 사용하였으며, 반사방지막(산화질화막)의 식각시에는 압력 30∼80mT, RF 파워 200W∼700W, O2가스 유량비 0∼100SCCM, Ar 가스 유량비 50∼200SCCM, CHF3 가스 유량비 10∼50SCCM 조건을 사용한다.In this case, the etching of the sacrificial film PSG, the etching of the photoresist pattern, and the etching of the additional anti-reflection film (oxynitride film) were performed in-situ in one chamber. The etching chamber used a magnetically enhanced reactive ion etching (MERIE) plasma chamber with a permanent magnet. When etching the photoresist pattern, the pressure was 25-50 mT, RF power 200 W-700 W, O 2 gas flow rate ratio 15-220 SCCM, Ar gas flow rate ratio 50 ~ 200SCCM, O 2 : Ar gas flow rate ratio 1: 6 ~ 3: 1 conditions were used.When etching the anti-reflection film (oxidation nitride film), pressure 30 ~ 80mT, RF power 200W ~ 700W, O 2 gas flow rate ratio Conditions of 0 to 100 SCCM, Ar gas flow rate ratio 50 to 200 SCCM, and CHF3 gas flow rate ratio 10 to 50 SCCM are used.
물론, 이 경우 ICP(induced coupled plasma) 방식의 챔버와 같이 다른 방식의 식각 챔버에서 공정을 진행할 수 있다.Of course, in this case, the process may be performed in another etching chamber, such as an ICP (induced coupled plasma) chamber.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.
예컨대, 전술한 실시예에서는 희생막으로 PSG막을 사용하는 경우를 일례로 들어 설명하였으나, 다른 물질로 이를 대체하는 경우에도 적용될 수 있다.For example, in the above-described embodiment, the case where the PSG film is used as the sacrificial film has been described as an example, but may be applied to a case where the PSG film is replaced with another material.
또한, 전술한 실시예에서는 반사방지막으로 산화질화막을 사용하는 경우를일례로 들어 설명하였으나, 본 발명은 세정액에 대한 식각율이 희생막에 비해 높은 물질을 반사방지막으로 사용하는 모든 경우에 적용될 수 있다.In addition, in the above-described embodiment, the case in which the oxynitride film is used as the anti-reflection film has been described as an example. However, the present invention may be applied to all cases in which a material having a higher etching rate than the sacrificial film is used as the anti-reflection film. .
또한, 전술한 실시예에서는 전하저장전극용 전도막으로 폴리실리콘막을 사용하는 경우를 일례로 들어 설명하였으나, 본 발명은 금속, 실리사이드 등 다른 전도막을 전하저장전극용 전도막으로 사용하는 모든 경우에 적용될 수 있다.In addition, in the above-described embodiment, a case of using a polysilicon film as the conductive film for the charge storage electrode has been described as an example, but the present invention is applicable to all cases in which other conductive films such as metal and silicide are used as the conductive film for the charge storage electrode. Can be.
전술한 본 발명은 희생막(리필 산화막) 매립시 보이드를 억제함으로써 후속 공정에서 전하저장 전극이 떨어져 나가거나, 유전체 형성시 전하저장전극의 산화로 인한 저항 증가 등을 방지할 수 있는 효과가 있으며, CMP 공정을 사용하지 않기 때문에 캐패시터 크기의 균일도를 확보하여 후속 마스크 및 식각 공정을 용이하게 하는 효과를 기대할 수 있다.As described above, the present invention has an effect of preventing voids when the sacrificial film (refill oxide film) is buried, thereby preventing the charge storage electrode from falling off in a subsequent process or increasing the resistance due to oxidation of the charge storage electrode when forming a dielectric. Since the CMP process is not used, the uniformity of the capacitor size can be secured to facilitate the subsequent mask and etching process.
Claims (9)
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ID=19597870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-1999-0025876A KR100414866B1 (en) | 1999-06-30 | 1999-06-30 | A method for forming inner capacitor in semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100414866B1 (en) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10189727A (en) * | 1996-12-26 | 1998-07-21 | Sony Corp | Manufacture of semiconductor device |
-
1999
- 1999-06-30 KR KR10-1999-0025876A patent/KR100414866B1/en not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10189727A (en) * | 1996-12-26 | 1998-07-21 | Sony Corp | Manufacture of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010005083A (en) | 2001-01-15 |
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