KR100410695B1 - Method of forming contact plug for semiconductor device - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 49
- 239000004065 semiconductor Substances 0.000 title claims abstract description 21
- 238000005530 etching Methods 0.000 claims abstract description 41
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 27
- 229920005591 polysilicon Polymers 0.000 claims abstract description 27
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 24
- 239000000758 substrate Substances 0.000 claims abstract description 21
- 125000006850 spacer group Chemical group 0.000 claims abstract description 18
- 239000000654 additive Substances 0.000 claims description 4
- 230000000996 additive effect Effects 0.000 claims description 4
- 238000011065 in-situ storage Methods 0.000 claims description 4
- 238000001020 plasma etching Methods 0.000 claims description 3
- HEDRZPFGACZZDS-UHFFFAOYSA-N Chloroform Chemical compound ClC(Cl)Cl HEDRZPFGACZZDS-UHFFFAOYSA-N 0.000 claims 2
- VZGDMQKNWNREIO-UHFFFAOYSA-N tetrachloromethane Chemical compound ClC(Cl)(Cl)Cl VZGDMQKNWNREIO-UHFFFAOYSA-N 0.000 claims 2
- 229910015844 BCl3 Inorganic materials 0.000 claims 1
- KZBUYRJDOAKODT-UHFFFAOYSA-N Chlorine Chemical compound ClCl KZBUYRJDOAKODT-UHFFFAOYSA-N 0.000 claims 1
- BUMGIEFFCMBQDG-UHFFFAOYSA-N dichlorosilicon Chemical compound Cl[Si]Cl BUMGIEFFCMBQDG-UHFFFAOYSA-N 0.000 claims 1
- FAQYAMRNWDIXMY-UHFFFAOYSA-N trichloroborane Chemical compound ClB(Cl)Cl FAQYAMRNWDIXMY-UHFFFAOYSA-N 0.000 claims 1
- 230000002093 peripheral effect Effects 0.000 description 10
- 238000002955 isolation Methods 0.000 description 6
- 238000004140 cleaning Methods 0.000 description 5
- 238000000206 photolithography Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000009616 inductively coupled plasma Methods 0.000 description 3
- 230000010354 integration Effects 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 239000006117 anti-reflective coating Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
- H01L21/0274—Photolithographic processes
- H01L21/0276—Photolithographic processes using an anti-reflective coating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
- H01L21/32135—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only by vapour etching only
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- General Chemical & Material Sciences (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 PPP 구조의 콘택플러그 형성시, BARC막의 프로파일을 변형하여 CD를 제어함으로써, 종래와 같은 하드 마스크 및 스페이서 공정을 배제하여 공정을 단순화하고 소자의 신뢰성 및 생산성을 향상시킬 수 있는 반도체 소자의 콘택 플러그 형성방법을 제공한다.The present invention provides a semiconductor device capable of simplifying the process and improving the reliability and productivity of the device by eliminating the conventional hard mask and spacer process by modifying the profile of the BARC film to control the CD when forming the contact plug of the PPP structure. Provided is a method for forming a contact plug.
본 발명은 상부에 캡핑층이 구비되고 측부에는 스페이서가 구비된 워드라인이 형성된 반도체 기판 상에 폴리실리콘막을 형성하는 단계; 폴리실리콘막을 전면 식각하여 기판을 평탄화하는 단계; 평탄화된 기판 상부에 BARC막을 형성하는 단계; BARC막 상부에 포토레지스트 패턴을 형성하는 단계; 포토레지스트 패턴을 식각 마스크로하여 BARC막을 식각하여 포토레지스트 패턴보다 저부폭이 넓은 경사진 측부 프로파일을 갖는 BARC 패턴을 형성하는 단계; 포토레지스트 패턴 및 BARC 패턴을 식각 마스크로하여 폴리실리콘막을 식각하여 워드라인 사이의 기판과 콘택하는 콘택 플러그를 형성하는 단계; 및 포토레지스트 패턴 및 BARC 패턴을 제거하는 단계를 포함하는 반도체 소자의 콘택 플러그 형성방법에 의해 달성될 수 있다.The present invention includes forming a polysilicon film on a semiconductor substrate having a word line having a capping layer formed thereon and a spacer formed at a side thereof; Planarizing the substrate by etching the polysilicon film over the entire surface; Forming a BARC film over the planarized substrate; Forming a photoresist pattern on the BARC film; Etching the BARC film using the photoresist pattern as an etching mask to form a BARC pattern having an inclined side profile having a wider bottom portion than the photoresist pattern; Etching the polysilicon layer using the photoresist pattern and the BARC pattern as an etching mask to form a contact plug contacting the substrate between the word lines; And it may be achieved by a method for forming a contact plug of the semiconductor device comprising the step of removing the photoresist pattern and the BARC pattern.
Description
본 발명은 반도체 소자의 콘택 플러그 형성방법에 관한 것으로, 특히 사전 폴리플러그(Pre Poly Plug; PPP) 구조를 적용한 반도체 소자의 콘택 플러그 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a contact plug of a semiconductor device, and more particularly, to a method of forming a contact plug of a semiconductor device using a pre-poly plug (PPP) structure.
반도체 소자의 고집적화에 따른 디자인 룰(design rule)의 감소에 의해 리소그라피(lithography) 장비의 해상도(Resolution) 한계와 오정렬(misalignment) 등의 문제로 인하여 각 층간의 공정 마진을 확보하는 것이 매우 어렵게 되었다. 이에 따라, 콘택형성시 산화막과 질화막 등의 절연막 간의 식각선택비 차이를 이용하는 자기정렬콘택(self-aligned contact; SAC) 공정을 적용하였으나, 집적도 향상에 따르는 단차비(aspect ratio)의 증가에 의한 SAC 식각의 마진부족 및 SAC 식각 과정에서의 기판의 손실 등의 문제점 등으로 인하여, 최근 차세대 고집적 디램(DRAM) 소자의 경우에는 PPP 구조를 적용하여 콘택을 형성하고 있다.Due to the reduction of design rules due to the high integration of semiconductor devices, it is very difficult to secure process margins between layers due to problems such as resolution limitations and misalignment of lithography equipment. Accordingly, a self-aligned contact (SAC) process using a difference in etching selectivity between an oxide film and a nitride film during contact formation is applied, but the SAC is increased due to an increase in the aspect ratio due to the improvement in integration. Due to problems such as lack of etching margin and loss of substrate during SAC etching process, recently, in the case of next-generation highly integrated DRAM (DRAM) devices, a contact is formed by applying a PPP structure.
이러한 PPP 구조를 적용한 종래의 반도체 소자의 콘택 플러그 형성방법을 도 1a 내지 도 1h를 참조하여 설명한다.A method of forming a contact plug of a conventional semiconductor device using the PPP structure will be described with reference to FIGS. 1A to 1H.
도 1a를 참조하면, 주변영역(A) 및 셀영역(B)이 정의되고, 주변영역(A)에는 소자분리막(11)이 형성되고, 셀영역(B)에는 소자분리막(11)과 상부에 캡핑층(13)이 구비되고 측부에는 스페이서(14)가 구비된 워드라인(12)이 형성된 반도체 기판(10) 상에 폴리실리콘막(15)을 증착한다. 그 다음, 폴리실리콘막(15)을 화학기계연마(Chemical Mechanical Polishing; CMP) 공정이나 에치백(etch-back) 공정 등으로 캡핑층(13)이 노출되도록 전면 식각하여, 도 1b에 도시된 바와 같이,기판 표면을 평탄화한다.Referring to FIG. 1A, a peripheral region A and a cell region B are defined, an isolation layer 11 is formed in the peripheral region A, and an isolation layer 11 and an upper portion of the isolation region 11 are formed in the cell region B. Referring to FIG. The polysilicon layer 15 is deposited on the semiconductor substrate 10 having the capping layer 13 and the word line 12 having the spacers 14 on the side thereof. Next, the polysilicon film 15 is etched to the entire surface such that the capping layer 13 is exposed by a chemical mechanical polishing (CMP) process or an etch-back process, as shown in FIG. 1B. Likewise, the substrate surface is planarized.
도 1c를 참조하면, 평탄화된 기판 상부에 하드마스크용 제 1 산화막(16)과 저부반사방지막(Bottom Anti Reflect Coating; BARC; 17)을 순차적으로 형성하고, 포토리소그라피로 BARC막(17) 상부에 포토레지스트 패턴(18A, 18B)을 형성한다.Referring to FIG. 1C, a hard mask first oxide layer 16 and a bottom anti-reflective coating (BARC) 17 are sequentially formed on the planarized substrate, and photolithography is formed on the BARC layer 17. Photoresist patterns 18A and 18B are formed.
도 1d를 참조하면, 포토레지스트 패턴(18A, 18B)을 식각 마스크로하여 하부의 BARC막(17)을 식각한 다음, 다시 제 1 산화막(16)을 식각하여, 도 1e에 도시된 바와 같이, 주변영역(A) 및 셀영역(B) 상부에 하드 마스크(16A, 16B)를 각각 형성한다.Referring to FIG. 1D, the lower BARC film 17 is etched using the photoresist patterns 18A and 18B as an etching mask, and then the first oxide film 16 is etched again, as shown in FIG. 1E. Hard masks 16A and 16B are formed on the peripheral area A and the cell area B, respectively.
도 1f를 참조하면, 포토레지스트 패턴(18A, 18B) 및 BARC막(17)을 제거한 후 세정공정을 수행한 다음, 기판 전면 상에 스페이서용 제 2 산화막을 증착하고 블랭킷식각하여, 하드 마스크(16A, 16B) 측벽에 CD(Critical Dimension)를 제어하기 위한 스페이서(19)를 형성하고 세정공정을 수행한다.Referring to FIG. 1F, after the photoresist patterns 18A and 18B and the BARC film 17 are removed, a cleaning process is performed, and then a second oxide film for spacers is deposited and blanket-etched on the entire surface of the substrate to form a hard mask 16A. , 16B) A spacer 19 for controlling a CD (Critical Dimension) is formed on the sidewall and a cleaning process is performed.
그 후, 스페이서(19)가 형성된 하드 마스크(16A, 16B)를 식각 마스크로하여 주변영역(A) 및 셀영역(B)의 노출된 폴리실리콘막(15)을 식각하여, 도 1h에 도시된 바와 같이, 주변영역(A)에는 액티브영역과 콘택하는 폴리실리콘패턴(15A)을 형성하고 셀영역(B)에는 워드라인 사이의 액티브영역과 콘택하는 PPP 구조의 콘택플러그(15B)를 형성한다.Thereafter, the exposed polysilicon film 15 in the peripheral region A and the cell region B is etched using the hard masks 16A and 16B having the spacers 19 formed thereon as etch masks, as shown in FIG. 1H. As described above, the polysilicon pattern 15A is formed in the peripheral region A in contact with the active region, and the contact plug 15B in the PPP structure is formed in the cell region B in contact with the active region between the word lines.
이와 같이, 종래의 PPP 구조의 콘택 플러그 형성공정에서는, 포토 장비로 요구되는 해상도와 설계상의 오버레이 마진(overlay margin)으로 CD를 제어하기 위하여 하드 마스크(16A, 16B) 의 측벽에 스페이서(19)를 형성한다.As described above, in the conventional PPP structure of the contact plug forming process, the spacer 19 is disposed on the sidewalls of the hard masks 16A and 16B in order to control the CD with the resolution required by the photo equipment and the design overlay margin. Form.
그러나, CD를 제어하는데 있어서, 하드 마스크(16A, 16B)를 형성하기 위해서는 포토리소그라피, 식각 및 세정등의 공정을 수행해야 할뿐만 아니라, 스페이서(19)를 형성하기 위하여 식각 및 세정 등의 공정을 더 수행해야 하므로, 공정수가 증가된다는 단점이 있다. 또한, 하드 마스크(16A, 16B) 및 스페이서(19) 형성을 위한 식각시, 워드라인(12) 상부의 캡핑층(13) 등의 손실이 발생되고, 심한 경우에는 후속 다른 식각공정시 워드라인(12)의 노출이 야기된다. 이에 따라, 워드라인(12) 저항이 증가하고 누설전류 등이 발생하여, 결국 소자의 신뢰성 및 생산성을 저하시키게 된다.However, in controlling the CD, in order to form the hard masks 16A and 16B, not only processes such as photolithography, etching and cleaning but also processes such as etching and cleaning to form the spacers 19 are performed. Since there is a need to perform more, there is a disadvantage that the number of processes increases. In addition, when the hard masks 16A and 16B and the spacers 19 are etched, loss of the capping layer 13 and the like on the word lines 12 occurs, and in severe cases, the word lines may be used during subsequent etching processes. 12) is caused. As a result, the resistance of the word line 12 increases, leakage current, and the like, thereby lowering the reliability and productivity of the device.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, PPP 구조의 콘택플러그 형성시, BARC막의 프로파일을 변형하여 CD를 제어함으로써, 종래와 같은 하드 마스크 및 스페이서 공정을 배제하여 공정을 단순화하고 소자의 신뢰성 및 생산성을 향상시킬 수 있는 반도체 소자의 콘택 플러그 형성방법을 제공하는데 그 목적이 있다.The present invention has been proposed to solve the above problems of the prior art, by forming a contact plug of the PPP structure, by controlling the CD by modifying the profile of the BARC film, the process to eliminate the conventional hard mask and spacer process It is an object of the present invention to provide a method for forming a contact plug of a semiconductor device that can simplify and improve the reliability and productivity of the device.
도 1a 내지 도 1g는 종래의 반도체 소자의 콘택 플러그 형성방법을 설명하기 위한 단면도.1A to 1G are cross-sectional views illustrating a method for forming a contact plug of a conventional semiconductor device.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 콘택 플러그 형성방법을 설명하기 위한 단면도.2A to 2F are cross-sectional views illustrating a method for forming a contact plug in a semiconductor device according to an embodiment of the present invention.
※도면의 주요부분에 대한 부호의 설명※ Explanation of symbols for main parts of drawing
20 : 반도체 기판 21 : 소자분리막20 semiconductor substrate 21 device isolation film
22 : 워드라인 23 : 캡핑층22: word line 23: capping layer
24 : 스페이서 25 : 폴리실리콘막24 spacer 25 polysilicon film
25A : 콘택 플러그 26 : BARC막25A: contact plug 26: BARC film
26A, 26B : BARC 패턴 27A, 27B : 포토레지스트 패턴26A, 26B: BARC pattern 27A, 27B: photoresist pattern
A : 주변영역 B : 셀영역A: Peripheral Area B: Cell Area
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 상기의 본 발명의 목적은 상부에 캡핑층이 구비되고 측부에는 스페이서가 구비된 워드라인이 형성된 반도체 기판 상에 폴리실리콘막을 형성하는 단계; 폴리실리콘막을 전면식각하여 기판을 평탄화하는 단계; 평탄화된 기판 상부에 BARC막을 형성하는 단계; BARC막 상부에 포토레지스트 패턴을 형성하는 단계; 포토레지스트 패턴을 식각 마스크로하여 BARC막을 식각하여 포토레지스트 패턴보다 저부폭이 넓은 경사진 측부 프로파일을 갖는 BARC 패턴을 형성하는 단계; 포토레지스트 패턴 및 BARC 패턴을 식각 마스크로하여 폴리실리콘막을 식각하여 워드라인 사이의 기판과 콘택하는 콘택 플러그를 형성하는 단계; 및 포토레지스트 패턴 및 BARC 패턴을 제거하는 단계를 포함하는 반도체 소자의 콘택 플러그 형성방법에 의해 달성될 수 있다.According to an aspect of the present invention for achieving the above technical problem, an object of the present invention is the step of forming a polysilicon film on a semiconductor substrate having a capping layer on the top and a word line having a spacer on the side ; Planarizing the substrate by etching the polysilicon film over the entire surface; Forming a BARC film over the planarized substrate; Forming a photoresist pattern on the BARC film; Etching the BARC film using the photoresist pattern as an etching mask to form a BARC pattern having an inclined side profile having a wider bottom portion than the photoresist pattern; Etching the polysilicon layer using the photoresist pattern and the BARC pattern as an etching mask to form a contact plug contacting the substrate between the word lines; And it may be achieved by a method for forming a contact plug of the semiconductor device comprising the step of removing the photoresist pattern and the BARC pattern.
바람직하게, BARC막의 식각은 TCP형 고밀도 플라즈마 식각장비를 이용하여, Cl2 가스 및 N2 가스의 조합가스나 O2가 첨가된 가스와 Ar 이 첨가된 가스의 혼합가스를 사용하여 수행한다.Preferably, the etching of the BARC film is performed by using a TCP type high density plasma etching equipment, using a combination gas of Cl2 gas and N2 gas, or a mixture gas of O2 added gas and Ar added gas.
또한, 콘택 플러그를 형성하는 단계에서, 폴리실리콘막의 식각은 BARC막의 식각 후 인시튜 방식으로 수행하며, 식각 가스로서 Cl이 첨가된 가스와 Br이 첨가된 가스의 혼합가스를 사용하고, 첨가가스로서 Ar, He, N2, He-O2, H2O 및 O2 로부터 선택되는 하나의 가스를 사용하여 수행한다.In the forming of the contact plug, the polysilicon film is etched in-situ after the BARC film is etched, and a mixed gas of a gas to which Cl is added and a gas to which Br is added is used as an etching gas. It is carried out using one gas selected from Ar, He, N2, He-O2, H2O and O2.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.Hereinafter, preferred embodiments of the present invention will be introduced in order to enable those skilled in the art to more easily carry out the present invention.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 소자의 콘택 플러그 형성방법을 설명하기 위한 단면도이다.2A to 2F are cross-sectional views illustrating a method for forming a contact plug of a semiconductor device according to an embodiment of the present invention.
도 2a를 참조하면, 주변영역(A) 및 셀영역(B)이 정의되고, 주변영역(A)에는소자분리막(21)이 형성되고, 셀영역(B)에는 소자분리막(21)과, 상부에 캡핑층(23)이 구비되고 측부에는 스페이서(24)가 구비된 워드라인(22)이 형성된 반도체 기판(20) 상에 폴리실리콘막(25)을 증착한다. 그 다음, 폴리실리콘막(25)을 CMP 공정 이나 에치백 공정 등으로 캡핑층(23)이 노출되도록 전면 식각하여, 도 2b에 도시된 바와 같이, 기판 표면을 평탄화한다.Referring to FIG. 2A, a peripheral region A and a cell region B are defined, an isolation layer 21 is formed in the peripheral region A, an isolation layer 21 and an upper portion in the cell region B. The polysilicon layer 25 is deposited on the semiconductor substrate 20 having the capping layer 23 formed thereon and the word line 22 having the spacers 24 formed on the side thereof. Next, the entire surface of the polysilicon film 25 is etched to expose the capping layer 23 by a CMP process, an etch back process, or the like, and as shown in FIG. 2B, the substrate surface is planarized.
도 2c를 참조하면, 평탄화된 기판 상부에 BARC막(26)을 형성하고, BARC막(17) 상부에 포토리소그라피로 포토레지스트 패턴(27A, 27B)을 형성한다. 그 다음, 포토레지스트 패턴(27A, 27B)을 식각 마스크로하여 하부의 BARC막(26)을 식각하여, 도 2d에 도시된 바와 같이, 포토레지스트 패턴(27A, 27B) 보다 저부폭이 넓은 경사진 측부 프로파일을 갖는 BARC 패턴(26A, 26B)을 형성한다.Referring to FIG. 2C, a BARC film 26 is formed on the planarized substrate, and photoresist patterns 27A and 27B are formed on the BARC film 17 by photolithography. Next, the lower BARC film 26 is etched using the photoresist patterns 27A and 27B as an etch mask, and as shown in FIG. 2D, the bottom width is wider than that of the photoresist patterns 27A and 27B. BARC patterns 26A and 26B having side profiles are formed.
여기서, BARC막(26)의 식각을 TCP(Transformer Coupled Plasma)형 고밀도 플라즈마 식각장비에서 Cl2 가스 및 N2 가스의 조합가스를 사용하여 수행함으로써, CD를 조절한다. 이때, 압력은 5 내지 50mTorr의 범위, 바람직하게 15mTorr로 조절하고, 소오스 파워(source power)는 200 내지 1000W의 범위, 바람직하게 700W로 조절하며, 바이어스 파워(bias power)는 30 내지 300W의 범위, 바람직하게 135W로 각각 조절한다. 또한, Cl2 가스 및 N2 가스의 유량은 각각 약 145sccm 및 8sccm 으로 조절한다. 또한, Cl2＋N2 가스 이외에, O2 가스가 첨가된 가스와 Ar 가스가 첨가된 가스의 혼합가스를 사용할 수 있다.Here, the CD is controlled by etching the BARC layer 26 using a combination gas of Cl2 gas and N2 gas in a TCP (Transformer Coupled Plasma) type high density plasma etching equipment. At this time, the pressure is adjusted in the range of 5 to 50mTorr, preferably 15mTorr, the source power is adjusted to the range of 200 to 1000W, preferably 700W, the bias power is 30 to 300W, Preferably adjusted to 135W each. In addition, the flow rates of the Cl 2 gas and the N 2 gas are adjusted to about 145 sccm and 8 sccm, respectively. In addition to the Cl 2 + N 2 gas, a mixed gas of a gas to which an O 2 gas is added and a gas to which an Ar gas is added can be used.
도 2e를 참조하면, 포토레지스트 패턴(27A, 27B) 및 BARC 패턴(26A, 26B)을 식각 마스크로하여 주변영역(A) 및 셀영역(B)의 노출된 폴리실리콘막(25)을 식각하여, 주변영역(A)에는 액티브영역과 콘택하는 폴리실리콘패턴(25A)을 형성하고 셀영역(B)에는 워드라인(22) 사이의 액티브영역과 콘택하는 PPP 구조의 콘택플러그(25B)를 형성한다.Referring to FIG. 2E, the exposed polysilicon layer 25 of the peripheral region A and the cell region B is etched using the photoresist patterns 27A and 27B and the BARC patterns 26A and 26B as etch masks. In the peripheral region A, a polysilicon pattern 25A is formed in contact with the active region, and in the cell region B, a contact plug 25B having a PPP structure in contact with the active region between the word lines 22 is formed. .
여기서, 폴리실리콘막(25)의 식각은 BARC막의 식각 후 동일 챔버에서 인시튜(in-situ) 방식으로 수행한다. 이때, 압력은 3 내지 40mTorr의 범위로 조절하고, 소오스 파워는 100 내지 1000W의 범위로 조절하며, 바이어스 파워는 10 내지 300W의 범위로 조절한다. 또한, 식각 가스로서 Cl이 첨가된 가스와 Br이 첨가된 가스의 혼합가스를 사용하고, 첨가가스로서 Ar, He, N2, He-O2, H2O 및 O2 로부터 선택되는 하나의 가스를 사용한다. Cl이 첨가된 가스는 Cl2, BCl3, SiCl2, CCl4 및 CHCl3로부터 선택되는 하나의 가스를 사용하고, Br이 첨가된 가스는 Br2 나 HBr 가스를 사용한다.Here, the etching of the polysilicon film 25 is performed in-situ in the same chamber after etching the BARC film. At this time, the pressure is adjusted to the range of 3 to 40mTorr, the source power is adjusted to the range of 100 to 1000W, the bias power is adjusted to the range of 10 to 300W. In addition, a mixed gas of a gas to which Cl is added and a gas to which Br is added is used as the etching gas, and one gas selected from Ar, He, N2, He-O2, H2O, and O2 is used as the additive gas. The gas to which Cl is added uses one gas selected from Cl 2, BCl 3, SiCl 2, CCl 4 and CHCl 3, and the gas to which Br is added uses Br 2 or HBr gas.
바람직하게, 폴리실리콘막(25)의 식각은 메인식각(main etch) 시에는 10mTorr의 압력과, 250W의 소오스 파워 및 80W의 바이어스 파워하에서, 식각가스로서 약 85sccm의 Cl2 가스와 약 25sccm의 HBr 가스의 혼합가스를 사용하고, 첨가가스로서 약 3sccm의 N2 가스를 사용하여 약 90초 동안 수행하고, 과도식각(over etch) 시에는 25mTorr의 압력과, 280W의 소오스 파워 및 120W의 바이어스 파워하에서, 식각가스로서 약 10sccm의 Cl2 가스와 약 50sccm의 HBr 가스의 혼합가스를 사용하고, 첨가가스로서 약 4sccm의 O2 가스를 사용하여 약 70초 동안 수행한다.Preferably, the etching of the polysilicon film 25 is about 85 sccm Cl2 gas and about 25 sccm HBr gas as an etching gas under a pressure of 10 mTorr and 250 W source power and 80 W bias power during the main etch. Is carried out for about 90 seconds using a mixed gas of about 3 sccm N2 gas as an additive gas, and under overetching under a pressure of 25 mTorr, a source power of 280 W, and a bias power of 120 W A gas mixture of about 10 sccm Cl2 gas and about 50 sccm HBr gas is used as the gas, and about 4 sccm O2 gas is used as the additive gas for about 70 seconds.
그 후, 도 2f에 도시된 바와 같이, 포토레지스트 패턴(27A, 27B) 및 BARC 패턴(26A, 26B)를 제거한 후, 세정공정을 수행한다.Thereafter, as shown in FIG. 2F, the photoresist patterns 27A and 27B and the BARC patterns 26A and 26B are removed, and then a cleaning process is performed.
상기 실시예에 의하면, 종래와 같이 하드 마스크 및 스페이서를 형성하여 CD를 제어하는 대신, BARC막의 측부 프로파일이 경사를 갖도록 식각을 수행함으로써, 포토리소그라피 공정의 해상도 한계를 극복하고 설계상의 오버레이 마진을 확보하여 원하는 CD를 제어할 수 있다. 또한, 하드 마스크 및 스페이서 형성에 따른 공정들을 배제하여 공정을 단순화할 수 있을 뿐만 아니라, 하드 마스크 및 스페이서 식각시 발생될 수 있는 워드라인 노출을 방지하여 워드라인 저항 증가 및 누설전류 발생 등의 문제를 해결할 수 있다. 또한, 폴리실리콘막의 식각을 BARC막의 식각 후 동일 챔버에서 인시튜 방식으로 수행함에 따라, 공정사이의 시간지연을 감소시킬 수 있고, 대기중의 노출이 방지됨에 따라 자연산화막(native oxide) 생성이 방지된다.According to the above embodiment, instead of forming a hard mask and a spacer to control the CD as in the related art, etching is performed so that the side profile of the BARC film has an inclination, thereby overcoming the resolution limitation of the photolithography process and securing an overlay margin in design. To control the desired CD. In addition, the process may be simplified by eliminating the processes associated with hard mask and spacer formation, and the problem of increasing word line resistance and leakage current may be prevented by preventing word line exposure that may occur during hard mask and spacer etching. I can solve it. In addition, as the polysilicon film is etched in-situ in the same chamber after the BARC film is etched, time delay between processes can be reduced, and native oxide formation is prevented as exposure to the air is prevented. do.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the art without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.
전술한 본 발명은 PPP 구조의 콘택플러그 형성시, BARC막의 프로파일을 변형하여 CD를 제어함으로써, 종래와 같은 하드 마스크 및 스페이서 공정을 배제하여 공정을 단순화할 수 있을 뿐만 아니라 소자의 신뢰성 및 생산성을 향상시킬 수 있다.The present invention described above can control the CD by modifying the profile of the BARC film when forming the contact plug of the PPP structure, thereby simplifying the process by eliminating the conventional hard mask and spacer processes as well as improving the reliability and productivity of the device. You can.
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Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0087796A KR100410695B1 (en) | 2001-12-29 | 2001-12-29 | Method of forming contact plug for semiconductor device |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0087796A KR100410695B1 (en) | 2001-12-29 | 2001-12-29 | Method of forming contact plug for semiconductor device |
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|---|---|
| KR20030057720A KR20030057720A (en) | 2003-07-07 |
| KR100410695B1 true KR100410695B1 (en) | 2003-12-18 |
Family
ID=32215482
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0087796A KR100410695B1 (en) | 2001-12-29 | 2001-12-29 | Method of forming contact plug for semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100410695B1 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040008447A (en) * | 2002-07-18 | 2004-01-31 | 주식회사 하이닉스반도체 | Method for manufacturing a plug of semiconductor device |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20110253670A1 (en) * | 2010-04-19 | 2011-10-20 | Applied Materials, Inc. | Methods for etching silicon-based antireflective layers |
-
2001
- 2001-12-29 KR KR10-2001-0087796A patent/KR100410695B1/en not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20040008447A (en) * | 2002-07-18 | 2004-01-31 | 주식회사 하이닉스반도체 | Method for manufacturing a plug of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20030057720A (en) | 2003-07-07 |
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