KR100714287B1 - Method for forming a pattern of semiconductor device - Google Patents

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Abstract

본 발명은 패턴 밀도가 높은 셀 영역과 상대적으로 패턴 밀도가 낮은 페리 영역 간의 식각 바이어스 차이를 줄이면서, 페리 영역에서 발생하는 붕괴현상을 방지할 수 있는 반도체 소자의 패턴 형성방법을 제공하기 위한 것으로, 이를 위해 본 발명에서는 조밀한 패턴이 형성될 제1 지역과 상기 제1 지역보다 조밀하지 않은 패턴이 형성될 제2 지역이 정의된 기판을 제공하는 단계와, 상기 기판 상에 게이트 절연막, 게이트 전극층, 질화막 계열의 제1 하드마스크 및 금속 계열의 제2 하드마스크를 증착하는 단계와, 상기 제2 하드마스크 상에 상기 제1 지역에서는 패턴 간 간격이 좁고 상기 제2 지역에서는 패턴 간 간격이 넓은 포토레지스트 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 통해 상기 제2 하드마스크를 식각하여 상기 포토레지스트 패턴과 동일한 제1 하드마스크 패턴을 형성하는 단계와, 상기 포토레지스트 패턴을 제거하는 단계와, 식각 바이어스 조절용 식각공정을 통해 상기 제1 하드마스크를 식각하여 상기 제1 하드마스크 패턴보다 작은 폭을 갖는 제2 하드마스크 패턴을 형성하는 단계와, 상기 제1 하드마스크 패턴을 제거하는 단계와, 상기 제2 하드마스크 패턴을 통해 상기 게이트 전극층을 식각하여 상기 제1 지역 및 상기 제2 지역에서 모두 버티컬한 구조의 게이트 패턴을 형성하는 단계를 포함하는 반도체 소자의 패턴 형성방법을 제공한다. The present invention is to provide a method for forming a pattern of a semiconductor device capable of preventing the collapse phenomenon occurring in the ferry region while reducing the etching bias difference between the cell region having a high pattern density and the ferry region having a relatively low pattern density. To this end, the present invention provides a substrate in which a first region in which a dense pattern is to be formed and a second region in which a pattern less dense than the first region is to be defined are provided, a gate insulating film, a gate electrode layer, Depositing a first hard mask based on the nitride layer and a second hard mask based on the metal layer; and forming a photoresist on the second hard mask in the first region and narrowing the pattern between the patterns in the second region. Forming a pattern, and etching the second hard mask through the photoresist pattern and the photoresist pattern; Forming the same first hard mask pattern, removing the photoresist pattern, and etching the first hard mask through an etching process for adjusting the etching bias to have a second width having a smaller width than that of the first hard mask pattern. Forming a hard mask pattern, removing the first hard mask pattern, and etching the gate electrode layer through the second hard mask pattern to form a vertical structure in both the first region and the second region. It provides a method of forming a pattern of a semiconductor device comprising the step of forming a gate pattern.

게이트 패턴, 하드마스크, O₂, 식각 바이어스, ID 바이어스. Gate Pattern, Hard Mask, O₂, Etch Bias, ID Bias.

Description

반도체 소자의 패턴 형성방법{METHOD FOR FORMING A PATTERN OF SEMICONDUCTOR DEVICE}METHODS FOR FORMING A PATTERN OF SEMICONDUCTOR DEVICE

도 1a 내지 도 1c는 종래 기술에 의한 반도체 소자의 패턴 형성방법을 설명하기 위해 도시된 공정단면도.1A to 1C are cross-sectional views illustrating a method of forming a pattern of a semiconductor device according to the prior art.

도 2a 내지 도 2e는 본 발명의 바람직한 실시예에 따른 반도체 소자의 패턴 형성방법을 설명하기 위해 도시된 공정단면도.2A to 2E are cross-sectional views illustrating a method of forming a pattern of a semiconductor device in accordance with a preferred embodiment of the present invention.

〈도면의 주요 부분에 대한 부호의 설명〉<Explanation of symbols for main parts of drawing>

A : 셀 영역 B : 페리 영역A: cell area B: ferry area

110 : 기판 111 : 게이트 절연막110 substrate 111 gate insulating film

112 : 폴리 실리콘막 113 : 텅스텐 실리사이드112 polysilicon film 113 tungsten silicide

114 : 실리콘 질화막 115 : 텅스텐114 silicon nitride film 115 tungsten

116 : 포토레지스트 패턴 115a : 제1 하드마스크 패턴116 photoresist pattern 115a first hard mask pattern

117, 119 : 식각공정 114a : 제2 하드마스크 패턴117, 119: etching process 114a: second hard mask pattern

120 : 게이트 패턴 118 : 식각 바이어스 조절용 식각공정120: gate pattern 118: etching process for adjusting the etching bias

본 발명은 반도체 소자의 패턴 형성방법에 관한 것으로, 특히 반도체 소자의 게이트 패턴 형성방법에 관한 것이다.The present invention relates to a method of forming a pattern of a semiconductor device, and more particularly to a method of forming a gate pattern of a semiconductor device.

종래의 반도체 소자 중 디램(Dynamic Random Access Memory)과 같은 소자에서는 게이트 전극으로 폴리 실리콘/텅스텐 실리사이드의 적층 구조를 사용해왔고, 감광막(또는, 포토레지스트)으로 불화 크렙톤을 사용해왔다.Among conventional semiconductor devices, a device such as DRAM (Dynamic Random Access Memory) has used a laminated structure of polysilicon / tungsten silicide as a gate electrode, and fluoride krepton as a photoresist (or photoresist).

그러나, 현재 100nm이하의 소자에서는 게이트 전극의 적층 구조가 폴리 실리콘/텅스텐으로 바뀌고 있고, 이때 사용되는 포토레지스트는 불화 아르곤으로 바뀌고 있다. 그리고, 이러한 종래의 반도체 소자에서는 게이트 전극 패턴(이하, 게이트 패턴이라 함)의 형성을 위한 하드 마스크 물질로 실리콘 질화막을 사용하고 있다. However, in the device of 100 nm or less, the lamination structure of the gate electrode is changed to polysilicon / tungsten, and the photoresist used at this time is changed to argon fluoride. In the conventional semiconductor device, a silicon nitride film is used as a hard mask material for forming a gate electrode pattern (hereinafter, referred to as a gate pattern).

이하, 도 1a 내지 도 1c를 참조하여 실리콘 질화막을 하드 마스크로 이용하는 게이트 패턴 형성방법을 설명하기로 한다.Hereinafter, a method of forming a gate pattern using a silicon nitride film as a hard mask will be described with reference to FIGS. 1A to 1C.

먼저, 도 1a에 도시된 바와 같이, 조밀한 패턴이 형성되는 셀 영역(A)과 그 주변 영역으로 고립된 패턴이 형성되는 페리 영역(B)이 정의된 반도체 기판(10) 상에 게이트 산화막(11), 게이트 전극용 폴리 실리콘막(12), 게이트 전극용 텅스텐 실리사이드(13) 및 하드마스크용 실리콘 질화막(14)을 순차적으로 증착한다.First, as shown in FIG. 1A, a gate oxide layer (I) may be formed on a semiconductor substrate 10 in which a cell region A in which a dense pattern is formed and a ferry region B in which an isolated pattern is formed are formed. 11), the polysilicon film 12 for the gate electrode, the tungsten silicide 13 for the gate electrode, and the silicon nitride film 14 for the hard mask are sequentially deposited.

이어서, 도 1b에 도시된 바와 같이, 실리콘 질화막(14) 상에 소정의 포토레 지스트 패턴(16)을 형성한 후, 포토레지스트 패턴(16)을 마스크로 이용한 식각공정(16)을 실시하여 실리콘 질화막(14)을 식각한다. 이에 따라, 실리콘 질화막(14)으로 이루어진 하드마스크 패턴(14a)이 형성된다.Subsequently, as shown in FIG. 1B, a predetermined photoresist pattern 16 is formed on the silicon nitride film 14, and then an etching process 16 using the photoresist pattern 16 as a mask is performed to form silicon. The nitride film 14 is etched. As a result, a hard mask pattern 14a formed of the silicon nitride film 14 is formed.

이어서, 도 1c에 도시된 바와 같이, 하드마스크 패턴(14a)을 마스크로 이용한 식각공정(17)을 실시하여 텅스텐 실리사이드(13) 및 폴리 실리콘막(12)을 식각한다. 이에 따라, 게이트 산화막(11) 상에 게이트 패턴(18)이 형성된다. 이때, 셀 영역(A)은 게이트 패턴(18)의 밀도가 높은데 반하여, 페리 영역(B)은 게이트 패턴(18)의 밀도가 상대적으로 낮다.Subsequently, as shown in FIG. 1C, the tungsten silicide 13 and the polysilicon film 12 are etched by performing an etching process 17 using the hard mask pattern 14a as a mask. As a result, the gate pattern 18 is formed on the gate oxide film 11. In this case, the cell region A has a high density of the gate pattern 18, whereas the ferry region B has a relatively low density of the gate pattern 18.

결국, 상기한 종래 기술에 따라 게이트 패턴을 형성하는 경우, 셀 영역(A)과 페리 영역(B)의 패턴의 밀도 차로 인해 ID 바이어스, 즉 셀 영역(A)과 페리 영역(B) 간의 식각 바이어스(bias)의 차이가 증가한다. 예를 들어, 셀 영역(A)은 원하는 패턴대로 버티컬(vertical)하게 식각되어 식각 바이어스가 일정한데 반하여, 페리 영역(B)은 원하는 패턴대로 식각되지 않고 경사(slope)를 갖게되므로 식각 바이어스가 증가하는 것이다. 따라서, 종래에는 ID 바이어스를 감소시키기 위하여, 즉 페리 영역(B)의 식각 바이어스를 감소시키기 위하여 페리 영역(B)에 형성되는 포토레지스트 패턴의 크기를 감소시켜 왔다.As a result, in the case of forming the gate pattern according to the above-described conventional technique, the ID bias, that is, the etching bias between the cell region A and the ferry region B, may be due to the density difference between the patterns of the cell region A and the ferry region B. (bias) difference increases. For example, the cell region A is vertically etched in a desired pattern so that the etching bias is constant, whereas the ferry region B is not etched in the desired pattern but has a slope, thereby increasing the etching bias. It is. Accordingly, the size of the photoresist pattern formed in the ferry region B has been conventionally reduced in order to reduce the ID bias, that is, to reduce the etching bias of the ferry region B.

그러나, 페리 영역(B)의 포토레지스트 패턴(16)의 크기를 줄이게 되면 포토레지스트 패턴(16)과 하드마스크용 실리콘 질화막(14)의 식각 선택비가 낮아 페리 영역에서 패턴이 무너지는 붕괴(collapse)현상이 발생할 수 있다.However, when the size of the photoresist pattern 16 in the ferry region B is reduced, the etch selectivity of the photoresist pattern 16 and the silicon nitride film 14 for the hard mask is low, causing collapse of the pattern in the ferry region. Symptoms may occur.

따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 패턴 밀도가 높은 셀 영역과 상대적으로 패턴 밀도가 낮은 페리 영역 간의 식각 바이어스 차이를 줄이면서, 페리 영역에서 발생하는 붕괴현상을 방지할 수 있는 반도체 소자의 패턴 형성방법을 제공하는 것을 그 목적으로 한다.Accordingly, the present invention has been proposed to solve the above-mentioned problems of the prior art, while reducing the etching bias difference between the cell region having a high pattern density and the ferry region having a relatively low pattern density, while reducing the collapse phenomenon occurring in the ferry region. It is an object of the present invention to provide a method for forming a pattern of a semiconductor device that can be prevented.

상기에서 설명한 목적을 달성하기 위한 일측면에 따른 본 발명은, 조밀한 패턴이 형성될 제1 지역과 상기 제1 지역보다 조밀하지 않은 패턴이 형성될 제2 지역을 갖는 기판을 제공하는 단계; 상기 기판 상에 게이트 절연막, 게이트 전극층, 질화막 계열의 제1 하드마스크 및 금속 계열의 제2 하드마스크를 증착하는 단계; 상기 제2 하드마스크 상에 상기 제1 지역에서는 패턴 간 간격이 좁고 상기 제2 지역에서는 패턴 간 간격이 넓은 포토레지스트 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 통해 상기 제2 하드마스크를 식각하여 제2 하드 마스크 패턴을 형성하는 단계; 상기 포토레지스트 패턴을 제거하는 단계; 식각 바이어스 조절용 식각공정을 통해 상기 제1하드마스크를 식각하여 상기 제2 하드마스크 패턴보다 작은 폭을 갖는 제1 하드마스크 패턴을 형성하는 단계; 상기 제2 하드마스크 패턴을 제거하는 단계; 및 상기 제1 하드마스크 패턴을 통해 상기 게이트 전극층을 식각하여 상기 제1 지역 및 상기 제2 지역에서 모두 버티컬한 구조의 게이트 패턴을 형성하는 단계를 포함하는 반도체 소자의 패턴 형성방법을 제공한다. According to an aspect of the present invention, there is provided a substrate having a first region in which a dense pattern is to be formed and a second region in which a pattern that is less dense than the first region is to be formed; Depositing a gate insulating layer, a gate electrode layer, a nitride-based first hard mask and a metal-based second hard mask on the substrate; Forming a photoresist pattern on the second hard mask, wherein the gap between the patterns is narrow in the first region and the gap between the patterns is wide in the second region; Etching the second hard mask through the photoresist pattern to form a second hard mask pattern; Removing the photoresist pattern; Etching the first hard mask through an etching process for adjusting an etching bias to form a first hard mask pattern having a width smaller than that of the second hard mask pattern; Removing the second hard mask pattern; And etching the gate electrode layer through the first hard mask pattern to form a gate pattern having a vertical structure in both the first region and the second region.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. do.

도 2a 내지 도 2e는 본 발명의 바람직한 실시예에 따른 반도체 소자의 패턴 형성방법을 설명하기 위해 도시된 공정단면도이다. 여기서,도 2a 내지 도 2e에 도시된 도면부호들 중 서로 동일한 도면부호는 동일한 기능을 수행하는 동일 요소이다.2A through 2E are cross-sectional views illustrating a method of forming a pattern of a semiconductor device in accordance with an embodiment of the present invention. Here, the same reference numerals among the reference numerals shown in FIGS. 2A to 2E are the same elements performing the same function.

먼저, 도 2a에 도시된 바와 같이, 패턴 밀도가 높아 조밀한 패턴이 형성될 셀 영역(A)과 상대적으로 조밀하지 않은 패턴, 예컨대 고립된 패턴이 형성될 페리 영역(B)이 정의된 반도체 기판(10)에 소자분리 공정을 실시한다. 이때, 소자분리 공정은 STI(Shallow Trench Isolation) 또는 LOCOS(LOCal Oxidation of Silicon) 공정을 실시한다.First, as shown in FIG. 2A, a semiconductor substrate in which a cell pattern A in which a high density of patterns is formed and a pattern in which a relatively small pattern is formed, for example, a ferry region B in which an isolated pattern is to be defined, are defined. An element isolation step is carried out at (10). At this time, the device isolation process performs a shallow trench isolation (STI) or a LOCal oxidation of silicon (LOCOS) process.

이어서, 소자분리 공정을 통해 복수의 소자분리막(미도시)이 형성된 반도체 기판(110) 전면 상에 게이트 절연막(111), 게이트 전극용 폴리 실리콘막(112), 게이트 전극용 텅스텐 실리사이드(113), 제1 하드마스크용 실리콘 질화막(114) 및 제2 하드마스크용 텅스텐(115)을 순차적으로 증착한다.Subsequently, the gate insulating film 111, the gate silicon polysilicon layer 112, the gate electrode tungsten silicide 113, and the like are formed on the entire surface of the semiconductor substrate 110 on which a plurality of device isolation layers (not shown) are formed through a device isolation process. The silicon nitride film 114 for the first hard mask and the tungsten 115 for the second hard mask are sequentially deposited.

이어서, 도 2b에 도시된 바와 같이, 텅스텐(115)이 증착된 결과물 상에 포토레지스트(미도시)를 도포한 후, 노광 및 현상공정을 실시하여 셀 영역(A)에서는 조 밀한 간격을 갖는 반면, 페리 영역(B)에서는 고립된 구조를 갖는 포토레지스트 패턴(116)을 형성한다. Subsequently, as shown in FIG. 2B, after the photoresist (not shown) is applied onto the resultant product on which tungsten 115 is deposited, exposure and development processes are performed to have a tight gap in the cell region A. In the ferry region B, a photoresist pattern 116 having an isolated structure is formed.

이어서, 포토레지스트 패턴(116)을 마스크로 이용한 식각공정(117)을 실시하여 텅스텐(115)으로 이루어진 제2 하드마스크 패턴(115a)을 형성한다.Next, an etching process 117 using the photoresist pattern 116 as a mask is performed to form a second hard mask pattern 115a made of tungsten 115.

이어서, 도 2c에 도시된 바와 같이, 스트립(strip) 공정을 실시하여 포토레지스트 패턴(116)을 제거한 후, 세정 공정을 실시한다.Subsequently, as shown in FIG. 2C, a strip process is performed to remove the photoresist pattern 116, and then a cleaning process is performed.

이어서, 제2 하드마스크 패턴(115a)을 마스크로 이용한 식각 바이어스 조절용 식각공정(118)을 실시하여 실리콘 질화막(114)을 식각한다. 이에 따라, 실리콘 질화막(114)으로 이루어진 제1 하드마스크 패턴(114a)이 형성된다. 이때, 제1 하드마스크 패턴(114a)은 제2 하드마스크 패턴(115a)보다 일정 폭('C' 부위 참조)만큼 감소하여 형성된다. Subsequently, the etching process 118 for adjusting the etching bias using the second hard mask pattern 115a as a mask is performed to etch the silicon nitride film 114. As a result, the first hard mask pattern 114a formed of the silicon nitride film 114 is formed. In this case, the first hard mask pattern 114a is formed to be smaller than the second hard mask pattern 115a by a predetermined width (see 'C' region).

여기서, 식각 바이어스 조절용 식각공정(118)은 20 내지 100 mTorr의 압력과, 500 내지 1000 W의 전력과, 10 내지 40 ℃의 온도 조건에서, 식각가스 CF4, CHF3, O2 및 Ar을 이용하여 실시한다. 이때, 식각가스의 유입량은 각각 CF4 10 내지 100 slm, CHF3 10 내지 100 slm, O2 20 내지 50 slm, Ar 100 내지 500 slm으로 한다. 한편, O2의 유입량이 증가할 수록 셀 영역(A)과 페리 영역(B) 간의 식각 바이어스 차이가 줄어들어 ID 바이어스를 감소시킬 수 있다. Here, the etching process for adjusting the etching bias 118 uses etching gases CF 4 , CHF 3 , O 2, and Ar under a pressure of 20 to 100 mTorr, a power of 500 to 1000 W, and a temperature of 10 to 40 ° C. Do it. At this time, the inflow of the etching gas is CF 4 10 to 100 slm, CHF 3 10 to 100 slm, O 2 20 to 50 slm, Ar 100 to 500 slm, respectively. On the other hand, as the inflow rate of O 2 increases, the difference in etching bias between the cell region A and the ferry region B may be reduced, thereby reducing the ID bias.

결국, 포토레지스트 패턴(116)의 크기에는 관계 없이 O2의 주입량을 늘려 제1 하드마스크 패턴(114a)의 폭을 감소시킴으로써, 페리 영역(B)의 식각 바이어스를 감소킬 수 있다.As a result, the etching bias of the ferry region B may be reduced by increasing the injection amount of O 2 regardless of the size of the photoresist pattern 116 to reduce the width of the first hard mask pattern 114a.

일반적으로, 앞서 언급한 종래기술에서와 같이 하드마스크가 실리콘 질화막으로만 형성된 경우에는, O2의 주입량이 증가하면 포토레지스트 패턴의 크기가 감소되어 페리 영역의 식각바이어스를 감소시킬 수 있다. 그러나, 포토레지스트 패턴의 크기가 감소하면 포토레지스트와 실리콘 질화막 간의 낮은 식각 선택비로 인해 페리영역에서 발생하는 붕괴현상이 그대로 발생한다. In general, in the case where the hard mask is formed only of the silicon nitride layer as in the above-mentioned conventional technology, when the injection amount of O 2 is increased, the size of the photoresist pattern may be reduced to reduce the etching bias of the ferry region. However, when the size of the photoresist pattern decreases, a collapse phenomenon occurring in the ferry region occurs due to a low etching selectivity between the photoresist and the silicon nitride layer.

반면에, 본 발명의 바람직한 실시예에서와 같이 하드마스크를 실리콘 질화막(114) 상에 텅스텐(115)이 증착된 구조로 형성하는 경우, O2의 주입량이 증가하면 텅스텐(115)으로 이루어진 제2 하드마스크 패턴(115a)의 크기가 감소되어 페리 영역(B)의 식각바이어스를 감소시킬 수 있다. 이때, 텅스텐(115)과 실리콘 질화막(114) 간의 높은 식각 선택비로 인해 제1 하드마스크 패턴(114a)은 원하는 패턴대로 식각이 이루어지므로, 셀 영역(A) 뿐만 아니라 페리 영역(B)에서도 버티컬한 게이트 패턴(120; 도 2e 참조)을 형성할 수 있다. 따라서, 포토레지스트 패턴(116)의 크기를 감소시키지 않고도 셀 영역(A)과 페리 영역(B) 간의 식각 바이어스 차이를 감소시키면서 페리 영역(B)에서 발생하는 패턴 붕괴현상을 방지할 수 있다.On the other hand, in the case of forming a hard mask having a structure in which a tungsten 115 is deposited on the silicon nitride film 114 as in the preferred embodiment of the present invention, when the injection amount of O 2 is increased, the second layer made of tungsten 115 is formed. Since the size of the hard mask pattern 115a is reduced, the etching bias of the ferry region B may be reduced. At this time, since the first hard mask pattern 114a is etched according to a desired pattern due to the high etching selectivity between the tungsten 115 and the silicon nitride film 114, it is not only vertical in the cell region A but also in the ferry region B. The gate pattern 120 may be formed (see FIG. 2E). Therefore, it is possible to prevent the pattern collapse occurring in the ferry region B while reducing the difference in the etching bias between the cell region A and the ferry region B without reducing the size of the photoresist pattern 116.

이어서, 도 2d에 도시된 바와 같이, 습식식각공정을 실시하여 제2 하드마스크 패턴(115a)을 식각한다. 이때, 습식식각공정은 H2SO4, H2O2 및 H2O의 혼합 용액을 사용하여 실시하되, 이들의 혼합비율은 H2SO4 및 H2O2가 각각 1 내지 20 %가 되도록 하고, H2O가 50 내지 90%가 되도록 한다.Subsequently, as illustrated in FIG. 2D, the second hard mask pattern 115a is etched by performing a wet etching process. At this time, the wet etching process is carried out using a mixed solution of H 2 SO 4 , H 2 O 2 and H 2 O, but the mixing ratio thereof is such that H 2 SO 4 and H 2 O 2 are 1 to 20%, respectively. And H 2 O to 50 to 90%.

여기서, 제2 하드마스크 패턴(115a)을 식각하여 제거하는 이유는, 제1 하드마스크 패턴(115a)을 통해 유발되는 식각 바이어스의 변화를 방지하기 위함이다.The reason why the second hard mask pattern 115a is etched and removed is to prevent a change in the etching bias caused through the first hard mask pattern 115a.

이어서, 도 2e에 도시된 바와 같이, 제2 하드마스크 패턴(115a)의 식각으로 인해 노출된 제1 하드마스크 패턴(114a)을 마스크로 이용한 식각공정(119)을 실시하여 텅스텐 실리사이드(113) 및 폴리 실리콘막(112)을 식각한다. 이에 따라, 게이트 산화막(111) 상에 게이트 패턴(120)이 형성된다. 이때, 게이트 패턴(120)은 셀 영역(A)에서 뿐만 아니라 페리 영역(B)에서도 버티컬한 구조로 형성된다.Subsequently, as shown in FIG. 2E, the etching process 119 using the first hard mask pattern 114a exposed due to the etching of the second hard mask pattern 115a is performed as a mask, thereby performing tungsten silicide 113 and The polysilicon film 112 is etched. Accordingly, the gate pattern 120 is formed on the gate oxide film 111. In this case, the gate pattern 120 has a vertical structure in the ferry region B as well as in the cell region A. FIG.

이어서, 도면에 도시되지는 않았으나 세정공정을 실시하여 남아있는 이물질을 제거한다.Subsequently, although not shown in the figure, a cleaning process is performed to remove remaining foreign substances.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

이상에서 설명한 바와 같이, 본 발명에 의하면, 패턴 밀도가 높은 셀 영역과패턴 밀도가 낮은 페리 영역이 정의된 반도체 기판 상에 게이트 패턴을 형성하는 데 있어서, O2의 주입량에 따라 페리 영역에 형성되는 게이트 패턴의 식각 바이어스 를 조절하여 셀 영역과 페리 영역 간의 식각 바이어스의 차이를 감소시킬 수 있다.As described above, according to the present invention, in forming a gate pattern on a semiconductor substrate in which a cell region having a high pattern density and a ferry region having a low pattern density are defined, the gate pattern is formed in the ferry region according to the injection amount of O 2 . The etching bias of the gate pattern may be adjusted to reduce the difference in the etching bias between the cell region and the ferry region.

또한, 본 발명에 의하면 식각 선택비가 높은 제2 하드마스크 패턴을 사용하고, 제2 하드마스크 패턴보다 작은 폭으로 제1 하드마스크 패턴을 형성하여 게이트 패턴을 형성함으로써, 페리 영역에 발생하는 붕괴현상을 방지할 수 있다.In addition, according to the present invention, by using a second hard mask pattern having a high etching selectivity, and forming a gate pattern by forming a first hard mask pattern with a width smaller than that of the second hard mask pattern, a collapse phenomenon occurring in the ferry region is eliminated. You can prevent it.

따라서, 포토레지스트 패턴의 마진을 확보하여 반도체 소자의 제조 시간 및 제조 비용을 절감할 수 있다.Therefore, the margin of the photoresist pattern can be secured, thereby reducing the manufacturing time and manufacturing cost of the semiconductor device.

Claims (7)

조밀한 패턴이 형성될 제1 지역과 상기 제1 지역보다 조밀하지 않은 패턴이 형성될 제2 지역을 갖는 기판을 제공하는 단계;Providing a substrate having a first region where a dense pattern will be formed and a second region where a pattern less dense than the first region will be formed; 상기 기판 상에 게이트 절연막, 게이트 전극층, 질화막 계열의 제1 하드마스크 및 금속 계열의 제2 하드마스크를 증착하는 단계;Depositing a gate insulating layer, a gate electrode layer, a nitride-based first hard mask and a metal-based second hard mask on the substrate; 상기 제2 하드마스크 상에 상기 제1 지역에서는 패턴 간 간격이 좁고 상기 제2 지역에서는 패턴 간 간격이 넓은 포토레지스트 패턴을 형성하는 단계;Forming a photoresist pattern on the second hard mask, wherein the gap between the patterns is narrow in the first region and the gap between the patterns is wide in the second region; 상기 포토레지스트 패턴을 통해 상기 제2 하드마스크를 식각하여 제2 하드 마스크 패턴을 형성하는 단계;Etching the second hard mask through the photoresist pattern to form a second hard mask pattern; 상기 포토레지스트 패턴을 제거하는 단계;Removing the photoresist pattern; 식각 바이어스 조절용 식각공정을 통해 상기 제1하드마스크를 식각하여 상기 제2 하드마스크 패턴보다 작은 폭을 갖는 제1 하드마스크 패턴을 형성하는 단계;Etching the first hard mask through an etching process for adjusting an etching bias to form a first hard mask pattern having a width smaller than that of the second hard mask pattern; 상기 제2 하드마스크 패턴을 제거하는 단계; 및Removing the second hard mask pattern; And 상기 제1 하드마스크 패턴을 통해 상기 게이트 전극층을 식각하여 상기 제1 지역 및 상기 제2 지역에서 모두 버티컬한 구조의 게이트 패턴을 형성하는 단계;Etching the gate electrode layer through the first hard mask pattern to form a gate pattern having a vertical structure in both the first region and the second region; 를 포함하는 반도체 소자의 패턴 형성방법.Pattern formation method of a semiconductor device comprising a. 제 1 항에 있어서, The method of claim 1, 상기 식각 바이어스 조절용 식각공정은 CF4, CHF3, O2 및 Ar 가스를 이용하여 실시하는 반도체 소자의 패턴 형성방법.The etching process for adjusting the etching bias is a pattern forming method of a semiconductor device performed using CF 4 , CHF 3 , O 2 and Ar gas. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 식각 바이어스 조절용 식각공정은 20 내지 100 mTorr의 압력과, 500 내지 1000 W의 전력과, 10 내지 40 ℃의 온도 조건에서 실시하는 반도체 소자의 패턴 형성방법.The etching process for adjusting the etching bias is a pattern forming method of a semiconductor device performed at a pressure of 20 to 100 mTorr, a power of 500 to 1000 W, and a temperature of 10 to 40 ℃. 제 2 항에 있어서, The method of claim 2, 상기 식각 바이어스 조절용 식각공정은 상기 O2 가스의 유입량을 조절하여 상기 제1 하드마스크 패턴의 폭을 조절하는 반도체 소자의 패턴 형성방법.The etching process for adjusting the etching bias is a pattern forming method of a semiconductor device for controlling the width of the first hard mask pattern by adjusting the flow rate of the O 2 gas. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 제1 하드마스크는 실리콘 질화막으로 형성하는 반도체 소자의 패턴 형성방법.The first hard mask is formed of a silicon nitride film pattern forming method of a semiconductor device. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 제2 하드마스크는 텅스텐으로 형성하는 반도체 소자의 패턴 형성방법.And the second hard mask is formed of tungsten. 제 1 항 또는 제 2 항에 있어서,The method according to claim 1 or 2, 상기 제2 하드마스크 패턴의 제거는 H2SO4, H2O2 및 H2O의 혼합 용액을 사용하는 습식식각공정을 실시하여 이루어지는 반도체 소자의 패턴 형성방법.The removal of the second hard mask pattern is performed by performing a wet etching process using a mixed solution of H 2 SO 4 , H 2 O 2 and H 2 O. 10.
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