KR20040008447A - Method for manufacturing a plug of semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체 소자의 플러그(Plug) 형성 방법에 관한 것으로, 특히 플러그 형성용 다결정 실리콘층과 BARC(Bottom Anti Reflective Coating)층을 적층하고, 상기 BARC층을 선택 식각하여 경사진 프로파일(Profile)을 갖는 BARC 패턴(Pattern)을 형성한 후, 상기 식각 공정과 동일 식각 챔버(Chamber)내에서 상기 BARC 패턴을 마스크로 상기 다결정 실리콘층을 식각하여 플러그를 형성함으로 소자의 고집적화, 수율 및 신뢰성을 향상시키는 반도체 소자의 플러그 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a plug of a semiconductor device. In particular, a polycrystalline silicon layer for forming plugs and a bottom anti reflective coating (BARC) layer are stacked, and the inclined profile is selectively etched by selectively etching the BARC layer. After forming the BARC pattern having a pattern, the polycrystalline silicon layer is etched using the BARC pattern as a mask in the same etching chamber as the etching process to form a plug, thereby improving device integration, yield, and reliability. A method for forming a plug of a semiconductor device.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 플러그 형성 방법을 도시한 단면도로서,“A”는 게이트전극 라인과 수평한 방향의 단면을 도시한 것이고,“B”는 게이트전극 라인과 수직한 방향의 단면을 도시한 것이다.1A to 1E are cross-sectional views illustrating a plug forming method of a semiconductor device according to the prior art, in which “A” shows a cross section in a direction parallel to the gate electrode line, and “B” is perpendicular to the gate electrode line. The cross section of the direction is shown.
도 1a를 참조하면, 반도체 기판(11) 상에 게이트 산화막(13)을 개재한 게이트전극(15)을 형성한다. 이때, 상기 게이트전극(15)은 그 상부에 하드 마스크층(17)을 구비하고, 그 측벽에 절연막 스페이서(19)를 구비한다.Referring to FIG. 1A, a gate electrode 15 is formed on a semiconductor substrate 11 with a gate oxide film 13 interposed therebetween. In this case, the gate electrode 15 includes a hard mask layer 17 thereon and an insulating layer spacer 19 on the sidewall thereof.
그리고, 상기 반도체 기판(11) 표면내의 게이트전극(15) 양측에 소오스/드레인 영역(21)을 형성한다.The source / drain regions 21 are formed on both sides of the gate electrode 15 in the surface of the semiconductor substrate 11.
이어, 상기 게이트전극(15)을 포함한 반도체 기판(11) 상에 다결정 실리콘층(23)을 형성한다.Next, a polycrystalline silicon layer 23 is formed on the semiconductor substrate 11 including the gate electrode 15.
그리고, 상기 하드 마스크층(17)을 식각 방지막으로 하는 화학적 기계 연마 공정으로 상기 다결정 실리콘층(23)을 식각하여 평탄화 시킨다.The polycrystalline silicon layer 23 is etched and planarized by a chemical mechanical polishing process using the hard mask layer 17 as an etch stop layer.
도 1b를 참조하면, 상기 다결정 실리콘층(23)을 포함한 전면에 제 1산화막(25), BARC층(27)과 감광막을 순차적으로 형성한다.Referring to FIG. 1B, the first oxide film 25, the BARC layer 27, and the photosensitive film are sequentially formed on the entire surface including the polycrystalline silicon layer 23.
그리고, 상기 감광막을 플러그가 형성될 부위에만 남도록 선택적으로 노광하고 현상하여 감광막 패턴(29)을 형성한다.Then, the photoresist film is selectively exposed and developed so as to remain only at the portion where the plug is to be formed, thereby forming the photoresist pattern 29.
도 1c를 참조하면, 상기 감광막 패턴(29)을 마스크로 상기 BARC층(27)과 제 1 산화막(25)을 식각한다.Referring to FIG. 1C, the BARC layer 27 and the first oxide layer 25 are etched using the photoresist pattern 29 as a mask.
도 1d를 참조하면, 상기 감광막 패턴(29)과 BARC층(27)을 제거하고, 상기 제 1 산화막(25)을 포함한 전면에 제 2 산화막을 형성하고, 에치백(Etch-back)하여 상기 제 1 산화막(25) 측벽에 제 2 산화막 스페이서(31)를 형성한다.Referring to FIG. 1D, the photoresist layer pattern 29 and the BARC layer 27 are removed, a second oxide layer is formed on the entire surface including the first oxide layer 25, and etched back to form the second oxide layer. The second oxide film spacer 31 is formed on the sidewall of the first oxide film 25.
여기서, 상기 제 2 산화막 스페이서(31)의 두께로 사진식각 공정의 한계 내에서 후속 공정에서 형성될 플러그의 지름 크기를 제어한다.Here, the size of the diameter of the plug to be formed in a subsequent process is controlled within the limits of the photolithography process by the thickness of the second oxide spacer 31.
도 1e를 참조하면, 상기 제 1 산화막(25)과 제 2 산화막 스페이서(31)를 마스크로 상기 다결정 실리콘층(23)을 식각하여 플러그(23a)를 형성한다.Referring to FIG. 1E, the polycrystalline silicon layer 23 is etched using the first oxide layer 25 and the second oxide layer spacer 31 as a mask to form a plug 23a.
그 후, 후속 공정으로 상기 제 1 산화막(25)과 제 2 산화막 스페이서(31)를 제거한다.Thereafter, the first oxide film 25 and the second oxide film spacer 31 are removed in a subsequent process.
그러나 종래의 반도체 소자의 플러그 형성 방법은 다음과 같은 이유에 의해 소자의 수율 및 신뢰성이 저하되는 문제점이 있었다.However, the plug forming method of the conventional semiconductor device has a problem that the yield and reliability of the device is lowered for the following reasons.
첫째, 사진식각 공정의 한계 내에서 플러그의 지름 크기를 제어하기 위해 플러그 형성용 다결정 실리콘층을 포함한 전면에 하드 마스크층 패턴을 형성하고, 상기 하드 마스크층 패턴 측벽에 산화막 스페이서를 형성하는 공정 등 추가 공정이 필요하다.First, in order to control the diameter size of the plug within the limits of the photolithography process, a hard mask layer pattern is formed on the front surface including the polycrystalline silicon layer for plug formation, and an oxide spacer is formed on the sidewalls of the hard mask layer pattern. The process is necessary.
둘째, 상기 하드 마스크층 패턴 및 산화막 스페이서 형성 공정 시 하부의 금속 게이트전극이 손상되어 상기 금속 게이트전극의 금속층이 노출되고 이는 금속 게이트전극의 저항이 증가된다.Second, during the hard mask layer pattern and the oxide spacer forming process, the lower metal gate electrode is damaged to expose the metal layer of the metal gate electrode, which increases the resistance of the metal gate electrode.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 플러그 형성용 다결정 실리콘층과 BARC층을 적층하고, 콘택 마스크를 사용한 사진식각 공정으로 상기 BARC층을 식각하여 경사진 프로파일을 갖는 BARC 패턴을 형성한 후, 상기 식각 공정과 동일 식각 챔버내에서 상기 BARC 패턴을 마스크로 상기 다결정 실리콘층을 식각하여 플러그를 형성함으로써, 상기 경사진 프로파일을 갖는 BARC 패턴을 마스크로 사용한 공정으로 플러그를 형성하기 때문에 종래 기술보다 공정 횟수를 줄이고, 사진식각 공정의 한계를 극복하고 오버레이 마진(Overlay margin)을 확보하여 플러그의 지름 크기를 제어하는 반도체 소자의 플러그 형성 방법을 제공하는데 그 목적이 있다.The present invention has been made to solve the above problems by laminating a plug-forming polycrystalline silicon layer and BARC layer, and etching the BARC layer by a photolithography process using a contact mask to form a BARC pattern having a sloped profile After that, by forming the plug by etching the polycrystalline silicon layer using the BARC pattern as a mask in the same etching chamber as the etching process, the plug is formed by a process using the BARC pattern having the inclined profile as a mask. An object of the present invention is to provide a method of forming a plug of a semiconductor device, which reduces the number of processes, overcomes limitations of a photolithography process, and secures an overlay margin to control a diameter size of a plug.
도 1a 내지 도 1e는 종래 기술에 따른 반도체 소자의 플러그 형성 방법을 도시한 단면도.1A to 1E are cross-sectional views illustrating a method of forming a plug of a semiconductor device according to the prior art.
도 2a 내지 도 2e는 본 발명의 실시 예에 따른 반도체 소자의 플러그 형성 방법을 도시한 단면도.2A to 2E are cross-sectional views illustrating a method of forming a plug of a semiconductor device according to an embodiment of the present invention.
< 도면의 주요부분에 대한 부호의 설명 ><Description of Symbols for Major Parts of Drawings>
11,41 : 반도체 기판13,43 : 게이트 산화막11,41 semiconductor substrate 13,43 gate oxide film
15,45 : 게이트전극17,47 : 하드 마스크층15,45 gate electrode 17,47 hard mask layer
19,49 : 절연막 스페이서21,51 : 소오스/드레인 영역19, 49: insulating film spacer 21, 51: source / drain regions
23,53 : 다결정 실리콘층25 : 제 1 산화막23, 53 polycrystalline silicon layer 25 first oxide film
27 : BARC층29,57 : 감광막 패턴27: BARC layer 29, 57: photosensitive film pattern
31 : 제 2 산화막 스페이서23a,53a : 플러그31 second oxide film spacer 23a, 53a plug
55 : BARC층55a : BARC 패턴55: BARC layer 55a: BARC pattern
이상의 목적을 달성하기 위한 본 발명은,The present invention for achieving the above object,
전체표면에 절연막이 구비된 하부 배선을 포함한 하부 구조물 상에 도전층을 형성하는 단계와,Forming a conductive layer on the lower structure including the lower wiring having an insulating film on the entire surface thereof;
상기 하부 배선 상부의 절연막을 식각 방지막으로 상기 도전층을 평탄 식각 하는 단계와,Planar etching the conductive layer using an insulating film over the lower wiring using an etch stop layer;
상기 도전층을 포함한 전면에 BARC층을 형성하는 단계와,Forming a BARC layer on the entire surface including the conductive layer;
플러그 형성용 마스크를 사용한 사진식각 공정으로 상기 BARC층을 식각하여 경사진 프로파일을 갖는 BARC 패턴을 형성하고, 동일 식각 챔버에서 상기 BARC 패턴을 마스크로 상기 도전층을 식각하여 플러그를 형성하는 단계와,Forming a BARC pattern having an inclined profile by etching the BARC layer by a photolithography process using a plug forming mask, and etching the conductive layer using the BARC pattern as a mask in the same etching chamber to form a plug;
상기 BARC 패턴을 제거하는 단계를 포함한 반도체 소자의 플러그 형성 방법을 제공하는 것과,Providing a method for forming a plug of a semiconductor device comprising removing the BARC pattern;
상기 BARC층의 식각 공정은 헬리콘 타입의 고농도 플라즈마를 사용한 식각 챔버에서 3 ∼ 50mT의 압력, 200 ∼ 1000W의 소오스 전원, 30 ∼ 300W의 바이어스 전원으로 Cl2와 N2가스를 혼합한 분위기에서 실시하는 것과,The etching process of the BARC layer is performed in an atmosphere in which Cl 2 and N 2 gas are mixed with a pressure of 3 to 50 mT, a source power source of 200 to 1000 W, and a bias power source of 30 to 300 W in an etching chamber using a high concentration plasma of a helicon type. To do that,
상기 가스에 O2및 Ar으로 이루어지는 군에서 임으로 선택되는 하나 또는 둘 이상의 가스를 더 첨가하는 것과,Further adding one or two or more gases selected from the group consisting of O 2 and Ar to the gas,
상기 도전층은 다결정 실리콘층으로 형성하는 것과,The conductive layer is formed of a polycrystalline silicon layer,
상기 다결정 실리콘층의 식각 공정은 3 ∼ 40mT의 압력, 100 ∼ 1000W의 소오스 전원, 30 ∼ 300W의 바이어스(Bias) 전원 하에 Cl2, BCl3, SiCl2, CCl4, CHCl3등 염소(Cl)가 첨가된 가스와 Br2, HBr 등 브롬(Br)이 첨가된 가스를 혼합한 분위기로 실시하는 것과,The etching process of the polycrystalline silicon layer is chlorine (Cl) such as Cl 2 , BCl 3 , SiCl 2 , CCl 4 , and CHCl 3 under a pressure of 3 to 40 mT, a source power source of 100 to 1000 W, and a bias power source of 30 to 300 W. Adding gas and bromine (Br) -containing gas, such as Br 2 and HBr, in a mixed atmosphere;
상기 다결정 실리콘층의 식각 공정은 3 ∼ 40mT의 압력, 100 ∼ 1000W의 소오스 전원, 30 ∼ 300W의 바이어스(Bias) 전원 하에 Ar, He, N2, He-O2, H2O, O2와 같은 첨가 가스 분위기로 실시하는 것을 특징으로 한다.The etching process of the polycrystalline silicon layer is performed using Ar, He, N 2 , He-O 2 , H 2 O, O 2 , under a pressure of 3 to 40 mT, a source power source of 100 to 1000 W, and a bias power source of 30 to 300 W. It is characterized by carrying out in the same additive gas atmosphere.
본 발명의 원리는 플러그 형성용 다결정 실리콘층과 BARC층을 적층하고, 콘택 마스크를 사용한 사진식각 공정으로 상기 BARC층을 식각하여 경사진 프로파일을 갖는 BARC 패턴을 형성한 후, 상기 식각 공정과 동일 식각 챔버내에서 상기 BARC 패턴을 마스크로 상기 다결정 실리콘층을 식각하여 플러그를 형성함으로써, 상기 경사진 프로파일을 갖는 BARC 패턴을 마스크로 사용한 공정으로 플러그를 형성하기 때문에 종래 기술보다 공정 횟수를 줄이고, 사진식각 공정의 한계를 극복하고 오버레이 마진을 확보하여 플러그의 지름 크기를 제어하며, 동일 식각 챔버에서 상기 BARC층과 다결정 실리콘층을 식각하기 때문에 공정사이의 지연시간을 줄이고 대기 중에 노출되지 않아 자연 산화막의 생성을 방지하기 위한 것이다.The principle of the present invention is to laminate the polycrystalline silicon layer and the BARC layer for plug formation, and to etch the BARC layer by a photolithography process using a contact mask to form a BARC pattern having a sloped profile, the same etching as the etching process By forming the plug by etching the polycrystalline silicon layer using the BARC pattern as a mask in the chamber, the plug is formed by a process using the BARC pattern having the inclined profile as a mask, thereby reducing the number of steps compared to the prior art, and photolithography. Overcomes the limitations of the process and secures the overlay margin to control the diameter of the plug, and the BARC layer and the polycrystalline silicon layer are etched in the same etching chamber, thereby reducing the delay time between the processes and generating a natural oxide film because it is not exposed to the atmosphere. It is to prevent.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2e는 본 발명의 실시 예에 따른 반도체 소자의 플러그 형성 방법을 도시한 단면도로서,“A”는 게이트전극 라인과 수평한 방향의 단면을 도시한 것이고,“B”는 게이트전극 라인과 수직한 방향의 단면을 도시한 것이다.2A to 2E are cross-sectional views illustrating a plug forming method of a semiconductor device according to an exemplary embodiment of the present invention, where “A” shows a cross section in a direction parallel to the gate electrode line, and “B” shows a gate electrode line. It shows a cross section perpendicular to the direction.
도 2a를 참조하면, 반도체 기판(41) 상에 게이트 산화막(43)을 개재한 게이트전극(45)을 형성한다. 이때, 상기 게이트전극(45)은 그 상부에 하드 마스크층(47)을 구비하고, 그 측벽에 절연막 스페이서(49)를 구비한다.Referring to FIG. 2A, a gate electrode 45 is formed on the semiconductor substrate 41 via a gate oxide film 43. In this case, the gate electrode 45 includes a hard mask layer 47 thereon and an insulating layer spacer 49 on the sidewall thereof.
그리고, 상기 반도체 기판(41) 표면내의 게이트전극(45) 양측에 소오스/드레인 영역(51)을 형성한다.The source / drain regions 51 are formed on both sides of the gate electrode 45 in the surface of the semiconductor substrate 41.
이어, 상기 게이트전극(45)을 포함한 반도체 기판(41) 상에 다결정 실리콘층(53)을 형성한다.Next, a polycrystalline silicon layer 53 is formed on the semiconductor substrate 41 including the gate electrode 45.
그리고, 상기 하드 마스크층(47)을 식각 방지막으로 하는 화학적 기계 연마 공정으로 상기 다결정 실리콘층(53)을 식각하여 평탄화 시킨다.The polycrystalline silicon layer 53 is etched and planarized by a chemical mechanical polishing process using the hard mask layer 47 as an etch stop layer.
도 2b를 참조하면, 상기 다결정 실리콘층(53)을 포함한 전면에 BARC층(55)과 감광막을 순차적으로 형성한다.Referring to FIG. 2B, the BARC layer 55 and the photoresist layer are sequentially formed on the entire surface including the polycrystalline silicon layer 53.
그리고, 상기 감광막을 플러그가 형성될 부위에만 남도록 선택적으로 노광하고 현상하여 감광막 패턴(57)을 형성한다.Then, the photoresist is selectively exposed and developed so as to remain only at the portion where the plug is to be formed, thereby forming the photoresist pattern 57.
도 2c를 참조하면, 상기 감광막 패턴(57)을 마스크로 상기 BARC층(55)을 식각하여 경사진 프로파일을 갖는 BARC 패턴(55a)을 형성한다.Referring to FIG. 2C, the BARC layer 55 is etched using the photoresist pattern 57 as a mask to form a BARC pattern 55a having an inclined profile.
여기서, 상기 BARC층(55)의 식각 공정은 헬리콘(Helicon) 타입(Type)의 고농도 플라즈마(Plasma)를 사용한 식각 챔버(Chamber)에서 3 ∼ 50mT의 압력, 200 ∼ 1000W의 소오스(Source) 전원, 30 ∼ 300W의 바이어스(Bias) 전원 하에 Cl2, N2, O2, Ar 등이 첨가된 가스(Gas)를 혼합한 분위기로 진행한다.Here, the etching process of the BARC layer 55 is a source power source having a pressure of 3 to 50 mT and a source power of 200 to 1000 W in an etching chamber using a high concentration plasma of a Helicon type. And a gas (Gas) in which Cl 2 , N 2 , O 2 , Ar, and the like are added, are mixed under a bias power source of 30 to 300 W.
도 2d를 참조하면, 상기 BARC층(55)을 마스크로 상기 다결정 실리콘층(53)을 식각하여 플러그(53a)를 형성한다.Referring to FIG. 2D, the polycrystalline silicon layer 53 is etched using the BARC layer 55 as a mask to form a plug 53a.
여기서, 상기 다결정 실리콘층(53)의 식각 공정은 상기 BARC층(55)의 식각 공정과 동일한 식각 챔버에서 3 ∼ 40mT의 압력, 100 ∼ 1000W의 소오스 전원, 30 ∼ 300W의 바이어스(Bias) 전원 하에 Cl2, BCl3, SiCl2, CCl4, CHCl3등 염소(Cl)가 첨가된 가스와 Br2, HBr 등 브롬(Br)이 첨가된 가스를 혼합한 분위기로 진행한다.Here, the etching process of the polycrystalline silicon layer 53 is performed in the same etching chamber as the etching process of the BARC layer 55 under a pressure of 3 to 40 mT, a source power source of 100 to 1000 W, and a bias power source of 30 to 300 W. proceeds to Cl 2, BCl 3, SiCl 2 , CCl 4, CHCl 3 , such as chlorine (Cl) is added to the gas and Br 2, HBr, such as bromine (Br) is a mixture of the added gas atmosphere.
또한, 상기 다결정 실리콘층(53)의 식각 공정은 Ar, He, N2, He-O2, H2O, O2와 같은 첨가 가스 분위기로 진행할 수도 있다.In addition, the etching process of the polycrystalline silicon layer 53 may be performed in an additive gas atmosphere such as Ar, He, N 2 , He-O 2 , H 2 O, and O 2 .
도 2e를 참조하면, 상기 감광막 패턴(57)과 BARC층(55)을 제거한다.Referring to FIG. 2E, the photoresist pattern 57 and the BARC layer 55 are removed.
본 발명의 반도체 소자의 플러그 형성 방법은 플러그 형성용 다결정 실리콘층과 BARC층을 적층하고, 콘택 마스크를 사용한 사진식각 공정으로 상기 BARC층을 식각하여 경사진 프로파일을 갖는 BARC 패턴을 형성한 후, 상기 식각 공정과 동일 식각 챔버내에서 상기 BARC 패턴을 마스크로 상기 다결정 실리콘층을 식각하여 플러그를 형성함으로써, 다음과 같은 이유에 의해 소자의 고집적화, 수율 및 신뢰성을 향상시키는 효과가 있다.In the method for forming a plug of a semiconductor device of the present invention, after forming a plug forming polycrystalline silicon layer and a BARC layer and etching the BARC layer by a photolithography process using a contact mask to form a BARC pattern having an inclined profile, By forming the plug by etching the polycrystalline silicon layer using the BARC pattern as a mask in the etching chamber as in the etching process, there is an effect of improving the integration, yield and reliability of the device for the following reasons.
첫째, 상기 경사진 프로파일을 갖는 BARC 패턴을 마스크로 사용한 공정으로 플러그를 형성하기 때문에 종래 기술보다 공정 횟수를 줄이고, 사진식각 공정의 한계를 극복하고 오버레이 마진을 확보하여 플러그의 지름 크기를 제어한다.First, since the plug is formed by a process using the BARC pattern having the inclined profile as a mask, the number of processes is reduced compared to the prior art, and the size of the plug is controlled by overcoming the limitation of the photolithography process and securing an overlay margin.
둘째, 동일 식각 챔버에서 상기 BARC층과 다결정 실리콘층을 식각하기 때문에 공정사이의 지연시간을 줄이고 대기 중에 노출되지 않아 자연 산화막의 생성을 방지한다.Second, since the BARC layer and the polycrystalline silicon layer are etched in the same etching chamber, the delay time between processes is reduced and exposure to the air is not prevented, thus preventing the formation of a natural oxide film.
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|---|---|---|---|---|
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Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1041505A (en) * | 1996-07-24 | 1998-02-13 | Sony Corp | Manufacture of semiconductor device |
| KR20020045448A (en) * | 2000-12-11 | 2002-06-19 | 박종섭 | A method for fabricating semiconductor device with landing plug contact structure |
| KR20020058567A (en) * | 2000-12-30 | 2002-07-12 | 박종섭 | Method of forming contact hole in semiconductor device |
| KR20030001746A (en) * | 2001-06-27 | 2003-01-08 | 주식회사 하이닉스반도체 | Method for forming cell plug in semiconductor device |
| KR100410695B1 (en) * | 2001-12-29 | 2003-12-18 | 주식회사 하이닉스반도체 | Method of forming contact plug for semiconductor device |
-
2002
- 2002-07-18 KR KR1020020042085A patent/KR20040008447A/en not_active Application Discontinuation
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1041505A (en) * | 1996-07-24 | 1998-02-13 | Sony Corp | Manufacture of semiconductor device |
| KR20020045448A (en) * | 2000-12-11 | 2002-06-19 | 박종섭 | A method for fabricating semiconductor device with landing plug contact structure |
| KR20020058567A (en) * | 2000-12-30 | 2002-07-12 | 박종섭 | Method of forming contact hole in semiconductor device |
| KR20030001746A (en) * | 2001-06-27 | 2003-01-08 | 주식회사 하이닉스반도체 | Method for forming cell plug in semiconductor device |
| KR100410695B1 (en) * | 2001-12-29 | 2003-12-18 | 주식회사 하이닉스반도체 | Method of forming contact plug for semiconductor device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9806168B2 (en) | 2015-02-12 | 2017-10-31 | Samsung Electronics Co., Ltd. | Semiconductor devices and methods for fabricating the same |
| US10043889B2 (en) | 2015-02-12 | 2018-08-07 | Samsung Electronics Co., Ltd. | Semiconductor devices |
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