KR20010011371A - Method for etching semiconductor devices - Google Patents
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Abstract
Description
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 좀 더 구체적으로 반도체 장치 식각 방법에 관한 것이다.The present invention relates to a method of manufacturing a semiconductor device, and more particularly to a method of etching a semiconductor device.
최근 반도체 장치가 고집적화 되어감에 따라 칩 내의 소자 크기와 소자 사이의 간격이 점점 줄어들고 있다. 역으로, 소자의 크기를 줄이고 소자 사이의 간격을 줄이는 것이 반도체를 고집적화 시킬 수 있는 관건이다. 메모리(memory) 분야에서 뿐만 아니라 비메모리 분야에서도 고집적화와 고속화가 중요하게 부각되고 있다. CPU(Central Processing Unit)와 같은 로직 장치(logic device)에서는 신호의 고속화를 구현하기 위해 도전막으로 종래의 폴리실리콘 대신 도핑된 폴리실리콘 (doped poly-Si) 또는 폴리실리콘에 금속 실리사이드(silicide)를 적층시킨 폴리사이드(polycide)를 사용한다. 또한, 게이트 산화막의 두께를 줄이거나 게이트 전극의 폭인 게이트 CD(Critical Dimension)를 줄임으로써 소자의 속도를 증가시킬 수 있다. 고집적화와 속도 향상을 위해 게이트 CD를 조절하는 것이 중요하다. 그러나, 현재의 디자인 룰(design rule) 내에서는 게이트 형성을 위한 노광시 해상도의 한계를 드러내고 있다. 현재의 광원(optical source)인 i-라인(line), KrF 엑시머(excimer), ArF 엑시머(excimer) 및 DUV(Deep Ultra Violet) 등을 사용한 노광 기술로는 최소 선폭을 0.15㎛ 이하로 줄이기가 어렵다. 특히, CPU와 같이 패턴간의 밀도 차이가 많은 소자의 경우 0.18㎛에서도 소자들 간에 균일한 패턴 형성이 어렵다.Recently, as semiconductor devices have been highly integrated, device sizes in chips and gaps between devices are decreasing. Conversely, reducing the size of devices and reducing the spacing between them is a key to high integration of semiconductors. High integration and high speed are important not only in the memory field but also in the non-memory field. In a logic device such as a CPU (Central Processing Unit), metal silicide is applied to a doped polysilicon or polysilicon instead of conventional polysilicon as a conductive layer to realize high signal speed. A laminated polycide is used. In addition, the device speed may be increased by reducing the thickness of the gate oxide layer or reducing the gate critical dimension (CD), which is the width of the gate electrode. It is important to adjust the gate CD for high integration and speed improvement. However, within current design rules, the limitation of the resolution during exposure for gate formation is revealed. It is difficult to reduce the minimum line width to 0.15 μm or less with current light sources using i-line, KrF excimer, ArF excimer, and DUV (Deep Ultra Violet). . In particular, in the case of a device having a large difference in density between patterns such as a CPU, it is difficult to form a uniform pattern between devices even at 0.18 μm.
도 1a 및 도 1b는 종래의 반도체 장치에 있어서 반도체 장치 식각 방법과 문제점을 보여주는 단면도이다.1A and 1B are cross-sectional views illustrating problems and methods of etching a semiconductor device in a conventional semiconductor device.
도 1a를 참조하면, 반도체 기판 상에 패드 산화막, 폴리실리콘막, 반사 방지막(ARL:AntiReflective Layer) 및 포토레지스트막(112, 114, 116, 118)이 차례로 형성된다. 여기서, 상기 반사 방지막(116)은 약 260Å 두께로 증착된다. 사진 공정을 통해 상기 포토레지스트막(118)이 패터닝되어 게이트 식각 마스크(118)가 형성된다. 상기 게이트 식각 마스크(118)의 폭을 ADI(After Develop Inspection) CD라고 한다. 즉, 사진 공정 후 형성된 마스크 패턴 폭을 의미한다.Referring to FIG. 1A, a pad oxide film, a polysilicon film, an antireflective film (ARL), and photoresist films 112, 114, 116, and 118 are sequentially formed on a semiconductor substrate. Here, the anti-reflection film 116 is deposited to a thickness of about 260 Å. The photoresist layer 118 is patterned through a photolithography process to form a gate etching mask 118. The width of the gate etching mask 118 is referred to as an ADI (After Develop Inspection) CD. That is, it means the mask pattern width formed after the photographic process.
도 1b를 참조하면, 상기 게이트 식각 마스크(118)가 사용되어 상기 반사 방지막, 폴리실리콘막 및 상기 패드 산화막(116, 114, 112)이 식각되므로 게이트 전극층이 형성된다. 상기 식각 공정은 건식 식각이다. 그런데, 건식 식각은 포토레지스트 패턴에 민감하게 작용한다. 즉, 포토레지스트 패턴에 따라 하부 구조가 식각된다. 포토레지스트 패턴이 완전히 수직하지 못하고 경사가 있기 때문에 하부 구조 식각시 상부 폭은 넓고 하부 폭은 좁은 모양이 된다. 상기 게이트 전극의 폭을 ACI(After Clean Inspection) CD라고 한다. 즉, 식각 마스크에 의해 식각된 후 구조물의 폭을 의미한다. 오히려 상기 ACI CD가 ADI CD보다 더 크다. 포토레지스트 패턴에 적용된 크기로 하부 구조 패턴의 크기가 형성되지 못한다. 이러한 이유로, 포토레지스트 폭보다 작게 게이트를 형성할 수 없다.Referring to FIG. 1B, the gate etching mask 118 is used to etch the anti-reflection film, the polysilicon film, and the pad oxide films 116, 114, and 112, thereby forming a gate electrode layer. The etching process is dry etching. However, dry etching is sensitive to the photoresist pattern. That is, the lower structure is etched according to the photoresist pattern. Since the photoresist pattern is not completely vertical and is inclined, the upper width is wide and the lower width is narrow when the lower structure is etched. The width of the gate electrode is referred to as ACI (After Clean Inspection) CD. That is, the width of the structure after being etched by the etching mask. Rather, the ACI CD is larger than the ADI CD. The size of the underlying structure pattern is not formed by the size applied to the photoresist pattern. For this reason, the gate cannot be formed smaller than the photoresist width.
본 발명은 상술한 제반 문제를 해결하기 위해 제안된 것으로, 반도체를 고집적화, 고속화 시키는 미세 패턴을 형성하기 위한 반도체 장치 식각 방법을 제공함에 그 목적이 있다.The present invention has been proposed to solve the above-mentioned problems, and an object thereof is to provide a method of etching a semiconductor device for forming a fine pattern for high integration and high speed of a semiconductor.
도 1a 및 도 1b는 종래의 게이트 전극 형성 방법과 문제점을 보여주는 단면도 및;1A and 1B are cross-sectional views showing a conventional gate electrode forming method and problems;
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 장치 식각 방법에 의해 게이트 전극 형성 방법을 순차적으로 보여주는 단면도이다.2A through 2D are cross-sectional views sequentially illustrating a method of forming a gate electrode by a semiconductor device etching method according to an embodiment of the present invention.
* 도면의 주요 부분에 대한 부호의 설명* Explanation of symbols for the main parts of the drawings
110, 210 : 반도체 기판 112, 212 : 패드 산화막110, 210: semiconductor substrate 112, 212: pad oxide film
114, 214 : 폴리실리콘막 116, 216 : 반사 방지막114, 214: polysilicon film 116, 216: antireflection film
118, 218 : 포토레지스트막118, 218: photoresist film
상술한 목적을 달성하기 위한 본 발명에 의하면, 반도체 장치 식각 방법은, 반도체 기판 상에 제 1 절연막, 도전막 및 제 2 절연막을 차례로 형성한다. 상기 제 2 절연막 상에 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴을 사용하여 소정의 식각 반응 기체 분위기에서 상기 제 2 절연막을 식각하여 하드 마스크를 형성한다. 상기 하드 마스크를 사용하여 상기 도전막과 제 1 절연막을 식각하여 게이트 전극층을 형성한다.According to the present invention for achieving the above object, a semiconductor device etching method sequentially forms a first insulating film, a conductive film and a second insulating film on a semiconductor substrate. A photoresist pattern is formed on the second insulating film. The second insulating layer is etched in a predetermined etching reaction gas atmosphere using the photoresist pattern to form a hard mask. The conductive layer and the first insulating layer are etched using the hard mask to form a gate electrode layer.
(실시예)(Example)
이하 도 2a 내지 도 2d를 참조하여 본 발명의 실시예를 자세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to FIGS. 2A to 2D.
본 발명의 신규한 반도체 장치 식각 방법은 사진 공정을 통해 포토레지스트막에 패턴이 형성된다. 상기 패턴이 사용되어 소정의 식각 반응 기체 분위기에서 반사 방지막이 플라즈마 식각되므로 하드 마스크가 형성된다. 상기 하드 마스크가 사용되어 폴리 실리콘이 식각되므로 미세 패턴의 게이트 전극이 형성된다.In the novel semiconductor device etching method of the present invention, a pattern is formed on the photoresist film through a photolithography process. The pattern is used to form a hard mask since the antireflection film is plasma etched in a predetermined etching reaction gas atmosphere. Since the hard mask is used to etch polysilicon, a gate electrode having a fine pattern is formed.
도 2a 내지 도 2d는 본 발명의 실시예에 따른 반도체 장치 식각 방법을 순차적으로 보여주는 단면도이다.2A through 2D are cross-sectional views sequentially illustrating a method of etching a semiconductor device according to an embodiment of the present invention.
도 2a를 참조하면, 반도체 기판(210) 상에 게이트 산화막(gate oxide layer, 212)이 형성된다. 상기 게이트 산화막(212)은 약 40Å 두께로 형성된다. 상기 게이트 산화막(212) 상에 폴리실리콘막(poly-Si layer, 214)이 증착된다.Referring to FIG. 2A, a gate oxide layer 212 is formed on the semiconductor substrate 210. The gate oxide film 212 is formed to a thickness of about 40 kHz. A polysilicon layer 214 is deposited on the gate oxide layer 212.
상기 폴리실리콘막(214)은 약 2900Å 두께로 증착된다. 상기 폴리실리콘막(214) 대신에 신호 전달 속도를 높이기 위해 도핑된 폴리실리콘(doped poly-Si), 또는 폴리실리콘과 금속 실리사이드(silicide)가 적층된 폴리사이드(polycide)가 사용될 수 있다.The polysilicon film 214 is deposited to a thickness of about 2900 Å. Instead of the polysilicon layer 214, doped poly-Si or polycide in which polysilicon and metal silicide are laminated may be used to increase signal transmission speed.
상기 폴리실리콘막(214) 상에 반사 방지막(ARL:AntiReflective Layer, 216)이 증착된다. 상기 반사 방지막은 SiN, TiN, 옥시나이트라이드(SiOxNy) 및 탄소 성질의 폴리머(polymer) 등에 의해, 바람직하게는 옥시나이트라이드(oxy-nitride)에 의해 500-1000Å 두께 범위, 바람직하게는 약 800Å 두께로 형성된다. 상기 반사 방지막(216)은 노광 공정시 포토레지스트(photoresist)를 통과한 빛이 하부 도전막에서반사되지 않도록 하여 상기 포토레지스트에 고선명의 패턴(pattern)이 형성되도록 한다. 상기 반사 방지막(216) 상에 포토레지스트막(218)이 증착된다. 이 기술 분야에서 잘 알려진 사진 공정을 통해 상기 포토레지스트막이 패터닝 된다. 상기 포토레지스트막 패턴(218)이 사용되어 상기 반사 방지막(216)이 식각되어 하드 마스크(hard mask, 216)가 형성된다.An antireflective layer (ARL) 216 is deposited on the polysilicon layer 214. The anti-reflection film is made of SiN, TiN, oxynitride (SiO x N y ), a carbon-based polymer, or the like, preferably by oxy-nitride (oxy-nitride) 500-1000 kPa thickness range, preferably It is about 800 mm thick. The anti-reflection film 216 prevents light passing through the photoresist from being reflected from the lower conductive film during the exposure process so that a high-definition pattern is formed in the photoresist. A photoresist film 218 is deposited on the antireflection film 216. The photoresist film is patterned through a photo process well known in the art. The photoresist layer pattern 218 is used to etch the anti-reflection layer 216 to form a hard mask 216.
상기 식각 공정은 플라즈마를 이용한 건식 식각 공정으로, 구체적으로 RIE(Reactive Ion Etching) 장비에 자기장을 인가한 MERIE(Magnetically Enhanced RIE) 장비를 사용하여 수행된다. 상기 MERIE는 상기 RIE에 자기장을 인가하여 음극(cathode)으로부터 방출되는 전자들의 이온화(ionization)를 증가시키게 된다. 즉, 전자들이 양극(anode)으로 손실되는 것을 막아 전자들이 기체 분자들과 충돌하여 이온화되는 확률을 증가시키는 것이다. 이것은 자기장을 음극 표면에 평행하게 발생시킴으로써 전자들이 양극으로 가지 않고 음극을 향하여 다시 돌아오게 한다. 그러므로 전자가 기체 분자들과 충돌하여 이온화할 때까지 전자가 음극 근처에 머물러 높은 이온화율을 나타내는 원인이 되며 높은 식각 속도를 갖는다. 또한, 자기장에 의하여 수평 방향의 식각 성분이 증가되어 상기 게이트 식각 마스크의 CD(Critical Dimension), 즉, 마스크의 최소 선폭을 감소시키는 효과가 있다.The etching process is a dry etching process using plasma, and specifically, is performed by using a magnetically enhanced RIE (MERIE) device that applies a magnetic field to a reactive ion etching (RIE) device. The MERIE applies a magnetic field to the RIE to increase ionization of electrons emitted from a cathode. That is, by preventing electrons from being lost to the anode, they increase the probability that electrons collide with gas molecules and become ionized. This generates a magnetic field parallel to the cathode surface, causing electrons to return back to the cathode rather than to the anode. Therefore, electrons stay near the cathode until they collide with the gas molecules and ionize, causing high ionization rates and high etching rates. In addition, the etching component in the horizontal direction is increased by the magnetic field, thereby reducing the CD (Critical Dimension) of the gate etching mask, that is, the minimum line width of the mask.
상기 MERIE는 식각 반응 기체로 CF4, CHF3, Ar 및 O2기체가 사용된다. 상기 식각 반응 기체 중 CD를 줄이기 위해 식각 반응을 조절해 주는 기체는 O2기체이다. 싱기 O2기체의 유량을 조절함으로써 상기 게이트 식각 마스크의 CD를 조절할 수 있다. 상기 포토레지스트막(218)은 탄소로 구성되어 있고 이러한 탄소는 상기 하드 마스크(216) 형성시 해리되어 산소 래디칼(oxygen radical) 및 산소 이온에 의하여 CO 또는 CO2기체가 만들어진다. 이러한 화학적 반응과 더불어 자기장에 의한 수평 식각이 진행되어 보다 용이하게 상기 하드 마스크(216)의 CD 조절이 가능해진다.The MERIE is CF 4 , CHF 3 , Ar and O 2 gas is used as an etching reaction gas. The gas for controlling the etching reaction in order to reduce the CD of the etching reaction gas is O 2 gas. The CD of the gate etching mask may be adjusted by adjusting the flow rate of the thinner O 2 gas. The photoresist film 218 is made of carbon, and the carbon is dissociated when the hard mask 216 is formed to form CO or CO 2 gas by oxygen radicals and oxygen ions. In addition to the chemical reaction, the horizontal etching by the magnetic field proceeds to facilitate CD control of the hard mask 216.
도 2c를 보는 바와 같이, 스트립(strip) 공정을 통해 상기 하드 마스크(216) 상의 포토레지스트막(218)이 제거된다. 상기 스트립 공정은 SC1(NH4OH + H2O2 + D.I.water) 용액이 사용된다.As shown in FIG. 2C, the photoresist film 218 on the hard mask 216 is removed through a strip process. In the strip process, SC1 (NH 4 OH + H 2 O 2 + D. I. water) solution is used.
도 2d를 참조하면, 상기 하드 마스크(216)가 사용되어 상기 폴리실리콘막(214)이 식각된다. 상기 식각 공정도 플라즈마를 이용한 건식 식각으로 식각 반응 기체는 불소(F)계 및 염소(Cl)계 기체와 O2기체가 사용된다.Referring to FIG. 2D, the hard mask 216 is used to etch the polysilicon layer 214. In the etching process diagram, the etching reaction gas may be a fluorine (F) -based, chlorine (Cl) -based gas, and an O 2 gas.
ADI(After Develop Inspection) CD를 기준하여 O2기체의 유량이 증가함에 따라 ACI(After Clean Inspection) CD가 감소하게 된다. 예를 들면, ADI CD가 200nm 일 경우, O2기체의 유량이 30sccm(standard centimeter cubic per minute)까지 증가되면 ACI CD가 100nm인 게이트 전극이 형성될 수 있다. 또한, 포토레지스트막 패턴을 마스크로 사용할 경우의 건식 식각은 포토레지스트막 패턴에 민감하게 작용하여 게이트 전극을 형성하기 위한 식각시 게이트 구조물이 밀한 영역과 소한 영역 간에 CD 편차가 많이 생긴다.As the flow rate of O 2 gas increases based on the ADI (After Develop Inspection) CD, the ACI (After Clean Inspection) CD decreases. For example, when the ADI CD is 200 nm, a gate electrode having an ACI CD of 100 nm may be formed when the flow rate of the O 2 gas is increased to 30 sccm (standard centimeter cubic per minute). In addition, dry etching in the case of using the photoresist film pattern as a mask is sensitive to the photoresist film pattern, so that a large amount of CD deviation occurs between a dense region and a small region of the gate structure during etching to form the gate electrode.
그러나, 본 발명에서와 같이 절연막을 마스크로 사용하므로 마스크 패턴에 대한 영향이 줄고 셀(cell) 영역과 로직(logic) 영역, 또는 게이트 구조물이 밀한 영역과 소한 영역 간의 CD 편차를 줄일 수 있다. 그리고, 종래의 포토레지스트막을 마스크로 사용한 경우보다 구조물이 밀한 영역과 소한 영역 간의 CD 차이를 약 20nm 이상 감소시킬 수 있는 효과가 있다. 또한, 포토레지스트의 탄소 성분에 의한 오염이 없어서 게이트 전극 측벽에 폴리머(polymer)가 생기지 않아 게이트 전극의 수직성이 증가되어 CD 편차가 준다.However, since the insulating film is used as a mask as in the present invention, the influence on the mask pattern is reduced, and the CD deviation between the cell and logic regions or the dense and small regions of the gate structure can be reduced. In addition, compared with the case of using a conventional photoresist film as a mask, there is an effect of reducing the CD difference between a dense region and a small region by about 20 nm or more. In addition, since there is no contamination by the carbon component of the photoresist, no polymer is formed on the sidewalls of the gate electrode, thereby increasing the verticality of the gate electrode, thereby giving CD deviation.
본 발명은 포토레지스트막 대신에 절연막을 하드 마스크로 사용하여 도전막을 식각하므로 미세 패턴을 형성할 수 있는 효과가 있다.According to the present invention, since the conductive film is etched using the insulating film as a hard mask instead of the photoresist film, a fine pattern can be formed.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100626743B1 (en) * | 2004-07-29 | 2006-09-25 | 주식회사 하이닉스반도체 | Forming method of pattern in semiconductor device |
-
1999
- 1999-07-27 KR KR1019990030691A patent/KR20010011371A/en not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100626743B1 (en) * | 2004-07-29 | 2006-09-25 | 주식회사 하이닉스반도체 | Forming method of pattern in semiconductor device |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Withdrawal due to no request for examination |