KR100625149B1 - 부정한 복제를 방지한 반도체 메모리 - Google Patents

부정한 복제를 방지한 반도체 메모리 Download PDF

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Abstract

메모리 매트(34)는 통상의 기억 영역인 메모리 매트(22) 이외에 마련되고, 외부로부터의 데이터 판독이 불가능하게 되어 있다. 페이지 버퍼(28)에는 외부로부터 입력된 정보가 저장된다. 비교 회로(37)는 메모리 매트(34)에 저장되는 시큐러티 정보와 페이지 버퍼(28)에 저장되는 정보를 비교하여, 그 비교 결과가 스테이터스로서 외부로 출력된다. 부정 복사가 행하여진 경우라도, 메모리 매트(34)의 정보는 복사되지 않기 때문에, 외부 장치는 스테이터스를 참조함으로써, 이 반도체 메모리가 부정하게 복사된 것인지 여부를 용이하게 판정하는 것이 가능하게 된다.
반도체 메모리, 특정 영역, 메모리 매트, 스테이터스, 전용 커맨드

Description

부정한 복제를 방지한 반도체 메모리{SEMICONDUCTOR MEMORY PREVENTING UNAUTHORIZED COPYING}
도 1은 본 발명의 제1 실시예에서의 반도체 기억 장치의 개략 구성을 나타내는 블록도.
도 2는 본 발명의 제1 실시예에서의 반도체 메모리(2)의 개략 구성을 나타내는 블록도.
도 3은 본 발명의 제1 실시예에서의 반도체 기억 장치의 특정 영역(34)에의 데이터 기입 처리 수순을 설명하기 위한 흐름도.
도 4는 본 발명의 제1 실시예에서의 반도체 기억 장치의 특정 영역(34)의 데이터 소거의 처리 수순을 설명하기 위한 흐름도.
도 5는 본 발명의 제1 실시예에서의 반도체 기억 장치의 특정 영역(34)에 저장된 데이터의 비교의 처리 수순을 설명하기 위한 흐름도.
도 6은 본 발명의 제1 실시예에서의 반도체 기억 장치의 실제 사용예를 설명하기 위한 흐름도.
도 7은 본 발명의 제2 실시예에서의 반도체 기억 장치의 특정 영역(34)에의 데이터 기입 처리 수순을 설명하기 위한 흐름도.
도 8은 본 발명의 제2 실시예에서의 반도체 기억 장치의 특정 영역(34)의 데 이터 소거 처리 수순을 설명하기 위한 흐름도.
<도면의 주요부분에 대한 부호의 설명>
21 : 어드레스 버퍼
22, 34 : 메모리 매트
23, 35 : X 디코더
24, 36 : Y 디코더
25 : CUI
26 : WSM
27 : 입출력 버퍼
28 : 페이지 버퍼
29 : 멀티플렉서
30, 38 : 감지 증폭기 회로
31, 39 : 기입 회로
32 : 스테이터스 레지스터
33, 40 : 고전압 발생 회로
본 발명은 불휘발성 메모리 등의 반도체 메모리에 관한 것으로, 특히, 부정한 복제를 방지한 반도체 메모리에 관한 것이다.
최근, 불휘발성 메모리가 널리 이용되도록 되어 가고 있다. 일반적으로, 랜덤 액세스가 가능한 불휘발성 메모리에서는, 메모리 셀에 기입되어 있는 데이터를 판독할 수 있기 때문에, 불휘발성 메모리에 기입되어 있는 내용을 다른 불휘발성 메모리에 부정하게 복사하는 것이 가능하다. 이것을 방지하는 기술로서, 일본 특허 공개 평성11-203206호 공보, 일본 특허 공개2001-5729호 공보 및 일본 특허 공개 평성3-73043호 공보에 개시된 발명이 있다.
일본 특허 공개 평성11-203206호 공보에 개시된 불휘발성 메모리의 시큐러티 회로에 있어서, 시큐러티 회로의 출력 제어부는, 판독 회로에 의해서 판독된 정보가 시큐러티의 해제를 나타내고 있을 때는, 판독 회로에 의해서 판독된 데이터의 외부로의 출력을 허가한다. 또한, 상기 정보가 시큐러티의 로크 상태를 나타내고 있을 때는, 프로그램 검증의 동작 시에 제1 검출 회로에 의해서 상기 데이터가 모두 "0"이라고 검지되었을 때, 또는 소거 검증의 동작 시에 제2 검지 회로에 의해서 상기 데이터가 모두 "1"이라고 검지되었을 때에, 상기 데이터의 외부로의 출력을 허가한다.
일본 특허 공개2001-5729호 공보에 개시된 불휘발성 메모리에서는, 패스워드 영역에 트랩 어드레스를 설정하고, 그 트랩 어드레스를 피하여 액세스하는 경우에만 패스워드 영역의 판독을 허가하고, 트랩 어드레스에 의해 액세스되는 경우에는 판독을 금지하거나, 또는 무의미한 데이터를 출력하거나, 또는 패스워드 영역의 정보를 파괴한다. 또한, 패스워드 영역의 액세스의 순서를 임의로 설정 가능하게 하고, 그 설정된 순서로 액세스되는 경우에만 패스 후드 영역의 판독을 허가하고, 설 정된 순번 이외로 액세스되는 경우에는 판독을 금지하거나, 또는 무의미한 데이터를 출력하거나, 또는 패스워드 영역의 정보를 파괴한다.
또한, 일본 특허 공개 평성3-73043호 공보에 개시된 데이터 처리 장치에서는, 불휘발성 기억 소자로 이루어지고 버스 확장 모드를 금지할지 여부를 설정하는 확장 금지 비트와, EPROM(Erasable and Programmable Read Only Memory) 내의 데이터를 기밀로 할지 여부를 설정하기 위한 프로텍트 비트를 갖는 보호 회로를 마련함 과 동시에, CPU(Central Processing Unit) 모드를 설정하면 확장 금지 비트가 선택되도록 구성하고, 모드 제어 회로에 상기 확장 금지 비트의 판독 신호를 입력해서, 비트에 대하여 기입이 이루어져 있을 때에는, 싱글 칩 마이크로 컴퓨터의 버스 확장 모드를 금지시키도록 포트를 제어한다.
부정한 복사를 방지하지 않은 불휘발성 메모리에서는, 메모리 셀에 기입되어 있는 데이터를 자유롭게 판독할 수 있기 때문에, ROM 라이터를 사용하면 용이하게 복사가 가능하다. 따라서, 정당 사용자 이외의 사람이 부정 사용하는 것이 가능하다고 하는 문제점이 있다.
또한, 상술한 특허 문헌에서는, 불휘발성 메모리에 저장된 데이터의 판독 자체를 금지하여, 부정한 복사를 방지한 것이다. 그러나, 불휘발성 메모리의 복제는 허가하고, 그 동작만을 금지하고자 하는 경우도 있다.
본 발명의 목적은 반도체 메모리의 복사를 인정하면서도, 부정 이용자에 대하여 그 동작을 금지한 반도체 메모리를 제공하는 것이다.
본 발명의 어떤 국면에 따르면, 반도체 메모리는, 통상의 기억 영역 이외에 마련되고, 외부로부터의 판독이 불가능한 특정 기억 영역과, 외부로부터 입력된 정보가 저장되는 버퍼와, 특정 기억 영역에 저장되는 시큐러티 정보와 버퍼에 저장되는 정보를 비교하기 위한 비교부와, 비교부에 의한 비교 결과를 스테이터스로서 외부로 출력하기 위한 출력부을 포함한다.
부정 복사가 행하여진 경우라도, 특정 영역의 정보는 복사되지 않기 때문에, 외부 장치는 이 반도체 메모리가 부정하게 복사된 것인지 여부를 용이하게 판정하는 것이 가능하게 된다.
본 발명의 다른 국면에 따르면, 반도체 메모리는, 통상의 기억 영역 이외에 마련되고, 외부로부터의 판독이 불가능한 특정 기억 영역과, 외부로부터 입력된 정보가 저장되는 버퍼와, 특정 기억 영역에 저장되는 시큐러티 정보와 버퍼에 저장되는 정보를 비교하는 비교부와, 비교부에 의해서 일치가 검출되지 않는 경우에는, 반도체 메모리의 일부 동작을 정지시키기 위한 제어부를 포함한다.
부정 복사가 행하여진 경우라도, 특정 영역의 정보는 복사되지 않기 때문에, 반도체 메모리의 정상적인 동작이 행하여지지 않게 되어, 부정 사용을 방지하는 것이 가능하게 된다.
본 발명의 상기 및 다른 목적, 특징, 국면 및 이점은, 첨부한 도면과 관련하여 이해되는 본 발명에 관한 다음의 상세한 설명으로 명백해질 것이다.
(제1 실시예)
도 1은 본 발명의 제1 실시예에서의 반도체 기억 장치의 개략 구성을 나타내는 블록도이다. 이 반도체 기억 장치는 반도체 메모리(2)와, 반도체 메모리(2)에 대한 데이터의 판독, 기입 등의 제어를 행하는 MCU(Micro Controller Unit)(1)를 포함한다. 반도체 메모리(2)는 플래시 메모리 등의 불휘발성 메모리에 의해서 구성된다.
MCU(1)는 반도체 메모리(2)로(에) 제어 신호(3)를 출력함으로써, 데이터 버스(4)를 통한 데이터의 기입/판독을 행한다. MCU(1)는 내부에, 프로그램 등을 기억한 ROM(Read Only Memory), RAM(Random Access Memory) 등의 메모리를 갖고 있고, 메모리에 저장된 프로그램을 실행함으로써 반도체 메모리에 대한 데이터의 판독, 기입 등의 처리를 행한다.
도 2는 본 발명의 제1 실시예에서의 반도체 메모리(2)의 개략 구성을 나타내는 블록도이다. 이 반도체 메모리(2)는 MCU(1)로부터 출력된 어드레스를 보유하는 어드레스 버퍼(21)와, 통상의 데이터가 저장되는 메모리 매트(22)와, 어드레스 버퍼(21)에 보유되는 어드레스를 디코드하여, 메모리 매트(22) 중 어느 하나의 워드선을 활성화하는 X 디코더(23)와, 어드레스 버퍼(21)에 보유되는 어드레스를 디코드하여, 메모리 매트(22) 중 어느 하나의 비트선을 활성화하는 Y 디코더(24)와, MCU(1)로부터 받은 제어 신호(3)에 대응하여 데이터의 입출력 등의 제어를 행하는 CUI(25)와, MCU(1)로부터 받은 커맨드를 해석하여 반도체 메모리(2)의 전체적인 제어를 행하는 WSM(Write State Machine)(26)과, MCU(1)에 대하여 입출력되는 데이터를 보유하는 입출력 버퍼(27)와, 1 페이지분의 기입 데이터를 보유하는 페이지 버 퍼(28)와, 메모리 매트(22)로부터 판독된 데이터 및 스테이터스 중 어느 하나를 선택하여 입출력 버퍼(27)로 출력하는 멀티플렉서(29)와, 메모리 매트(22)로부터의 판독 데이터를 증폭하는 감지 증폭기 회로(30)와, 페이지 버퍼(28)에 보유되는 데이터를 메모리 매트(22)에 기입하는 기입 회로(31)와, 스테이터스를 보유하는 스테이터스 레지스터(32)와, 기입 회로(31) 등에 공급하는 고전압을 발생시키는 고전압 발생 회로(33)를 포함한다. 이들은 일반적인 불휘발성 메모리(플래시 메모리)의 구성과 마찬가지이다.
반도체 메모리(2)는 또한, 데이터 기입만을 행할 수 있고, 패스워드 등의 정보가 저장되는 메모리 매트(34)와, 어드레스 버퍼(21)에 보유되는 어드레스를 디코드하여, 메모리 매트(34) 중 어느 하나의 워드선을 활성화하는 X 디코더(35)와, 어드레스 버퍼(21)에 보유되는 어드레스를 디코드하여, 메모리 매트(34) 중 어느 하나의 비트선을 활성화하는 Y 디코더(36)와, 메모리 매트(34)로부터 판독된 데이터와 페이지 버퍼(28)에 보유되는 데이터를 비교하는 비교 회로(37)와, 메모리 매트(34)로부터의 판독 데이터를 증폭하는 감지 증폭기 회로(38)와, 페이지 버퍼(28)에 보유되는 데이터를 메모리 매트(34)에 기입하는 기입 회로(39)와, 기입 회로(39) 등에 공급하는 고전압을 발생시키는 고전압 발생 회로(40)를 포함한다. 이들은, 본 발명의 제1 실시예에서 새롭게 추가된 구성이다.
도 2에 도시한 바와 같이, 메모리 매트(34)로부터의 판독 데이터를 증폭하는 감지 증폭기 회로(38)는, 입출력 버퍼(27)에 접속되지 않기 때문에, 메모리 매트(34)에 기입된 데이터는 외부로 출력되는 일이 없다.
MCU(1)가 메모리 매트(34)(이하, 특정 영역이라고 도 함)에 패스워드 등의 데이터를 기입하는 경우, MCU(1)는 특정 영역 기입 전용 커맨드를 반도체 메모리(2)에 발행한다. 이 특정 영역 기입 전용 커맨드는 입출력 버퍼(27) 및 CUI(25)을 개재하여 WSM(26)에 입력된다. WSM(26)은 커맨드가 특정 영역 기입 전용 커맨드라고 판정되면, MCU(1)로부터 출력되는 데이터를 순차 페이지 버퍼(28)에 기입한다. 페이지 버퍼(28)에 1 페이지분의 데이터 기입되면, 기입 회로(39)는 페이지 버퍼(28)에 저장되는 데이터를 Y 디코더(36)를 개재하여 메모리 매트(34)에 기입한다.
또한, 특정 영역에 기입된 데이터와, 페이지 버퍼(28)에 저장되는 데이터를 비교하는 경우, MCU(1)는 특정 영역 비교 전용 커맨드를 반도체 메모리(2)에 발행한다. 이 특정 영역 비교 전용 커맨드는, 입출력 버퍼(27) 및 CUI(25)를 개재하여 WSM(26)에 입력된다. WSM(26)은 커맨드가 특정 영역 비교 전용 커맨드이라고 판정되면, 메모리 매트(34)에 저장되는 데이터를 판독한다. 비교 회로(37)는 메모리 매트(34)로부터 판독된 데이터와, 페이지 버퍼(28)에 저장되는 데이터를 비교하여, 그 비교 결과가 스테이터스 레지스터(32)에 저장된다. MCU(1)는 멀티플렉서(29) 및 입출력 버퍼(27)를 개재하여 스테이터스 레지스터(32)에 저장되는 스테이터스를 판독하는 것에 의해서, 특정 영역(34)에 저장되는 데이터와 페이지 버퍼(28)에 저장되는 데이터가 일치하는지 여부를 판정할 수 있다.
도 3은 본 발명의 제1 실시예에서의 반도체 기억 장치의 특정 영역(34)으로의 데이터 기입의 처리 수순을 설명하기 위한 흐름도이다. 우선, MCU(1)로부터 특 정 영역 기입 전용 커맨드가 입력되면(S11), WSM(26)에 의해서 이 커맨드가 해석된다.
계속해서, 특정 영역(34)에 기입되는 패스워드 등의 데이터가 MCU(1)로부터 출력되고, 그 데이터가 순차 페이지 버퍼(28)에 저장된다(S12). MCU(1)에서 받은 커맨드가 특정 영역 기입 전용 커맨드이기 때문에, 기입 회로(39)는 페이지 버퍼(28)에 저장된 데이터를 메모리 매트(34)에 순차 기입한다. 메모리 매트(34)로의 기입이 정상적으로 종료되면, MCU(1)는 스테이터스 레지스터(32)에 저장되는 스테이터스를 판독하여, 처리를 종료한다(S13).
도 4는 본 발명의 제1 실시예에서의 반도체 기억 장치의 특정 영역(34)의 데이터 소거의 처리 수순을 설명하기 위한 흐름도이다. 우선, MCU(1)로부터 특정 영역 소거 전용 커맨드가 입력되면(S21), WSM(26)에 의해서 이 커맨드가 해석된다.
MCU(1)로부터 받은 커맨드가 특정 영역 소거 전용 커맨드이기 때문에, 기입 회로(39)는 특정 영역(34)의 데이터 소거를 개시한다. 메모리 매트(34)의 데이터 소거가 정상적으로 종료되면, MCU(1)는 스테이터스 레지스터(32)에 저장되는 스테이터스를 판독하여, 처리를 종료한다(S22).
도 5는 본 발명의 제1 실시예에서의 반도체 기억 장치의 특정 영역(34)에 저장된 데이터의 비교 처리 수순을 설명하기 위한 흐름도이다. 우선, MCU(1)로부터 특정 영역 비교 전용 커맨드가 입력되면(S31), VVSM(26)에 의해서 이 커맨드가 해석된다.
계속해서, 비교되는 데이터(사용자가 입력한, 인증하기 위한 패스워드 등)가 MCU(1)로부터 출력되고, 그 데이터가 순차 페이지 버퍼(28)에 저장된다(S32). MCU(1)로부터 받은 커맨드가 특정 영역 비교 전용 커맨드이므로, 비교 회로(37)는 특정 영역(34)에 저장된 데이터를 순차 판독하고, 페이지 버퍼(28)에 저장된 데이터와 비교하여, 그 비교 결과가 스테이터스로서 스테이터스 레지스터에 저장된다(S33).
마지막으로, 스테이터스 레지스터(32)에 저장된 스테이터스가, 멀티플렉서(29) 및 입출력 버퍼(27)를 개재하여 MCU(1)로 출력되고(S34), 처리를 종료한다.
또, 페이지 버퍼(28)에 저장되는 비교 대상의 데이터는, 예를 들면, 사용자가 키보드 등을 이용하여 입력한 개인 패스워드 등이다. 특정 영역(34)에는 미리 이 개인 패스워드가 등록되어 있고, 특정 영역(34)에 저장된 데이터와, 페이지 버퍼(28)에 저장된 데이터가 비교되어 인증이 행하여진다.
도 6은 본 발명의 제1 실시예에서의 반도체 기억 장치의 실제 사용예를 설명하기 위한 흐름도이다. 이 처리 수순에서는 도 5를 이용하여 설명한 특정 영역(34)의 비교 처리가 삽입되어 있으며, 처리 도중에 반도체 메모리(2)에의 액세스가 허가되어 있는지 여부를 판정하는 것이다.
우선, MCU(1)는 다른 처리를 실행하고(S41), 반도체 메모리(2)에 액세스하는 경우에, 특정 영역 비교 전용 커맨드를 반도체 메모리(2)에 발행한다. 반도체 메모리(2)는 도 5에 도시하는 처리를 실행하여 MCU(1)로 스테이터스를 출력한다. MCU(1)는 반도체 메모리(2)로부터 받은 스테이터스를 참조하여, 특정 영역(34)의 내용 일치가 확인되지 않으면, 즉 인증에 실패하면(S42, NG), 처리를 중지한다. 또한, 특정 영역(34)의 내용 일치가 확인되면, 즉 인증에 성공하면(S44, OK), MCU(1)는 다른 처리를 실행한다(S44).
상술한 바와 같이, 특정 영역(34)의 내용은 외부로 출력되지 않기 때문에, 반도체 메모리(2)에 저장된 데이터를 다른 반도체 메모리에 복사한 경우라도, 특정 영역(34)의 내용(패스워드)이 다른 반도체 메모리에 복사되는 일은 없다. 따라서, MCU(1)가 도 6에 도시하는 처리를 실행하는 경우, 부정하게 복사된 반도체 메모리로부터는 특정 영역(34)의 내용이 일치하지 않음을 나타내는 스테이터스가 돌아오므로, 이후의 처리가 실행되지 않게 된다. 이와 같이 하여, 부정하게 복사된 반도체 메모리에 저장된 프로그램이 실행되는 것을 방지할 수 있다.
또한, 반도체 메모리(2)에 있어서, 비교 회로(37)가 특정 영역(34)의 내용이 일치하지 않는 것을 검출한 경우에 MCU(1)로부터의 모든 커맨드, 또는 일부 커맨드를 접수하지 않게 하여, 부정하게 복사된 반도체 기억 장치의 동작을 정지하도록 하여도 좋다.
이상 설명한 바와 같이, 본 실시예에서의 반도체 기억 장치에 따르면, 비교 회로(37)가 특정 영역(34)에 저장된 데이터와, MCU(1)로부터 받아서 페이지 버퍼(28)에 저장된 데이터를 비교하고, 비교 결과를 스테이터스로서 MCU(1)로 되보내도록 했기 때문에, MCU(1)는 반도체 메모리가 부정하게 복사된 것인지 여부를 판정할 수 있으며, 부정하게 복사된 반도체 메모리에 저장된 프로그램이 실행되는 것을 방지하는 것이 가능해졌다.
(제2 실시예)
본 발명의 제1 실시예의 반도체 기억 장치에 있어서는, 특정 영역 기입 전용 커맨드 및 특정 영역 소거 전용 커맨드를 이용하면, 특정 영역(34)에 저장되는 데이터를 재기입할 수 있다. 따라서, 이들 전용 커맨드를 이용한 부정 복사를 방지할 수 없다. 본 발명의 제2 실시예의 반도체 기억 장치에서는 더욱 시큐러티 기능을 강화한 것이다.
본 발명의 제2 실시예에서의 반도체 기억 장치의 개략 구성 및 반도체 메모리의 개략 구성은, 도 1에 도시하는 제1 실시예에서의 반도체 기억 장치의 개략 구성 및 도 2에 도시하는 제1 실시예에서의 반도체 메모리(2)의 개략 구성과 마찬가지이다. 따라서, 중복되는 구성 및 기능의 상세한 설명은 반복하지 않는다.
도 7은 본 발명의 제2 실시예에서의 반도체 기억 장치의 특정 영역(34)으로의 데이터 기입 처리 수순을 설명하기 위한 흐름도이다. 우선, MCU(1)로부터 특정 영역 기입 전용 커맨드가 입력되면(S51), WSM(26)에 의해서 이 커맨드가 해석된다.
계속해서, 특정 영역(34)에 저장되는 패스워드 등의 데이터와 비교하기 위한 데이터가 MCU(1)로부터 출력되고, 그 데이터가 순차 페이지 버퍼(28)에 저장된다(S52). 비교 회로(37)는 특정 영역(34)에 저장된 데이터를 순차 판독하여, 페이지 버퍼(28)에 저장된 데이터와 비교한다(S53).
특정 영역(34)의 내용 일치가 확인되지 않으면, 즉 인증에 실패하면(S53, NG), 데이터 기입을 중지한다(S54). 또한, 특정 영역(34)의 내용 일치가 확인되면, 즉 인증에 성공하면(S53, OK), 특정 영역(34)에 기입되는 패스워드 등의 데이 터가 MCU(1)로부터 출력되고, 그 데이터가 순차 페이지 버퍼(28)에 저장된다(S55).
기입 회로(39)는 페이지 버퍼(28)에 저장된 데이터를 메모리 매트(34)에 순차 기입한다. 그리고, 메모리 매트(34)에의 기입이 정상적으로 종료되면, MCU(1)는 스테이터스 레지스터(32)에 저장되는 스테이터스를 판독하고, 처리를 종료한다(S56).
도 8은 본 발명의 제2 실시예에서의 반도체 기억 장치의 특정 영역(34)의 데이터 소거 처리 수순을 설명하기 위한 흐름도이다. 우선, MCU(1)로부터 특정 영역 소거 전용 커맨드가 입력되면(S61), WSM(26)에 의해서 이 커맨드가 해석된다.
계속해서, 특정 영역(34)에 저장되는 패스워드 등의 데이터와 비교하기 위한 데이터가 MCU(1)로부터 출력되고, 그 데이터가 순차 페이지 버퍼(28)에 저장된다(S62). 비교 회로(37)는 특정 영역(34)에 저장된 데이터를 순차 판독하여, 페이지 버퍼(28)에 저장된 데이터와 비교한다(S63).
특정 영역(34)의 내용 일치가 확인되지 않으면, 즉 인증에 실패하면(S63, NG), 데이터 소거를 중지한다(S64). 또한, 특정 영역(34)의 내용 일치가 확인되면, 즉 인증에 성공하면(S63, OK), 기입 회로(39)는 특정 영역(34)의 데이터 소거를 개시한다. 메모리 매트(34)의 데이터 소거가 정상적으로 종료되면, MCU(1)는 스테이터스 레지스터(32)에 저장되는 스테이터스를 판독하고, 처리를 종료한다(S65).
이상 설명한 바와 같이, 본 실시예에서의 반도체 기억 장치에 따르면, 특정 영역 기입 전용 커맨드 또는 특정 영역 소거 전용 커맨드의 실행 시에, 비교 회로(37)가 특정 영역(34)에 저장된 데이터와, MCU(1)로부터 받아 페이지 버퍼(28)에 저장된 데이터를 비교하여, 일치하는 경우에만 특정 영역(34)에의 데이터 기입 또는 특정 영역(34)의 데이터 소거를 행하도록 했기 때문에, 본 발명의 제1 실시예에서의 효과와 비교하여, 반도체 메모리(2)의 시큐러티를 더욱 높이는 것이 가능하게 되었다.
본 발명을 상세하게 설명하여 나타내었지만, 이것은 예시를 위한 것일 뿐이고, 한정되는 것이 아니며, 발명의 정신과 범위는 첨부한 청구범위에 의해서만 한정된다는 것을 명백하게 이해할 수 있을 것이다.
이상 설명한 바와 같이, 부정 복사가 행하여진 경우라도, 특정 영역의 정보는 복사되지 않기 때문에, 외부 장치는 이 반도체 메모리가 부정하게 복사된 것인지 여부를 용이하게 판정하는 것이 가능해진다.
또한, 부정 복사가 행하여진 경우라도, 특정 영역의 정보는 복사되지 않기 때문에, 반도체 메모리의 정상적인 동작이 행하여지지 않게 되어, 부정 사용을 방지하는 것이 가능해진다.

Claims (2)

  1. 통상의 기억 영역 이외에 마련되고, 외부로부터의 판독이 불가능한 특정 기억 영역과,
    외부로부터 입력된 정보가 저장되는 버퍼와,
    상기 특정 기억 영역에 저장되는 시큐러티 정보와 상기 버퍼에 저장되는 정보를 비교하는 비교부와,
    상기 비교부에 의한 비교 결과를 스테이터스로서 외부로 출력하기 위한 출력부
    를 포함하는 반도체 메모리.
  2. 통상의 기억 영역 이외에 마련되고, 외부로부터의 판독이 불가능한 특정 기억 영역과,
    외부로부터 입력된 정보가 저장되는 버퍼와,
    상기 특정 기억 영역에 저장되는 시큐러티 정보와 상기 버퍼에 저장되는 정보를 비교하는 비교부와,
    상기 비교부에 의해서 일치가 검출되지 않는 경우에는, 상기 반도체 메모리의 일부 동작을 정지시키는 제어부
    를 포함하는 반도체 메모리.
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