JP2008129820A - 半導体記憶装置および電子情報機器 - Google Patents

Abstract

【課題】パスワードを知り得る正規なユーザによって一度設定されたパスワードを、第三者によるパスワードの不正な書き換えを制限しつつ、容易に書き換える。
【解決手段】再書き込み識別回路４により各列が順次選択されてパスワードデータ入力部３からパスワードデータがパスワード記憶ビット列群５に格納される。初回書き込み時には、パスワードデコーダ回路６により最初のパスワード記憶ビット列５−０のデータが内部パスワードデータとして内部パスワードデータレジスタ７に格納される。また、パスワード書き換え時には、初回に設定登録されたパスワードデータを元にパスワードデコーダ回路６により例えばＥＸＯＲ演算などの演算が行われて内部パスワードデータが生成され、これが内部パスワードデータレジスタ７に格納される。
【選択図】図１

Description

本発明は、パスワードを用いた不正読み出し防止・解除機能を持った半導体記憶装置およびこれを不正読み出し防止・解除部に用いた電子情報機器に関する。

従来、例えばフラッシュメモリなどの半導体記憶装置において、不正にデータが読み出されて使用されることを防止するために、予め設定登録されたパスワードを正規のユーザが外部から入力することにより、定められたメモリ空間において不正読み出し防止機能を解除させて正しくデータを読み出せるようにする技術が提案されている。このように、パスワードを用いた不正読み出し防止・解除機能は、セキュリティ機能と総称されており、これは例えば特許文献１〜４に開示されている。この種の従来の半導体記憶装置について、図３を用いて説明する。

図３は、従来の半導体記憶装置の要部構成例を示すブロック図である。

図３において、従来の半導体記憶装置２０は、主記憶装置としてデータが格納されるフラッシュメモリなどのメモリアレイ２１と、パスワードデータが格納されているパスワード記憶ビット列２２と、コマンドデータが外部より入力されるコマンド入力ビット列２３と、パスワード記憶ビット列２２およびコマンド入力ビット列２３からの各出力を比較して両者が一致するか否かを検出する一致検出回路２４と、この一致検出回路２４からの検出結果に応じて、メモリアレイ２１からのデータ出力を制御して出力パッド２６からのデータ出力を可能とする出力制御回路２５とを備えている。

この場合、パスワード記憶ビット列２２は１列しか設けられていない。外部から入力されるパスワードデータは、パスワード記憶ビット列２２に格納され、そのデータが一致検出回路２４に供給される。外部から入力されるコマンドデータは、予め定められたシーケンスによる不正読み出し防止機能を解除させるためのデータであって、これはコマンド入力ビット列２３に格納されて、そのデータが一致検出回路２４に供給される。

一致検出回路２４では、パスワード記憶ビット列２２からのパスワードデータと、コマンド入力ビット列２３からのコマンドデータとが比較され、これらが一致しているか否かが検出され、その検出結果が出力制御回路２５に供給される。

一致検出回路２４でパスワードデータとコマンドデータとが一致した場合には、不正読み出し防止機能を解除して、出力制御回路２５によって、メモリアレイ２１からのデータを出力パッド２６から出力可能とする。

一致検出回路２４でパスワードデータとコマンドデータとが一致していない場合には、不正読み出し防止機能が働き、出力制御回路２５によって、インバリッドなデータが出力パッド２６から出力されて、不正な読み出しから内部データを保護することができる。
特開２００５−１４９１３８号公報 特開２００４−５７８５号公報 特開２００１−５７２９号公報 特開２００３−３３１２４１号公報

しかしながら、このようなパスワードを用いた不正読み出し防止・解除機能を持つ従来の半導体記憶装置では、パスワードの設定登録は１回のみであり、この設定登録後は、パスワードデータの消去および書き換え（上書き）を一切行うことができない構成とされている。これは、一度登録されたパスワードが書き換え可能となった時点で既に不正防止を無意味にしてしまうセキュリティホールを有することになるため、正規なユーザ以外の第三者によるパスワードの不正な書き換えを制限する必要があるからである。

さらに、パスワードの解読を困難としてセキュリティレベルを向上させるために、パスワードのビット数はある程度以上とされており、パスワードの設定登録時には例えば１６ビットずつ複数回に分けて設定登録するという手段を用いざるを得ず、パスワードの登録自体にも手間がかかっていた。

パスワード自体は、入力時など様々な方法で解読され、不正に盗まれてしまうケースもある。このため、ユーザ自身によって、自分で設定したパスワードを定期的または不定期に書き換えることによってセキュリティレベルを向上させているという現状がある。ソフトウェアによるパスワードの書き換えは、既にＯＳなどに導入されているが、半導体記憶装置というハードウェア自体にセキュリティホールを発生させないパスワード書き換え機能を備えた半導体記憶装置は未だ実現されていない。

本発明は、上記従来の問題を解決するもので、パスワードを用いた不正読み出し防止・解除機能を備え、パスワードを知り得る正規なユーザによって一度設定されたパスワードを、第三者によるパスワードの不正な書き換えを制限しつつ、手間なく容易に書き換えることができる半導体記憶装置およびこれを不正読み出し防止または解除部に用いた電子情報機器を提供することを目的とする。

本発明の半導体記憶装置は、外部からパスワードを入力して内部パスワードと照合することにより不正読み出し防止機能を解除可能とする半導体記憶装置において、設定用のパスワードデータを格納するためのパスワード記憶ビット列を複数列有するパスワード記憶ビット列群が設けられ、各列に該設定用のパスワードデータを順次または不順次に格納可能とし、格納された設定用のパスワードデータを用いて該内部パスワードが生成されて書き換え可能とされているものであり、そのことにより上記目的が達成される。

また、好ましくは、本発明の半導体記憶装置において、設定用にパスワードデータが入力された場合、前記パスワード記憶ビット列に既にパスワードデータが格納されているか否かを判別し、該パスワードデータが格納されていないパスワード記憶ビット列に該設定用のパスワードデータを格納する再書き込み識別回路をさらに有する。

さらに、好ましくは、本発明の半導体記憶装置における再書き込み識別回路は、前記設定用のパスワードデータを、パスワードデータが前回格納されたパスワード記憶ビット列に隣接する次のデータ未格納のパスワード記憶ビット列に順次格納する。

さらに、好ましくは、本発明の半導体記憶装置における再書き込み識別回路は、前記パスワード記憶ビット列に既に格納されたパスワードデータが消去または上書きされないように、該パスワードデータが格納されたパスワード記憶ビット列を非選択状態とする。

さらに、好ましくは、本発明の半導体記憶装置における再書き込み識別回路は、パスワードが設定登録された回数をカウントするパスワード設定登録カウンタ回路を有し、該パスワード登録カウンタ回路のカウント値にしたがって、前記パスワード記憶ビット列が順次選択されている。

さらに、好ましくは、本発明の半導体記憶装置において、前記パスワード記憶ビット列群を構成するパスワード記憶ビット列は少なくとも１６ビットである。

さらに、好ましくは、本発明の半導体記憶装置におけるパスワード記憶ビット列群は、列選択回路および行選択回路によって行および列を選択することによって任意にパスワード記憶ビット列を選択可能なマトリクス状に構成され、初めに先頭のパスワード記憶ビット列が選択されてパスワードデータが格納された後、次のパスワード記憶ビット列に列選択番号が順次インクリメントされてパスワードデータが格納される。

さらに、好ましくは、本発明の半導体記憶装置において、前記パスワード記憶ビット列群からの出力をデコードして内部パスワードデータを生成するパスワードデコーダ回路と、該内部パスワードデータが格納される内部パスワードデータ記憶部とを有する。

さらに、好ましくは、本発明の半導体記憶装置において、初回にパスワードが登録されることにより前記パスワード記憶ビット列にパスワードデータが格納されて任意のメモリアレイ空間に対して選択的に不正読み出し防止機能が有効とされた場合には、該パスワードデータ自体が不正読み出し防止機能を解除させるために必要な内部パスワードデータとして前記内部パスワードデータ記憶部に格納され、２回目にパスワードが登録されることにより該初回のパスワード記憶ビット列とは別のパスワード記憶ビット列にパスワードデータが格納された場合には、該初回のパスワード記憶ビット列に格納されたパスワードデータと該２回目のパスワード記憶ビット列に格納されたパスワードデータとが前記パスワードデコーダ回路によって演算され、その演算結果が内部パスワードデータとして該内部パスワードデータ記憶部に新たに格納される。

さらに、好ましくは、本発明の半導体記憶装置において、３回目以降にパスワードを登録する場合、前記初回および２回目以降のパスワード記憶ビット列とは別のパスワード記憶ビット列にパスワードデータが格納され、初回または２回目以降にパスワード記憶ビット列に既に格納されたパスワードデータと、３回目以降に該別のパスワード記憶ビット列に格納されたパスワードデータとが前記パスワードデコーダ回路によって演算され、その演算結果が内部パスワードデータとして該内部パスワードデータ記憶部に新たに格納される。

さらに、好ましくは、本発明の半導体記憶装置において、初回にパスワードが登録されることにより前記パスワード記憶ビット列にパスワードデータが格納されて任意のメモリアレイ空間に対して選択的に不正読み出し防止機能が有効とされた場合には、該パスワードデータ自体が不正読み出し防止機能を解除させるために必要な内部パスワードデータとして前記内部パスワードデータ記憶部に格納され、２回目以降にパスワードデータが登録されることにより該パスワード記憶ビット列とは別のパスワード記憶ビット列にパスワードデータが格納された場合には、該別のパスワード記憶ビット列に格納されたパスワードデータと該内部パスワードデータとが前記パスワードデコーダ回路によって演算され、その演算結果が内部パスワードデータとして該内部パスワードデータ記憶部に新たに格納される。

さらに、好ましくは、本発明の半導体記憶装置におけるパスワードデコーダ回路は、前記パスワードデータを演算する際に、前記再書き込み識別回路に設けられ、パスワードが設定登録された回数をカウントするパスワード登録カウンタ回路のカウント値にしたがって、被演算対象パスワードデータを選択する。

さらに、好ましくは、本発明の半導体記憶装置におけるパスワードデコーダ回路は、２つの被演算対象パスワードデータに対して各ビット毎に所定演算をして前記内部パスワードを生成する。

さらに、好ましくは、本発明の半導体記憶装置における所定演算は、排他的論理和演算または該排他的論理和演算の反転である。

さらに、好ましくは、本発明の半導体記憶装置において、内部データが格納されるメモリアレイと、該メモリアレイに格納された内部データを読み出す際に、予め設定登録された内部パスワードと外部から入力された外部パスワードとを比較して一致するか否かを検出する一致検出回路と、該一致検出回路によって、両パスワードが一致した場合に該メモリアレイからの内部データを出力させ、該両パスワードが一致しない場合に内部データを出力させないか、またはインバリッドなデータを出力させる出力制御回路とをさらに有する。

さらに、好ましくは、本発明の半導体記憶装置におけるメモリアレイはフラッシュメモリまたは不揮発性メモリである。

さらに、好ましくは、本発明の半導体記憶装置において、ネットワークを介して外部から前記パスワードの設定登録が行われる。

本発明の電子情報機器は、本発明の上記半導体記憶装置を内部データの不正読み出し防止・解除部に用いたものであり、そのことにより上記目的が達成される。

上記構成により、以下に、本発明の作用について説明する。

本発明にあっては、パスワードを用いた不正読み出し防止・解除機能を有する半導体記憶装置において、パスワードデータを格納させるためのメモリ空間として、１列につき少なくとも１６ビットのパスワード記憶ビット列を複数列有するパスワード記憶ビット列群が設けられており、各パスワード記憶ビット列に順次または不順次にパスワードデータを設定登録することによって、内部パスワードを書き換え可能としている。

パスワードの書き換えに際しては、初回に設定登録されたパスワードデータを元にＥＸＯＲなどの各種演算によって再設定させたい内部パスワードデータを生成することが可能となるようなパスワードデータを、既にデータが格納されていないパスワード記憶ビット列に書き込むことによって、パスワードデータに対応した内部パスワードを再設定することが可能となる。

このためには、一度設定されたパスワードをユーザが記憶しておく必要があるが、それ以後、内部パスワードを書き換えたい場合に、再設定させる内部パスワードを書き込むのではないため、即ち、設定時の入力パスワードと照合用の内部パスワードとは異なっているため、設定時の入力パスワードの書き込み過程を第三者に読み取られた場合であっても、書き込まれた入力パスワードとは異なる内部パスワードによって不正読み出し防止・解除機能が管理されているため、パスワード設定登録時点からのセキュリティを向上させることが可能となる。

以上により、本発明によれば、パスワードの設定登録を複数回、手間なく容易に行うことが可能で、初回パスワードを知り得る正規なユーザ以外は、設定された内部パスワードを用いて不正読み出し防止機能を解除することが不可能となる。また、パスワードのビット数が少ない場合、例えば１６ビットであっても、定期的または不定期的に書き換え回数や書き換え頻度を増やすことにより、セキュリティレベルを十分高く設定することができる。

また、パスワード記憶ビット列を複数列有するパスワード記憶ビット列群を設けたことにより、ハードウェアによってセキュリティを保つことができるため、不正読み出し防止・解除機能を構成するソフトウェアの外部への流出がなく、万一パスワードなどが様々な事情で流出した場合であっても、個人情報の閲覧など第３者による不正な利用を防ぐために、新たにパスワードを書き込むだけで内部パスワードを手間なく容易に変更することができる。したがって、セキュリティ保護だけでなく、本発明の半導体記憶装置を用いた電子情報機器の名義変更や譲渡時などに、新たにパスワードを書き込むなど、自ら使用できなくすることによって、自己防衛することも可能になる。

さらに、パスワードの書き換えに関しては、ネットワークなどを介して外部から操作可能とする必要がある場合もあるが、その場合にも、外部からの命令によって内部パスワードを書き換えることによって、半導体記憶装置が実装された状態で電子情報機器などの製品を使用不可能な状態にすることもできる。

以下に、本発明の半導体記憶装置の実施形態について、図面を参照しながら詳細に説明する。

図１は、本発明の実施形態に係る半導体記憶装置の要部構成例を示すブロック図である。

図１において、本実施形態の半導体記憶装置１は、主記憶装置としてデータが格納される読み出し・書き込み可能なフラッシュメモリや不揮発性メモリなどのメモリアレイ２と、パスワードデータが入力されるパスワードデータ入力部３と、パスワードデータ入力部３からのパスワードデータをパスワード記憶ビット列に書き込むための再書き込み識別回路４と、パスワードデータ入力部３からのパスワードデータが再書き込み識別回路４により格納されるパスワード記憶ビット列群５と、このパスワード記憶ビット列群５からの出力データをデコードして、この出力データに対応する内部パスワードデータを生成するパスワードデコーダ回路６と、この内部パスワードデータが格納される内部パスワードデータ記憶部としての内部パスワードデータレジスタ７と、外部からコマンドデータ（外部パスワード）が入力されるコマンド入力ビット列８と、この内部パスワードデータレジスタ７およびコマンド入力ビット列８からの各出力データを比較して、これらが一致するか否かを検出する一致検出回路９と、この一致検出回路９からの検出結果に応じてメモリアレイ２からのデータを出力制御して出力パッド１０から出力可能とする出力制御回路１１とを備えている。

この半導体記憶装置１において、再書き込み識別回路４は、次の（１）〜（３）の機能を有している。

（１）パスワードデータ入力部３からのパスワードデータが書き込まれるときに、そのパスワードデータが所定のシーケンスにしたがって設定登録されたものであるか、または単に書き込まれたままの状態であるかを識別する。

（２）パスワード記憶ビット列５−０〜５−ｎに既にパスワードが格納されているか否かを判別してパスワードが格納されるべきパスワード記憶ビット列、前回格納した次のパスワード記憶ビット列を選択してパスワードデータを格納させる。

（３）パスワードデータの登録が完了した時点で、パスワードが消去または上書きされないようにパスワードが格納されたパスワード記憶ビット列を非選択としてそのパスワード記憶ビット列のパスワードデータを保護する。

即ち、再書き込み識別回路４は、設定用にパスワードデータが入力された場合、パスワード記憶ビット列に既にパスワードデータが格納されているか否かを判別し、パスワードデータが格納されていないパスワード記憶ビット列に設定用の新たなパスワードデータを格納する。この場合、新たなパスワードデータは、パスワードデータを前回格納したパスワード記憶ビット列に隣接する次のパスワード記憶ビット列に順次格納される。

パスワード記憶ビット列群５には、設定用のパスワードデータを格納させるための不揮発性メモリ空間として、複数のパスワード記憶ビット列５−０、５−１、・・・、５−ｎ（ｎは自然数）が設けられており、各列は不揮発性の任意のビット（ｂｉｔ）数によって構成されている。そのビット数は、セキュリティレベルにより適切な数に設定され、少なくとも１６ビット、例えば１６ビットまたは６４ビットとされている。ここでは、１６ビットのパスワード記憶ビット列５−ｎを用いる。また、図１においては、パスワード記憶ビット列を（ｎ＋１）個としているが、この個数については、少なくとも２個以上とされている。

パスワードデコーダ回路６は、これらのパスワード記憶ビット列群５からの各出力データをデコードし、今回登録されたパスワードデータと、それ以前に登録されたパスワードデータとを各ビット毎に演算、例えばＥＸＯＲ演算（排他的論理和演算；同一入力でＬ出力）やＮＯＴＥＸＯＲ演算（排他的論理和演算を反転；同一入力でＨ出力）などをすることによって、設定登録された二つのパスワードデータに対応した、使用者が設定したい内部パスワードを生成するために設けられている。ここでは、設定登録された二つのパスワードデータに対応した内部パスワードを生成するためにＥＸＯＲ演算を行う。

内部パスワードデータレジスタ７は、揮発性メモリであって、パスワードデコーダ回路６によって生成された内部パスワードデータを格納するために設けられている。不正読み出し防止機能は、パスワードデータ入力部３により書き込まれたパスワードデータではなく、内部パスワードデータレジスタ７に格納された内部パスワードデータを用いて解除されるようになっている。

上記構成により、以下に、本実施形態の半導体記憶装置１の動作について説明する。

まず、外部からパスワードデータ入力部３により設定用のパスワードデータが入力されると、再書き込み識別回路４によって、その入力パスワードが所定のシーケンスにしたがって登録が完了されたものであるのか、または登録が未完了で単に書き込まれたままの状態であるかが識別される。登録が完了した入力パスワードは有効であり、単に書き込まれただけの入力パスワードは有効ではなく、前回に登録した入力パスワードが有効状態を維持している。登録が完了かどうかを識別し、これによって、次の内部パスワードデータを得るために演算処理が実行される。

次に、再書き込み識別回路４によって、パスワード記憶ビット列５−０〜５−ｎに既にパスワードデータが格納されているか否かが判別され、設定登録されたパスワードデータが消去または上書きされないように、既にパスワードデータが格納されているパスワード記憶ビット列５−ｎは非選択とされ、前回パスワードデータが格納されたパスワード記憶ビット列５−ｎの次の隣接列が順次選択される。このように、再書き込み識別回路４によって、パスワードデータが格納されるべきパスワード記憶ビット列５−ｎが順次選択されて、パスワードデータが格納される。例えば、最初にパスワードデータ入力部３からのパスワードデータが所定のシーケンスによって設定登録された場合、パスワード記憶ビット列５−０に対してパスワードデータが書き込まれる。

さらに、パスワードデコーダ回路６は、初回、パスワード記憶ビット列５−０に対してパスワードデータが書き込まれた場合、この設定登録されたパスワードデータ自体を、内部パスワードとして内部パスワードデータレジスタ７に格納する。この場合、通常照合時に、メモリアレイ２からデータを正しく読み出すためには、外部から所定のシーケンスにより不正読み出し防止機能を解除させるためのデータであるコマンドデータが入力されてコマンド入力ビット列８に入力される必要がある。

その後、一致検出回路９によって、初回に設定登録されて内部パスワードデータレジスタ７に格納された内部パスワードデータと、コマンド入力ビット列８に格納されたコマンドデータ（外部パスワードデータ）とが各ビット毎に比較される。両者が完全に一致した場合に、一致検出回路９からの一致信号により出力制御回路１１の不正読み出し防止機能が解除されて、出力制御回路１１によって、メモリアレイ２からのデータが出力パッド１０に出力されるように制御される。また、両者が一致しない場合には、一致検出回路９からの一致信号が出力せず、これによって、出力制御回路１１の不正読み出し防止機能が解除されずに働いたままであり、出力制御回路１１によって、「１１１・・１」または「０００・・０」などのインバリッドなデータが出力パッド１０から出力されるか、またはメモリアレイ２からの内部データが出力されず、不正な読み出しからメモリアレイ２の内部データが保護される。なお、ここで、所定のシーケンスとは、例えばパスワードを登録するために従来から用いられているシーケンスを用いることができる。

上述したように、本実施形態の半導体記憶装置１において、初回のパスワードの設定登録については、従来技術の場合と類似しているが、パスワードを書き換えるための２回目以降のパスワード設定登録は、従来技術とは全く異なるものとなる。

以下に、この２回目以降のパスワード設定登録について詳細に説明する。

まず、初回にパスワードが登録された状態が前提となるため、図１において、パスワード記憶ビット列５−０には既に任意のパスワードデータが格納されているものとする。また、パスワード記憶ビット列５−０に前回、パスワードデータが格納されているため、再書込識別回路４によって、パスワード記憶ビット列５−０に設定されたパスワードデータを消去または上書きすることができないように書き込み制御回路から切り離され（接続用のトランジスタをオフ状態にするなど非選択状態とする）、２回目の再登録時に、自動的に最初のパスワード記憶ビット列５−０に隣接する次の未格納のパスワード記憶ビット列５−１が選択される。パスワード再登録（書き換え）は、上述した所定のシーケンスにしたがって行われることになるが、その際、どのようなパスワードデータであっても、パスワード記憶ビット列５−１に格納される。また、データがパスワード記憶ビット列５−１に入力設定用のパスワードデータが格納され、内部的にパスワードの登録手続きが行われた場合、今度はパスワード記憶ビット列５−１も自動的に書き込み制御回路から切り離され、２度とパスワードデータが書き込まれないように非選択状態になる。

これと同時に、パスワードデコーダ回路６によって、パスワード記憶ビット列群５においてパスワード記憶ビット列５−０およびパスワード記憶ビット列５−１の両者にパスワードデータが格納されたことが認識され、これらのパスワードデータの各ビットがそれぞれ演算処理される。例えば、パスワード記憶ビット列５−０およびパスワード記憶ビット列５−１に格納されたパスワードデータの各ビットがＥＸＯＲ演算（同一入力でＬ出力「０」）され、その演算結果が内部パスワードデータとして内部パスワードデータレジスタ７に格納される。

即ち、初回にパスワードが設定登録されることによりパスワード記憶ビット列５−０にパスワードデータが格納されて任意のメモリアレイ空間に対して選択的に不正読み出し防止機能が有効とされた場合には、そのパスワードデータ自体が不正読み出し防止機能を解除させるために必要な内部パスワードデータとして内部パスワードデータレジスタ７に格納され、２回目にパスワードデータが設定登録されることによりパスワード記憶ビット列５−０とは別のパスワード記憶ビット列５−１にパスワードデータが格納された場合には、別のパスワード記憶ビット列５−１に格納されたパスワードデータと内部パスワードデータとがパスワードデコーダ回路６によって演算され、その演算結果が内部パスワードデータとして内部パスワードデータレジスタ７に新たに格納される。

その後、パスワードを用いて不正読み出し防止機能を解除させるために必要なデータとして、内部パスワードデータレジスタ７に格納されたデータそのものが、所定のシーケンスにしたがってコマンド入力ビット列８にコマンドデータとして書き込まなければ、メモリアレイ２からデータを正しく読み出すことができない。即ち、本実施形態の半導体記憶装置１において、パスワードの書き換え時に、２回目以降にパスワードデータとしてパスワード記憶ビット列群５に登録されたパスワードデータそのものは、内部パスワードデータとして動作せず、初回パスワードデータと２回目のパスワードデータとの演算結果により、内部パスワードデータが確定され、これが内部パスワードデータレジスタ７に書き込まれている。これによって、パスワードにより不正読み出し防止機能を解除させるためには、この内部パスワードデータを外部から入力する必要がある。

さらに、３回目以降のパスワード設定登録においても、２回目の設定登録の場合と同様に、パスワードの書き換えを行うことができる。このパスワードの書き換えの際には、パスワードデコーダ回路６によって新たに設定登録されたパスワードデータと、演算される被演算データは、常に、内部パスワードデータレジスタ７内に格納されたデータである。

即ち、内部パスワードデータレジスタ７に格納された内部パスワードデータは、常に初回に登録されたパスワードを基に特定の演算を行うことにより一意的に決定されていることになり、それによってセキュリティレベルを向上させることができる。したがって、初回に登録されたパスワードを知らない第三者が、パスワードを所定のシーケンスにしたがって不正に設定登録したとしても、初回登録時のパスワードを知り得ない限り、メモリアレイ２からの内部データを読み出せない。

例えば、ＳＴＢや個人課金情報を扱う電子情報機器において、仮に内部パスワードが漏洩されたことが判明した場合、即時に外部からリモート処理を行うことができるようにしておけば、内部パスワードを外部から書き換えることも可能である。また、銀行のＡＴＭなどの電子情報機器において、利用されるキャッシュカードやインターネット上のモバイルバンキングにおいて利用されているパスワードの変更のような作業についても、システム上で定期的に行うことによって、重要データの外部への漏洩を防ぐことも可能になる。従来のパスワードを用いた不正読み出し防止機能を備えた半導体記憶装置においては、パスワードの登録回数についてはほぼ１回、もしくはその回数については言及されていなかったが、本発明によれば、その回数もハードウェア的にパスワード記憶ビット列が搭載され得る限り、複数回行うことが可能になる。また、不正読み出し防止機能を構成するソフトウェアの外部へのデータの漏れもない。

なお、本実施形態の半導体記憶装置１において、再書き込み識別回路４は、パスワードデータの書き込みが行われた際に、そのパスワードデータが登録されたものか、または単に書き込まれたままの状態であるのかということを識別する機能を有している。また、パスワードの登録が行われて初めて内部パスワードが有効となるが、その際、次回以降にパスワードデータが書き込まれたときに２度と同じパスワード記憶ビット列が選択されないようにするためのデコード回路が再書き込み識別回路４に設けられている。

このデコード回路は、既にパスワードデータが格納されたパスワード記憶ビット列５−ｎに対して、次のパスワード記憶ビット列５−ｎ＋１を自動的に書き込み可能にするための回路であり、パスワードの設定登録が行われたか否かを識別する不揮発性記憶ビットによりパスワード記憶ビット列の選択または非選択が行われる。パスワード記憶ビット列群５に設けられたパスワード記憶ビット列の数には限りがあるため、パスワードの登録回数がパスワード記憶ビット列群５に設けられたパスワード記憶ビット列５−ｎの総数よりも多くなった場合には、それ以上のパスワード設定登録が行われないように制御する制御回路が再書き込み識別回路４に設けられている。

以下に、本実施形態の半導体記憶装置１に設けられた再書き込み識別回路４、パスワード記憶ビット列群５、パスワードデコーダ回路６および内部パスワードデータレジスタ７の動作について、図２を用いてさらに詳しく説明する。

図２は、図１の再書き込み識別回路４、パスワード記憶ビット列群５、パスワードデコーダ回路６および内部パスワードデータレジスタ７のさらに具体例を示すブロック図である。

図２において、図１の再書き込み識別回路４は、パスワードが設定登録された回数をカウントするパスワード設定登録カウンタ回路４１と、パスワード書き込み制御信号を発生するパスワード書き込み制御信号発生部４２と、パスワード登録制御信号を発生するパスワード登録制御信号発生部４３と、設定用のパスワードデータが入力されるパスワードデータバス４４とを有している。

このパスワード登録カウンタ回路４１には、パスワードが書き込まれる際にアクティブになるパスワード書込制御信号発生部４２と、パスワードが登録される際にアクティブになるパスワード登録制御信号発生部４３とが接続されている。

パスワード記憶ビット列群５は、列選択回路および行選択回路によって行および列を選択することによって任意にパスワード記憶ビット列を選択可能なマトリクス状に構成されており、パスワード登録カウンタ回路４１から出力されるパスワード記憶ビット書込制御信号４２−０〜４２−ｎとパスワード記憶ビット登録制御信号４３−０〜４３−ｎとが、パスワード記憶ビット列５−０〜５−ｎにそれぞれ接続されている。さらに、パスワードデータバス４４がｎ個のパスワード記憶ビット列５−０〜５−ｎにそれぞれ接続されている。それぞれのパスワード記憶ビット列からの出力バス５１−０〜５１−ｎはパスワードデコーダ回路６に並列に接続されている。パスワードデコーダ回路６からの出力は内部パスワードデータレジスタ７に接続されている。

上記構成により、以下に、図２の各構成部の動作について説明する。

まず、パスワードデータ入力部３によりパスワードデータが外部から書き込まれることによって動作が開始される。即ち、予め定められたシーケンスにしたがって入力パスワードデータが書き込まれる場合に、パスワードデータバス４４によってパスワードデータが各パスワード記憶ビット列５−０〜５−ｎに伝達される。このとき、パスワード登録カウンタ回路４１では、初期値（カウント値）”０”によって、初回のデータ書き込みであると識別されるため、パスワード書き込み制御信号発生部４２がアクティブ状態となってパスワード登録カウンタ回路４１を介してパスワード記憶ビット列５−０が選択され、パスワード記憶ビット列５−０にパスワードデータバス４４からのパスワードデータが格納される。このパスワードデータのパスワード記憶ビット列５−０への格納が完了してから、予め定められたパスワード登録シーケンスにしたがってパスワードが設定登録されると、パスワード登録制御信号４３がアクティブ状態となり、パスワード登録カウンタ回路４１において、パスワード登録回数がインクリメントされる。これにより、有効なパスワードとして、パスワード記憶ビット列５−０に格納されたデータが正式に内部パスワードデータとして認識される。

この内部パスワードデータ認識動作としては、初回のパスワード登録である旨が、パスワード記憶ビット書込制御信号４２−０とパスワード記憶ビット登録制御信号４３−０とがパスワードデコーダ回路６に供給され、初回のパスワード登録であることが認識されるため、内部パスワードデータレジスタ７に対して、パスワード記憶ビット列５−０のデータが出力バス５１−０を介してパスワードデコーダ回路６にそのまま伝達されて内部パスワードデータレジスタ７に格納される。このようにして内部パスワードデータレジスタ７に格納されたデータが内部パスワードデータとして用いられる。

次に、内部パスワードを書き換えたい場合の動作について説明する。

まず、予め定められたパスワード登録シーケンスにしたがってパスワード登録動作が開始されると、パスワード書込制御信号発生部４２がアクティブ状態になる。このとき、パスワード登録カウンタ回路４１では、初期値が”０”でないことから２回目の書込みであることが識別される。このため、パスワード記憶ビット列５−１がデータ格納対象となるように選択が切り替えられる。これと同時に、パスワードデータバス４４によって書き込まれるべきパスワードデータが伝達されてくるが、次の書込み対象がパスワード記憶ビット列５−１に切り替えられていることから、パスワードデータがパスワード記憶ビット列５−１に格納される。このとき、パスワード記憶ビット列５−０からの出力データは、定常的にパスワードデコーダ回路６に出力され続けている。

次に、予め定められたシーケンスにしたがってパスワードが登録されると、パスワード登録制御信号発生部４３がアクティブ状態となり、パスワード登録カウンタ回路４１において、パスワード登録回数がインクリメントされる。これにより、有効なパスワードとして、パスワード記憶ビット列５−０に格納されたデータ（内部パスワードデータと同様のデータ）と、パスワード記憶ビット列５−１に格納された新規設定データとがパスワードデコード回路６内で有効とされる。パスワードデコーダ回路６によって、各ビット毎に例えばＥＸＯＲ演算のように論理演算されて、その演算結果がパスワードデコーダ回路６から出力され、これが内部パスワードデータレジスタ７に格納される。ここで、パスワード記憶ビット列５−２〜５−ｎの出力は無効状態とされており、例えば、パスワードデコーダ回路６内では演算対象から外れている状態となっている。このようにして内部パスワードデータレジスタ７に格納されたデータが、その後、内部パスワードデータとして用いられることになる。

３回目以降も同様にパスワード登録を行うことによって、最終的にはｎ回の内部パスワード登録が可能となり、ｎ回の内部パスワードデータ書き換えが可能となる。さらに、初回から設定登録されたパスワードデータの全てが、新しく設定登録されたパスワードデータと演算され続けることになるため、不正読み出し防止機能を解除させるために必要なコマンドデータは、これらのパスワードデータを全てを知り得る者しか照合用に入力することができないため、セキュリティレベルを大幅に向上させることができる。

以上により、上記実施形態によれば、半導体記憶装置１は、パスワードデータを格納させるための不揮発性メモリ空間として、１列につき少なくとも１６ビットのパスワード記憶ビット列５−０〜５−ｎを有し、再書き込み識別回路４により各列が順次選択されてパスワードデータ入力部３からパスワードデータがパスワード記憶ビット列群５に格納される。初回書き込み時には、パスワードデコーダ回路６により最初のパスワード記憶ビット列５−０のデータが内部パスワードデータとして内部パスワードデータレジスタ７に格納される。また、パスワード書き換え時には、初回に設定登録されたパスワードデータを元にパスワードデコーダ回路６により例えばＥＸＯＲ演算などの演算が行われて内部パスワードデータが生成され、これが内部パスワードデータレジスタ７に格納される。不正読み出し防止機能解除時には、外部からのコマンドデータとこの内部パスワードデータレジスタ７のデータとが一致検出回路９によって比較されて、一致検出回路９で両者が一致した場合には、不正読み出し解除が為されて、パスワードを知り得るユーザによってパスワードが手間なく容易に書き換え可能となる。

なお、上記実施形態では、特に説明しなかったが、本発明の半導体記憶装置は、パスワードデータを格納するためのパスワード記憶ビット列を複数列有するパスワード記憶ビット列群が設けられ、各列にパスワードデータを順次または不順次に格納可能とし、格納されたパスワードデータを用いて内部パスワードが書き換え可能とされていれば、パスワードを知り得る正規なユーザによって一度設定されたパスワードを、第三者によるパスワードの不正な書き換えを制限しつつ、容易に書き換えることができる本発明の目的を達成することができる。

また、上記実施形態では、内部レジスタデータと新規設定データとを演算処理して内部パスワードデータとしてが、これに限らず、初回データまたは既設定データと新規設定データを演算処理して内部パスワードデータとしてもよい。

即ち、上記実施形態では、初回にパスワードが設定登録されることによりパスワード記憶ビット列５−０にパスワードデータが格納されて任意のメモリアレイ空間に対して選択的に不正読み出し防止機能が有効とされた場合には、そのパスワードデータ自体が不正読み出し防止機能を解除させるために必要な内部パスワードデータとして内部パスワードデータレジスタ７に格納され、２回目にパスワードデータが設定登録されることによりパスワード記憶ビット列５−０とは別のパスワード記憶ビット列５−１にパスワードデータが格納された場合には、別のパスワード記憶ビット列５−１に格納されたパスワードデータと内部パスワードデータとがパスワードデコーダ回路６によって演算され、その演算結果を内部パスワードデータとして内部パスワードデータレジスタ７に新たに格納したが、これに限らず、初回にパスワードが設定登録されることによりパスワード記憶ビット列５−０にパスワードデータが格納されて任意のメモリアレイ空間に対して選択的に不正読み出し防止機能が有効とされた場合には、そのパスワードデータ自体が不正読み出し防止機能を解除させるために必要な内部パスワードデータとして内部パスワードデータレジスタ７に格納され、２回目にパスワードが設定登録されることにより初回のパスワード記憶ビット列５−０とは別のパスワード記憶ビット列５−１にパスワードデータが格納された場合には、初回のパスワード記憶ビット列５−０に格納されたパスワードデータと２回目のパスワード記憶ビット列５−１に格納されたパスワードデータとがパスワードデコーダ回路６によって演算され、その演算結果が内部パスワードデータとして内部パスワードデータレジスタ７に新たに格納されるように構成してもよい。さらに、３回目以降にパスワードを登録する場合に、初回および２回目のパスワード記憶ビット列とは別の例えばパスワード記憶ビット列５−２にパスワードデータが格納され、初回または２回目以降に例えばパスワード記憶ビット列５−０または５−１に既に格納されたパスワードデータと、３回目以降の例えば別のパスワード記憶ビット列５−２に格納されたパスワードデータとがパスワードデコーダ回路６によって所定の演算が為され、その演算結果が内部パスワードデータとして内部パスワードデータレジスタ７に新たに格納されるようにしてもよい。

さらに、上記実施形態では、パスワードデータが格納されるべきパスワード記憶ビット列５−ｎが順次選択されて、パスワードデータが格納されるように構成したが、これに限らず、パスワードデータが格納されるべきパスワード記憶ビット列５−ｎが不順次（アトランダム；未格納のパスワード記憶ビット列５−ｎが選択）に選択されて、パスワードデータが格納されるように構成してもよい。

以上のように、本発明の好ましい実施形態を用いて本発明を例示してきたが、本発明は、この実施形態に限定して解釈されるべきものではない。本発明は、特許請求の範囲によってのみその範囲が解釈されるべきであることが理解される。当業者は、本発明の具体的な好ましい実施形態の記載から、本発明の記載および技術常識に基づいて等価な範囲を実施することができることが理解される。本明細書において引用した特許、特許出願および文献は、その内容自体が具体的に本明細書に記載されているのと同様にその内容が本明細書に対する参考として援用されるべきであることが理解される。

本発明は、パスワードを用いた不正読み出し防止・解除機能を持った半導体記憶装置およびこれを不正読み出し防止・解除部に用いた電子情報機器の分野において、パスワードの設定登録を複数回、手間なく容易に行うことが可能で、初回パスワードを知り得る正規なユーザ以外は、設定された内部パスワードを用いて不正読み出し防止機能を解除することが不可能となる。また、パスワードのビット数が少ない場合、例えば１６ビットであっても、定期的または不定期的に書き換え回数や書き換え頻度を増やすことにより、セキュリティレベルを十分高く設定することができる。

また、パスワード記憶ビット列を複数列有するパスワード記憶ビット列群を設けたことにより、ハードウェアによってセキュリティを保つことができるため、不正読み出し防止・解除機能を構成するソフトウェアの外部への流出がなく、万一パスワードなどが様々な事情で流出した場合であっても、個人情報の閲覧など第３者による不正な利用を防ぐために、新たにパスワードを書き込むだけで内部パスワードを手間なく容易に変更することができる。したがって、セキュリティ保護だけでなく、本発明の半導体記憶装置を用いた電子情報機器の名義変更や譲渡時などに、新たにパスワードを書き込むなど、自ら使用できなくすることによって、自己防衛することも可能になる。

さらに、パスワードの書き換えに関しては、ネットワークなどを介して外部から操作可能とする必要がある場合もあるが、その場合にも、外部からの命令によって内部パスワードを書き換えることによって、半導体記憶装置が実装された状態で電子情報機器などの製品を使用不可能な状態にすることもできる。

本発明の実施形態に係る半導体記憶装置の要部構成例を示すブロック図である。 図１の再書き込み識別回路、パスワード記憶ビット列群、パスワードデコーダ回路および内部パスワードデータレジスタのさらに具体例を示すブロック図である。 従来の半導体記憶装置の要部構成例を示すブロック図である。

符号の説明

１ 半導体記憶装置
２ メモリアレイ
３ パスワードデータ入力部
４ 再書込識別回路
４１ パスワード登録カウンタ回路
４２ パスワード書込制御信号発生部
４２−０ パスワード記憶ビット書込制御信号０
４２−１ パスワード記憶ビット書込制御信号１
４２−ｎ パスワード記憶ビット書込制御信号ｎ
４３ パスワード登録制御信号発生部
４３−０ パスワード記憶ビット登録制御信号０
４３−１ パスワード記憶ビット登録制御信号１
４３−ｎ パスワード記憶ビット登録制御信号２
４４ パスワードデータバス
５ パスワード記憶ビット列群
５−０ パスワード記憶ビット列0
５−１ パスワード記憶ビット列１
５−ｎ パスワード記憶ビット列ｎ
５１−０ パスワード記憶ビット列からの出力バス０
５１−１ パスワード記憶ビット列からの出力バス１
５１−ｎ パスワード記憶ビット列からの出力バスｎ
６ パスワードデコーダ回路
７ 内部パスワードレジスタ
８ コマンド入力ビット列
９ 一致検出回路
１０ 出力パッド
１１ 出力制御回路

Claims (18)

1. 外部からパスワードを入力して内部パスワードと照合することにより不正読み出し防止機能を解除可能とする半導体記憶装置において、
   設定用のパスワードデータを格納するためのパスワード記憶ビット列を複数列有するパスワード記憶ビット列群が設けられ、各列に該設定用のパスワードデータを順次または不順次に格納可能とし、格納された設定用のパスワードデータを用いて該内部パスワードが生成されて書き換え可能とされている半導体記憶装置。
2. 設定用にパスワードデータが入力された場合、前記パスワード記憶ビット列に既にパスワードデータが格納されているか否かを判別し、該パスワードデータが格納されていないパスワード記憶ビット列に該設定用のパスワードデータを格納する再書き込み識別回路をさらに有する請求項１に記載の半導体記憶装置。
3. 前記再書き込み識別回路は、前記設定用のパスワードデータを、パスワードデータが前回格納されたパスワード記憶ビット列に隣接する次のデータ未格納のパスワード記憶ビット列に順次格納する請求項２に記載の半導体記憶装置。
4. 前記再書き込み識別回路は、前記パスワード記憶ビット列に既に格納されたパスワードデータが消去または上書きされないように、該パスワードデータが格納されたパスワード記憶ビット列を非選択状態とする請求項２または３に記載の半導体記憶装置。
5. 前記再書き込み識別回路は、パスワードが設定登録された回数をカウントするパスワード設定登録カウンタ回路を有し、該パスワード登録カウンタ回路のカウント値にしたがって、前記パスワード記憶ビット列が順次選択されている請求項２または３に記載の半導体記憶装置。
6. 前記パスワード記憶ビット列群を構成するパスワード記憶ビット列は少なくとも１６ビットである請求項１に記載の半導体記憶装置。
7. 前記パスワード記憶ビット列群は、列選択回路および行選択回路によって行および列を選択することによって任意にパスワード記憶ビット列を選択可能なマトリクス状に構成され、初めに先頭のパスワード記憶ビット列が選択されてパスワードデータが格納された後、次のパスワード記憶ビット列に列選択番号が順次インクリメントされてパスワードデータが格納される請求項１に記載の半導体記憶装置。
8. 前記パスワード記憶ビット列群からの出力をデコードして内部パスワードデータを生成するパスワードデコーダ回路と、該内部パスワードデータが格納される内部パスワードデータ記憶部とを有する請求項１に記載の半導体記憶装置。
9. 初回にパスワードが登録されることにより前記パスワード記憶ビット列にパスワードデータが格納されて任意のメモリアレイ空間に対して選択的に不正読み出し防止機能が有効とされた場合には、該パスワードデータ自体が不正読み出し防止機能を解除させるために必要な内部パスワードデータとして前記内部パスワードデータ記憶部に格納され、２回目にパスワードが登録されることにより該初回のパスワード記憶ビット列とは別のパスワード記憶ビット列にパスワードデータが格納された場合には、該初回のパスワード記憶ビット列に格納されたパスワードデータと該２回目のパスワード記憶ビット列に格納されたパスワードデータとが前記パスワードデコーダ回路によって演算され、その演算結果が内部パスワードデータとして該内部パスワードデータ記憶部に新たに格納される請求項８に記載の半導体記憶装置。
10. ３回目以降にパスワードを登録する場合、前記初回および２回目以降のパスワード記憶ビット列とは別のパスワード記憶ビット列にパスワードデータが格納され、初回または２回目以降にパスワード記憶ビット列に既に格納されたパスワードデータと、３回目以降に該別のパスワード記憶ビット列に格納されたパスワードデータとが前記パスワードデコーダ回路によって演算され、その演算結果が内部パスワードデータとして該内部パスワードデータ記憶部に新たに格納される請求項９に記載の半導体記憶装置。
11. 初回にパスワードが登録されることにより前記パスワード記憶ビット列にパスワードデータが格納されて任意のメモリアレイ空間に対して選択的に不正読み出し防止機能が有効とされた場合には、該パスワードデータ自体が不正読み出し防止機能を解除させるために必要な内部パスワードデータとして前記内部パスワードデータ記憶部に格納され、２回目以降にパスワードデータが登録されることにより該パスワード記憶ビット列とは別のパスワード記憶ビット列にパスワードデータが格納された場合には、該別のパスワード記憶ビット列に格納されたパスワードデータと該内部パスワードデータとが前記パスワードデコーダ回路によって演算され、その演算結果が内部パスワードデータとして該内部パスワードデータ記憶部に新たに格納される請求項８に記載の半導体記憶装置。
12. 前記パスワードデコーダ回路は、前記パスワードデータを演算する際に、前記再書き込み識別回路に設けられ、パスワードが設定登録された回数をカウントするパスワード登録カウンタ回路のカウント値にしたがって、被演算対象パスワードデータを選択する請求項９〜１１のいずれかに記載の半導体記憶装置。
13. 前記パスワードデコーダ回路は、２つの被演算対象パスワードデータに対して各ビット毎に所定演算をして前記内部パスワードを生成する請求項９〜１２のいずれかに記載の半導体記憶装置。
14. 前記所定演算は、排他的論理和演算または該排他的論理和演算の反転である請求項１３に記載の半導体記憶装置。
15. 内部データが格納されるメモリアレイと、該メモリアレイに格納された内部データを読み出す際に、予め設定登録された内部パスワードと外部から入力された外部パスワードとを比較して一致するか否かを検出する一致検出回路と、該一致検出回路によって、両パスワードが一致した場合に該メモリアレイからの内部データを出力させ、該両パスワードが一致しない場合に内部データを出力させないか、またはインバリッドなデータを出力させる出力制御回路とをさらに有する請求項１に記載の半導体記憶装置。
16. 前記メモリアレイはフラッシュメモリまたは不揮発性メモリである請求項１５に記載の半導体記憶装置。
17. ネットワークを介して外部から前記パスワードの設定登録が行われる請求項１に記載の半導体記憶装置。
18. 請求項１〜１７のいずれかに記載の半導体記憶装置を内部データの不正読み出し防止・解除部に用いた電子情報機器。

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