KR100569807B1 - 기판의 증착막에서 플루오르를 통해 격리성질을 제어하는 반도체장치의 제어 방법 및 시스템 - Google Patents

기판의 증착막에서 플루오르를 통해 격리성질을 제어하는 반도체장치의 제어 방법 및 시스템 Download PDF

Info

Publication number
KR100569807B1
KR100569807B1 KR1020007002331A KR20007002331A KR100569807B1 KR 100569807 B1 KR100569807 B1 KR 100569807B1 KR 1020007002331 A KR1020007002331 A KR 1020007002331A KR 20007002331 A KR20007002331 A KR 20007002331A KR 100569807 B1 KR100569807 B1 KR 100569807B1
Authority
KR
South Korea
Prior art keywords
layer
fluorine
substrate
silicon oxide
chamber
Prior art date
Application number
KR1020007002331A
Other languages
English (en)
Other versions
KR20010023678A (ko
Inventor
크리스 엔가이
조엘 그렌
메이 이 세크
쥬디 휴앙
Original Assignee
어플라이드 머티어리얼스, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 어플라이드 머티어리얼스, 인코포레이티드 filed Critical 어플라이드 머티어리얼스, 인코포레이티드
Publication of KR20010023678A publication Critical patent/KR20010023678A/ko
Application granted granted Critical
Publication of KR100569807B1 publication Critical patent/KR100569807B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/02131—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being halogen doped silicon oxides, e.g. FSG
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/40—Oxides
    • C23C16/401—Oxides containing silicon
    • C23C16/402—Silicon dioxide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/02129—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being boron or phosphorus doped silicon oxides, e.g. BPSG, BSG or PSG
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour
    • H01L21/31629—Deposition of halogen doped silicon oxide, e.g. fluorine doped silicon oxide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02211—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S977/00—Nanotechnology
    • Y10S977/84—Manufacture, treatment, or detection of nanostructure
    • Y10S977/89—Deposition of materials, e.g. coating, cvd, or ald
    • Y10S977/891—Vapor phase deposition
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S977/00—Nanotechnology
    • Y10S977/84—Manufacture, treatment, or detection of nanostructure
    • Y10S977/89—Deposition of materials, e.g. coating, cvd, or ald
    • Y10S977/892—Liquid phase deposition

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Inorganic Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Formation Of Insulating Films (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

본 발명의 방법 및 장치는 실리콘 산화막에서 플루오르의 선택된 레벨을 합체하므로서 실리콘 산화막내의 산화트랩을 감소시킨다. 상기 방법은 플루오르를 막으로 합체시키기 위해 선택된 비율로 공정처리 챔버에 플루오르 공급원을 분포하는 단계와, 산소 공급원, 플루오르 공급원 및 실리콘 공급원을 포함하는 공정가스를 공정챔버로 유동하는 단계와, 포함된 막에서 플루오르의 바람직한 레벨을 갖는 실리콘 산화막, 챔버에 배치된 기판위로 증착하는데 적절한 공정조건으로 챔버내의 증착 영역을 유지하는 단계를 포함한다. 상기 실시예에서, 막에 포함된 플루오르의 선택된 레벨은 1㎤당 1x1020 내지 1x1021 원자들을 갖는다. 또한, 실리콘 산화막은 복합층의 예비금속 유전층으로서 증착된다.

Description

기판의 증착막에서 플루오르를 통해 격리성질을 제어하는 반도체장치의 제어 방법 및 시스템 {CONTROL OF SEMICONDUCTOR DEVICE ISOLATION PROPERTIES THROUGH INCORPORATION OF FLUORINE IN PETEOS FILMS}
본 발명은 웨이퍼 공정처리중에 유전층의 증착에 관한 것이며, 보다 상세히 기술하면 상기 증착막내에서 감소된 벌크 산화물 트랩을 갖는 실리콘 산화막을 증착하는 장치 및 방법에 관한 것이다. 본 발명에 따라 증착된 실리콘 산화막들은 복합 층의 예비금속 유전 막에서 초기 라이닝층으로서 유용하지만, 다른 부분에서도 적용가능하다.
실리콘 산화막의 화학 기상 증착(CVD)은 대부분의 반도체 장치를 제조하는데 주요한 공정중의 하나이다. 이러한 실리콘 산화막들은 인접한 금속층들 사이에, 실리콘 기판 및 초기 금속층 사이에, 실리콘 기판 및 폴리실리콘 또는 금속 게이트 구조사이의 절연층으로서, 그리고 많은 다른 부분에서 사용되는 산화물 측벽으로서 널리 사용된다. 실리콘 산화막은 복합층 막에서 초기층으로서 특정사용되며, 상기 막은 MOS 트랜지스터들의 제 1 금속층 및 폴리실리콘 게이트/상호 연결 층을 분리시킨다. 이러한 분리층들은 다층의 금속 구조에서 금속층 앞에 통상적으로 증착되기 때문에 프리메탈 유전층(PMD:premetal dielectric layer)으로 지칭된다.
PMD층의 실시예가 도 1에 도시되어 있으며, 이것은 부분적으로 완성된 종래 기술의 집적회로(10)의 단순화된 횡단면도이다. 도 1에는 트랜지스터(14)가 실리콘 기판(12)의 표면상에 제조되어 있다. 트랜지스터(14)는 소스 영역(16), 드레인 영역(18) 및 게이트 영역(20)을 포함한다. 금속 콘택트(22)는 상부 금속 라인(24)을 배수영역(18)에 연결시키지만, PMD층(26)은 실리콘 기판(12) 및 폴리실리콘 게이트(20)(콘택트(22) 제외)로부터 금속 라인(24)을 분리시킨다. 또한, 도 1에는 복합층의 중간 유전막의 제 1 층(28)이 도시되어 있으며, 상기 막은 상부금속층 및 필드 산화물(FOX)영역(30)으로부터 금속층(24)을 분리시킨다. 상기 영역(30)은 기판(12)상에 제조된 다른 장치로부터 트랜지스터(14)를 분리시키며 전기적으로 격리시킨다.
도 1에는 PMD층이 제 1 실리콘산화물층(32) 및 제 2 보로포스포실리케이트 글라스(BPSG)층(34)을 포함하는 복합층막으로 구성된다. 실리콘산화물층(32)은 상승되거나 계단형으로 형성된 구조물(예를 들어, 게이트(20) 및 FOX 영역(30))을 포함하는 표면위로 증착된다. 초기 증착으로서, 상기 층(32)은 하부표면의 토포그래피에 일치하며, 하부층(34)이 증착되기 전에 도 1에 도시된 형상을 얻기 위해 평탄화 또는 평면화가 이루어진다. 상기 실리콘산화물층(32)을 평탄화하는 방법으로는 상기 막위로 포토레지스트층을 증착하고 포토레지스트/실리콘 산화 결합물을 에칭백(etchback)하는 것이 있다.
상기 층(32)이 평탄화된후, BPSG층(34)이 상기 층(32)위로 증착된다. BPSG층(34)은 상부 금속층이 증착하기 전에 추가로 평탄화될 수도 있다. 다양한 기술들이 BPSG층(32)을 평면화시키는데 이용될 수 있다. 예를 들어, BPSG막이 유도하는 온도로 가열되는 표준 재유동 공정은 막을 평탄화하기 위해 실시된다. 선택적으로, 화학기계적인 폴리싱(CMP) 또는 에칭 기술이 사용될 수도 있다. 0.5㎛의 최소 피쳐 크기를 갖는 제조장치에서의 실시방법에서, 실리콘산화물층(34)은 초기에 9000Å로 증착되지만, 이후 3000Å의 두께로 후방 에칭되며, BPSG층은 5000Å이 된다.
상기와 같은 PMD의 증착에서, 반도체 제조자들이 의도한 바대로 층의 물리적이고 전기적인 성질이 특정 영역에 존재하는 것이 중요하다. 이는 물리적이고 전기적인 성질이 트랜지스터들의 전기적인 성질 및 작동과 기판상에 형성된 구조물에 바로 영향을 주기 때문이다. 또한, 물리적이고 전기적인 성질은 반도체 장치 또는 집적 회로의 작동에 바로 영향을 준다. 제조된 다이오드 및 트랜지스터들의 전기적인 특성들은 구조물의 브레이크다운 전압 및 누설 전류이다. 이러한 특성들이 제조업자들의 명세서 범위 내에 있지 않다면, 트랜지스터 및/또는 다이오드를 포함하는 집적 회로는 결함을 갖게 된다.
상술된 실리콘산화물층(32)을 증착하는 공지 방법은 본 발명의 출원인인 어플라이드 머티어리얼스에서 제조된 P5000 램프-가열식 CVD 증착 챔버로 테트라에틸로르소실리케이트(TEOS) 및 O2를 함유하는 공정가스를 유동시키는 단계를 포함한다. 이러한 방법으로, 공정가스는 양극산화된 알루미늄 페이스플레이트를 통해 CVD 챔버로 유입되며, 플라즈마는 페이스플레이트에 RF 에너지를 적용하므로서 기판이 놓인 서셉터 및 페이스플레이트사이에 형성된다. 일반적으로, 이러한 형태의 증착공정에서, 실리콘산화물막이 기판위에만 증착되지 않고, 공정가스가 공정챔버의 내부벽과 같은 영역에서 예기치 않은 증착을 일으킨다. 만약, 예기치 않은 증착이 제거되지 않는다면, 오염물질의 공급원이 된다. 상기 오염물질은 후속 공정처리단계를 방해하고 웨이퍼 생산성에 나쁜 결과를 초래한다.
공지된 방법으로 상기 문제들을 해결하기 위해, 챔버의 내측표면은 챔버벽들로부터 예기치 않은 증착재료들을 제거하기 위해 n개의 웨이퍼들(n은 증착된 막의 두께에 좌우되며 통상 1 내지 8정도이다)를 공정 처리한 후 정규적으로 세정된다. 상기 세정 작업을 수행하기 위해, 나이트로겐 트리플루오르(NF3)와 같은 플루오르-함유 가스는 챔버벽 및 다른 영역으로부터 증착된 재료를 제거(에칭)하는데 사용된다. 에칭가스는 챔버로 유입되며, 플라즈마는 에칭가스가 반응하여 챔버벽으로부터 증착된 재료를 제거하도록 형성된다. 이러한 공정(증착 단계 및 세정단계의 결합)은 집적회로의 여러 형태로 제조하는데 층(26)과 같은 PMD층의 실리콘산화물층(32)을 증착하는데 성공적으로 사용되었다.
반도체의 제조분야에서, 실리콘의 산화 증착 및 향상된 성질을 갖는 다른 막을 개선시키기 위해 새로운 기술이 개발되고 있다. 새롭게 개발된 기술의 예로는 본 발명의 출원인인 어플라이드 머티어리얼스 의해서 제조된 DxZ챔버등이 있다. 또한, DxZ 챔버는 미국 특허 제5,558,717호에 기술되어 있다. 상기 DxZ챔버는 종래의 증착 챔버에 비해 여러 공정에서 증착 막을 개선한다. 그러나, 때때로 종래기술의 장치에서 수행되는 공정들은 새로운 장치에 적절하지 않는다. 예를 들어, 실리콘산화물층(32)을 증착하기 위해 상술된 공정이 DxZ챔버상에서 수행될 때, 증가된 레벨의 벌크 산화물 트랩은 증착된 실리콘산화물 트랩내에서 발생한다. 일부 예에서 벌크 산화물 트랩의 증가된 수는 이러한 막으로 제조되는 다이오드 및 트랜지스터의 누설 전류를 상승시키며, 브레이크다운 전압을 강하시켜 허용될 수 없는 레벨까지 이르게 하기에 충분하다.
따라서, 새로운 증착 기술은 더 양호한 신기술로 계속해서 추구된다.
본 발명은 증착된 막의 벌크층내 감소된 산화물 트랩 전하를 구비하는 실리콘 산화 유전층을 증착하는 방법을 개선한다. 벌크 산화물 트랩들은 상기 막내의 벌크 산화물 트랩을 감소시키는 증착된 실리콘산화물층과 상호작용하도록 증착공정에 대해 화학적인 공급원을 첨가시킴으로써 감소된다. 선택된 화학적인 공급원들은 벌크 산화물 트랩 감소 작용을 증진시키는 것 중의 하나이다. 이러한 화학 공급원은 여러 화학 공급원들 중의 NF3, C2F6, CF4, F2와 같은 플루오르 함유 공급원을 포함한다.
본 발명의 한 실시 방법은, 플루오르가 1㎤당 1x1019 내지 3x1021 원자들로 막에 포함되도록 선택된 비율로 공정처리 챔버에 플루오르 공급원을 분포시키는 단계와, 산소 공급원, 플루오르 공급원 및 실리콘 공급원을 포함하는 공정가스를 공정챔버로 유동시키는 단계와, 플루오르가 바람직한 레벨로 포함된 실리콘 산화막을, 챔버에 배치된 기판위로 증착하는데 적절한 공정조건으로 챔버내의 증착 영역을 유지시키는 단계를 포함한다. 이러한 실시예에서, 상기 막에 포함된 플루오르의 바람직한 레벨은 1㎤당 약 5x1019 내지 1x1021 원자들을 갖는다. 보다 바람직한 실시예로, 플루오르 레벨은 1㎤당 약 1x1020 내지 1x1021 원자들을 갖는다.
본 발명의 다른 실시예에서는, 집적회로의 제조방법을 제공한다. 이러한 실시예에서는, 트랜지스터들이 기판의 표면상에 형성된다. 그리고, 기판위로 임의의 금속을 증착하기 전에, 복합 유전층의 제 1 실리콘산화물층이 실리콘 공급원, 산소 공급원, 플루오르 공급원을 포함하는 공정가스로부터 기판위로 증착된다. 공정가스 중 플루오르 공급원의 량은 1㎤당 약 1x1019 내지 3x1021 원자들을 갖는 막을 증착하기 위해 선택된다. 다음으로, 복합 유전층의 제 2층은 제 1층위에 증착된다. 상기 실시예에서, 복합층의 제 2층은 BPSG막으로 구성되며, 제 1 층의 플루오르 함량은 1㎤당 약 5x1019 내지 1x1021 원자들을 갖는다. 보다 양호한 플루오르의 함량은 1㎤당 1x1020 내지 1x1021 원자들을 갖는다.
본 발명의 목적 및 장점을 보다 잘 이해할 수 있도록, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 하기에 기술한다.
도 1은 예비금속의 유전층을 포함하는 종래기술의 집적회로의 횡단면도.
도 2는 본 발명의 방법 실시예를 나타내는 흐름도.
도 3a 및 도 3b는 본 발명에 따른 화학 기상 증착 장치의 일 실시예의 수직 횡단면도.
도 3c 및 도 3d는 도 3a에 도시된 CVD 챔버 부분의 분해 사시도.
도 3e는 하나 이상의 챔버를 포함하는 다중 챔버 시스템에서, 도 3a 및 도 3b의 CVD 시스템 및 시스템 모니터의 개략도.
도 3f는 본 발명의 한 실시예에 따른 컴퓨터 프로그램(170), 시스템 제어 소프트웨어의 계층적인 제어 구조의 블록도.
I. 벌크 산화물 트랩 감소
상술된 바와 같이, 본 발명의 이전에는 하부의 실리콘산화물층과 상부의 BPSG막(film)을 포함하는 복합 PMD층을 증착하는 것이 기술되어 있다. 상기 복합 막(film)에서 실리콘산화물층의 특정방법으로는 플라즈마가 TEOS 및 O2의 공정가스로부터 형성되는 PECVD 공정이 있다. 상술된 바와 같이, 이러한 기술은 다이오드 및 트랜지스터에 포함되는 다양한 형식의 집적회로를 제조하는데 성공적으로 사용된다. 임의의 집적회로를 제조하는데 있어서, 상기 공정은 집적회로에서 제조된 트랜지스터 및 다이오드의 누설 전류 및 브레이크다운 전압을 특정 영역내에 제어가능하게 하는데 가장 적합하다.
그러나, 상술된 실리콘 산화 증착 공정이 DxZ챔버에서 이루어질 때, 다양한 트랜지스터 및 다이오드를 포함하는 집적회로의 제조중 연속적인 공정의 일부에서 발생된 다이오드 및 트랜지스터의 브레이크다운 전압은 실리콘산화물층이 램프 가열식 챔버에서 증착되는 것을 제외한 거의 동일한 공정으로 제조된 다이오드 및 트랜지스터의 방전전압 보다 상당히 낮게 된다. 또한, 동일한 다이오드 및 트랜지스터들의 누설 전류는 실리콘산화물층의 증착이 램프 가열식 챔버에서 보다 DxZ 챔버에서 이루어지는 경우에 보다 높게 된다. 실질적으로, 이러한 차이는 공정중에 가능한 외부요인에 따른 것이다.
이 문제의 원인을 파악하기 위해 많은 노력을 하였으나 실패하였다. 본 발명의 발명자들은 램프가열식 챔버에서 증착되는 실리콘산화물층 막의 플루오르 레벨이 DxZ챔버에서 증착되는 실리콘산화물층 막의 플루오르 레벨보다 상당히 크다(예를 들어,1 ㎤에 1x1018 개수의 원자들보다 많은 8x1019 개수의 원자들)는 것을 발견하였다. 이후, 본 발명의 발명자들은 램프 가열식 챔버에서 추가된 플루오르 공급원이 램프 가열식 챔버에서 사용되어 양극산화된 알루미늄 페이스플레이트내에 트랩된 플루오르 이온 및 원자들인 것을 발견하였다. 이들 플루오르 이온들은 플라즈마 세정공정중 초기에 발생된 것들이다.
플루오르 원자들이 그 레벨에서 실리콘산화막에 결합될 때, 원자들은 비교적 강력한 Si-OF 및 Si-HF 결합 형태로 접착되고, 이 결합들은 산화막내의 비교적 약한 Si-H 및 H-OH 수소 결합들로 변화되는 경향이 있다. 이러한 Si-H 및 H-OH 결합들은 벌크 산화물 트랩 전하의 공급원인 혼합 결합으로 구성되며, 이것은 막으로부터 제조되는 각 구성요소의 브레이크다운 전압을 감소시킨다. 그래서, 램프 가열식 챔버에서 형성된 실리콘 산화막에 포함되는 추가의 플루오르 원자들은 필요한 레벨까지 공급되는데 이는 허용될 수 있는 다수의 산화물 트랩 전하들을 유지하기에 충분하다.
유사한 세정 단계가 DxZ 챔버에서의 증착 공정에 사용된다. 많지 않은 양의 플루오르가 상기 증착되는 산화물층에 포함되는데, 이는 DxZ 챔버에서 천연 알루미늄 페이스플레이트(bare aluminum faceplate)의 표면 다공성으로 인하여 램프 가열식 챔버의 양극산화된 페이스플레이트의 표면적보다 2 차수 작은 표면적을 갖기 때문이다. 세정공정중에 세정 플라즈마에 노출되어 있는 상당히 작은 표면적으로 인해, 적은 플루오르가 천연 알루미늄 페이스플레이트내에 트랩되어, 챔버내 증착된 실리콘 산화막과 반응하는데 이용가능한 상당히 작은 플루오르 원자들을 발생한다. 이것은 막내에서 보다 작은 플루오르원자들을 Si-H 결합에서 능동적으로 매달리게 하고, 막내에 상대적으로 높은 수의 산화트랩들을 형성하게 한다. 이러한 층들은 고온의 어닐링에 노출되기 때문에, 상기 문제들은 PMD층에서 특히 현저하다. 그래서, 재유동 단계가 중간의 유전 또는 표면안정화 층의 증착에 사용되지 않는다.
본 발명의 발명자들은 플루오르 공급원(예를 들어, 플루오르 세정작업과 결합된 양극산화된 알루미늄 페이스플레이트)들이 존재하지 않을 때, 막의 플루오르 함량을 증가시키므로서 산화물 트랩된 전하를 감소시키는 방법을 개발하였다. 산화물 전하 트랩을 감소시키는 방법은 도 2에 기술되어 있다. 도 2에 기술된 바와 같이, 화학적인 공급원(예컨대, 플루오르 공급원)은 실리콘 산화막을 증착(단계 50)하기 위해 실시된 공정가스의 유동과 함께 챔버의 증착 영역(단계 55)에 추가된다. 이후, 증착 영역은 단계 60에서 도시되는 바와 같이 실리콘산화물층을 증착하는데 적절한 조건으로 유지된다. 증착 영역에 대한 플루오르 공급원의 첨가는 플루오르를 하기의 반응에 추가한다. 상기 반응은 댕글링(dangling) Si-H 및 H-OH 결합을 보다 적게 하고, 보다 바람직한 Si-OF 및 Si-HF 결합의 수를 증가시킨다. 상술된 바와 같이, Si-H 및 H-OH 결합과 같은 댕글링 결합들은 산화물 트랩의 공급원에 적용되어 결합들의 감소는 산화물 트랩의 감소를 야기한다.
바람직한 실시예에서, 추가의 플루오르는 플루오르 함유 가스, 예를 들어 NF3 의 소량(비교적)을 실리콘 산화막(예를 들어, 실리콘 및 산소 공급원)을 증착하는데 사용되는 공정가스와 함께 챔버로 유동하므로서 상기 막에 포함된다. 이러한 공정에서 공정가스로 유동되는 플루오르 양을 정확히 제어하는 것이 중요하다. 만약 매우 적은 플루오르가 챔버로 유동하면, 본 발명의 장점은 이루어지지 않는다. 반대로, 매우 많은 플루오르가 챔버로 유동하면, 증착 막에 포함된 플루오르의 량은 실리콘산화물층으로부터 하부의 트랜지스터의 게이트로 또는 인접한 금속 라인 또는 접촉부로 누설되며, 붕소가 상부 BPSG 층으로부터 게이트로 확산된다. 너무 많은 플루오르가 포함되는 것은 다른 막 특성(예를 들어, 유전상수)이 변화될 수 있기 때문에 바람직하지 않다. 실리콘 산화막의 유전 상수는 약 4.0 내지 4.2사이가 통상적이다. 본 발명을 여러 부분에서 적용하면, 막의 유전 상수를 3.9 내지 4.2로 유지하는 것이 바람직하다. 결국, 본 발명자들은 상기 막으로 포함되는 플루오르의 양이 ㎤당 약 1x1019 내지 3x1021원자수 정도임을 알았다. 바람직하게는, 플루오르 레벨이 ㎤당 약 5x1019 내지 1x1021원자수 정도이며, 보다 바람직하게는, 상기 막에 포함된 플루오르의 양은 ㎤당 1x1020 내지 1x1021원자를 갖는다.
DxZ 챔버에서 천연 알루미늄 페이스플레이트로 상기 레벨을 얻기 위해, 1 ~ 30sccm의 NF3, 및 바람직하게는 5 ~ 20 sccm의 NF3의 유량은 실리콘 산화막을 증착하기 위해 사용된 일정한 공정가스와 함께 챔버로 유입된다. 바람직한 공정에서, 1000sccm의 O2, 15sccm의 NF3, 및 1000sccm의 헬륨과 혼합되는 증발형 TEOS의 1000mgm가스를 포함하는 공정가스가 챔버로 유입된다. 챔버 온도는 400℃로 설정되며, 챔버 압력은 8.2torr로 설정되어 유지되며, 서셉터는 페이스플레이트로부터 280mil떨어져 있으며, 13.56MHz RF는 플라즈마를 초기형성하기 위해 910와트로 페이스플레이트에 공급되는 신호이다.
상술된 공정에 따라 증착된 실리콘 산화막들은 1.46의 굴절율, 1.5%의 균일 레벨, 약 1.0x10-9 dyne/㎠의 응력 레벨 및 7550Å/min의 증착속도를 갖는다. 0.5㎛ 피쳐 크기의 장치에 대하여 적용되는 PMD에서, 본 발명의 실리콘 산화막은 5000 내지 12,000Å의 두께로 증착되며, 포토레지스트로 덮혀지며 2000 내지 4000Å으로 에칭 백된다. 약 4,000 내지 8,000Å사이의 BPSG층은 실리콘산화물층 위로 증착되며, 복합 PMD 층을 완성하도록 재유동된다.
상기 막으로 선택된 플루오르 양을 포함하기 위해 공정가스에 첨가되는 플루오르의 량은 다른 공정 화학물질, 다른 공정조건, 다른 플루오르 공급원 또는 다른 챔버형식이 사용되면 바뀐다. 예를 들어, 상기 언급된 DxZ 챔버의 이온화율은 910와트 13.56MHz RF신호가 플라즈마를 형성하기 위해 실시될 때, 약 30%이다. 마이크로웨이브를 실시하는 다른 챔버 형태가 사용되면, 이온화율은 99% 이상이다. 이러한 챔버에서, 보다 적은 플루오르가 DxZ 챔버에서 필요하게 된다. 만약 F2가 NF3대신에 플루오르 공급원으로 사용되면, F2는 분해하는데 비교적 쉬운 휘발성 가스이기 때문에 소량이 필요하게 된다.
다른 변형예로서, 상기 가스의 유입은 8-인치 기판용으로 제공되며, 어플라이드 머티어리얼스에 의해서 제조된 DxZ DCVD 챔버(내열성 챔버)를 기초로 한다. 상이한 디자인 및 체적을 갖는 여러 챔버들이 실시되는 경우, 다른 실시예에서 가스가 유입되는 비율은 변화한다. 이러한 DxZ 증착 챔버의 상세한 설명은 하기에 이어진다. 본 발명은 이러한 챔버에 한정되는 것이 아니라, 양극산화된 알루미늄 페이스플레이트를 갖는 상술된 램프-가열식 CVD 챔버를 포함하는 다른 PECVD 챔버와, 양극산화된 알루미늄 페이스플레이트를 갖는 DxZ챔버에서 개선된 실리콘 산화막에 추가로 적용될 수 있다. 이러한 경우에, 양극산화된 알루미늄은 추가의 플루오르의 한 공급원으로서 작용하기 때문에, 챔버로 특정 유동하는 플루오르의 량은 추가로 감소될 수 있다. 본 발명자들은 NF3 의 1~5sccm정도가 상기 공정에 충분함을 알았다.
다른 실시예에서, 증착중에 선택된 다른 공정은 공정가스에 추가되어야 하는 플루오르의 량에 영향을 준다. 예를 들어, 세정단계후 챔버의 내부를 덮기 위해 실리콘산화물, 실리콘 나이트로나이드, 또는 유사한 시즈닝(seasoning)막의 사용은 플루오르가 증착된 실리콘산화물로 포함되는 것을 방지하는 페이스플레이트와 챔버벽내 트랩된 약간의 플루오르를 덮을 수 있다. 그래서, 이 경우에 양극화된 페이스플레이트가 사용되어, 비교적 플루오르가 큰 공급원으로 작용할지라도, 높은 플루오르의 유입율을 이용하는 것이 적절하다.
II. 통상의 챔버
도 3a 및 도 3b는 DxZ 화학 기상 증착 시스템(110)의 수직 횡단면도이다. 상기 CVD 시스템(110)은 챔버벽(115a) 및 챔버 뚜껑 조립체(115b)를 갖는 진공 또는 공정처리 챔버(115)를 포함한다. 상기 챔버벽(115a) 및 챔버 뚜껑 조립체(115b)들은 도 3c 및 도 3d에서 분해 사시도로 도시되어 있다.
반응로(110)는 공정챔버내 집중된 가열식 받침대(112)위에 놓인 기판(미도시)에 공정가스들을 분산시키는 가스 분배 매니폴드(111)를 포함한다. 공정중에, 기판(예를 들어, 반도체 웨이퍼)은 받침대(112)의 평평한(또는 약간 볼록함) 표면(112a)상에 위치된다. 받침대(12)는 매니폴드(111)에 기밀하게 인접한 상부 공정 위치(도 3a 및 도 3b에서 점선 114로 표시) 및 하부 부하/무부하-위치(도 3a에 도시됨)사이로 제어가능하게 이동될 수 있다. 중앙보드(미도시)는 웨이퍼 위치상에 정보를 제공하는 센서를 포함한다.
증착 및 캐리어 가스들은 통상의 평평한 가스 분포 페이스플레이트(113a)의 관통형 구멍들(113b)(도 10)을 통해 챔버(115)로 유입된다. 상세히 기술하면, 증착 공정가스들은 유입 매니폴드(111, 도 3b에서 화살표 140으로 표시됨)및, 종래의 천공 블로커 판(42)을 통해 챔버로 유동하며, 관통 구멍(113b)을 통해 가스 분포 페이스플레이트(113a)로 유동한다. 상술된 바와 같이, 페이스플레이트(113)는 양호한 실시예에서 천연 알루미늄으로부터 제조되지만, 다른 실시예에서 산화양극된 알루미늄 또는 유사한 재료들로 제조될 수도 있다.
증착 및 공정가스가 매니폴드에 도착하기 전에 가스 공급라인(108)을 통해 혼합 시스템(109)으로 유입되며, 상기 혼합 시스템(109)에서 혼합되어 매니폴드(111)로 이송된다. 일반적으로, 각 공정가스용 공급라인은 챔버로 공정가스의 유동을 수동 또는 자동으로 차단할 수 있는 다수의 안전 차단밸브(미도시)와, 공급라인을 통과하는 가스 유동을 측정하는 유량 제어기들(미도시)을 포함한다. 독성 가스가 공정중에 사용될 때, 다수의 안전 차단 밸브들이 종래의 형상에서 각 가스 공급라인상에 위치설정된다.
반응로(110)에서 수행된 증착 공정은 열 공정 또는 플라즈마 형성 공정중의 하나일수 있다. 플라즈마 형성공정에서, RF 동력 공급원(144)은 받침대 및 가스 분포 페이스플레이트(113a)사이에 전력을 제공하여 상기 페이스플레이트(113a) 및 받침대 사이의 원통형 영역(증착영역으로 지칭된다)내 플라즈마를 형성하기 위해 공정가스 혼합물을 여기한다. 플라즈마의 구성요소는 받침대(112)상에 지지되는 반도체 웨이퍼의 표면상에 바람직한 막을 증착하는데 반응한다. RF동력 공급원(144)이 단일 또는 혼합된 주파수 RF동력을 공급할 수 있다. 혼합된 주파수 RF 동력이 사용될 때, RF 동력 공급원(144)은 통상적으로 13.56MHz의 높은 RF 주파수(RF1) 및 360KHz의 낮은 RF 주파수(RF2)로 동력을 제공하여 진공 챔버(115)로 반응종의 분해를 촉진시킨다.
증착공정중에, 플라즈마는 차단밸브(124) 및 배출 통로(123)를 둘러싸는 챔버 바디 벽(115a)을 포함하여 전체 공정챔버(110)를 가열한다. 플라즈마가 작동되지 않을 때, 고온의 액체는 상승된 온도에서 챔버를 유지하기 위해 공정챔버의 벽(115a)을 통해 순환된다. 챔버벽(115a)을 가열하는데 사용되는 유체들은 통상의 유체 형식, 예를 들어 에틸렌 글리콜 또는 오일-계열 이송 유체를 포함한다. 이러한 가열은 바람직하지 않은 반응 생산물의 응축을 감소하거나 제거하는 잇점이 있다. 또한 상기 가열은 공정가스가 냉각 진공 통로의 벽상에 응축되며, 가스의 비유동 기간중에 공정챔버로 다시 이송되면, 공정중에 오염되는 공정가스 또는 다른 오염물질의 휘발성 제품 제거를 향상시킨다.
반응물을 포함하며, 층에서 증착되지 않는 가스 혼합물의 잔유물은 진공 펌프(미도시)에 의해서 챔버로부터 비워지게 된다. 상세히 기술하면, 상기 가스들은 반응 영역을 둘러싸는 환형의 슬롯-형 오리피스(116)를 통해 환형의 배출 플레넘(117)으로 배출된다. 상기 환형의 슬롯(116) 및 플레넘(117)은 챔버의 원통형 측벽(115a)의 상부(벽위의 상부 유전 라이닝(119)을 포함함) 및 원형 챔버의 뚜껑(120)의 하부 사이의 갭에 의해서 형성된다. 플레넘(117) 및 슬롯 오리피스(116)의 360°원형 대칭 및 균일성은 웨이퍼위로 균일한 막을 증착하기 위해 웨이퍼위로 공정가스의 균일한 유동을 달성하는데 중요하다.
배출 플레넘(117)으로부터, 가스들은 배출 플레넘(117)의 측면 연장부(121)밑으로 유동하여 시각 포트(122), 하향 연장의 가스 통로(123), 및 진공 차단 밸브(124)(하부 챔버벽(115a)과 일체화됨), 배출 출구(125)로 유동하며, 상기 배출 출구(125)는 전방라인(미도시)을 통해 외부 진공 펌프에 연결된다.
받침대(112,바람직하게는 알루미늄)의 웨이퍼 지지 플래터(platter)는 평행한 동심의 원형을 형성하기 위해 형성된 가열 요소를 포함하는 2중의 전체 단일 루프를 사용하여 가열된다. 가열요소의 외측부는 지지 플래터의 원주에 인접하게 위치되지만, 내측부는 작은 직경을 갖는 동심원형 통로상에 위치한다. 가열 요소까지의 전선은 받침대(112)의 스템을 통해 통과한다.
통상적으로, 가스 유입 매니폴드, 페이스플레이트 및 다른 반응 하드웨어, 챔버 라이닝의 일부 또는 모두는 알루미늄 또는 양극화된 알루미늄과 같은 재료로 제조된다. 예를 들어 CVD 장치는 미국특허 제5,558,717호의 “CVD 공정처리 챔버”에 기술되어 있다. 상기 미국특허는 본 발명의 출원인인 어플라이드 머티어리얼스에 양도되어 있다.
상승 메커니즘 및 모터(132)는 가열기 받침대 조립체(112)를 상하 이동시키며, 웨이퍼로서의 웨이퍼 상승 핀(112b)들은 챔버(110)의 측면에서 삽입 및 제거형 구멍(126)을 통해 로보트 블레이드에 의해 챔버의 바디으로 이송된다. 모터(132)는 받침대(112)를 공정처리 위치(114) 및 하부 웨이퍼 부하 위치사이로 상하 이동시킨다. 챔버 및 기판 가열 시스템, RF 동력 공급원(144), 스로틀 밸브(132), 가스 이송 시스템, 공급라인(108)에 연결된 모터, 밸브 또는 제어기들(120)은 임의로 도시된 제어 라인(136)위로 시스템 제어기(134)에 의해서 모두 제어된다. 상기 제어기(134)는 광학 센서로부터 피이드백되어 제어기(134)의 제어하에 있는 모터를 적절히 조절하므로서, 스로틀 밸브 및 서셉터와 같은 이동성 메커니즘 조립체의 위치를 결정한다.
바람직한 실시예에서, 상기 시스템의 제어기는 하드 디스크 드라이브(메모리 138), 플로피 디스크 드라이브 및 프로세서(137)를 포함한다. 상기 프로세서는 단일 보드 컴퓨터(SBC), 아날로그 및 디지탈 입/출력 보드, 인터페이스 보드 및 계단형 모터 제어기 보드를 포함한다. CVD시스템의 여러 부분들은 보드, 카드케이지, 연결기 치수 및 형태를 한정하는 버사 모듈 유럽(Versa Modular Europeans: VME)표준에 일치한다. 상기 VME 표준은 16-비트 데이타 버스 및 24-비트 데이타 버스를 갖는 버스 구조를 형성한다.
시스템 제어기(134)는 CVD 장치의 모든 작동을 제어한다. 상기 시스템 제어기는 메모리(138)와 같은 컴퓨터 기록 매체에 저장되는 컴퓨터 프로그램인 시스템 제어 소프트웨어로 수행된다. 바람직하게도, 메모리(138)는 하드 디스크 드라이브로 구성되지만 다른 메모리로 구성될 수도 있다. 컴퓨터 프로그램은 타이밍, 가스의 혼합물, 챔버 압력, 챔버 온도, RF 동력 레벨, 서셉터 위치 및 특정 공정의 다른 매개변수들을 나타내는 지시들을 설정한다. 물론, 플로피 디스크 또는 다른 적절한 드라이브 등을 포함하는 다른 메모리 장치상에 저장되는 다른 컴퓨터 프로그램들이 제어기(134)를 작동시키는데 사용될 수도 있다.
사용자 및 제어기(134)사이의 인터페이스는 도 3e에 도시된 CRT 모니터(150a) 및 라이트(light)펜(150b)을 통과하고, 상기 도 3e는 하나 이상의 챔버를 포함하는 다중-챔버 시스템에서 CVD 시스템(110) 및 시스템 모니터의 개략도이다. 두 모니터(150a)들이 사용되는 양호한 실시예에서, 하나가 조작자용으로 클린 룸의 벽에 장착되며, 다른 하나는 보수 기술자용으로 벽뒤에 장착된다. 두 모니터(150a)들은 동시에 동일한 정보를 디스플레이할 뿐만 아니라 하나의 라이트 펜(150b)이 사용될 수 있다. 특정한 기능 또는 스크린을 선택하기 위해, 조작자는 디스플레이 스크린의 지정 영역을 터치하고 펜(150b)상의 버튼을 누른다. 터치 영역은 하이라이트 칼라에 따라 변화하며, 새로운 메뉴 또는 스크린은 라이트 펜과 디스플레이 스크린 사이의 전달에 대해 디스플레이한다. 물론, 이용자들은 제어기와 함께 전달하기 위해, 키보드, 마우스, 또는 다른 포인팅 또는 전달 장치와 같은 여러 장치들이 라이트 펜(150b) 대신에 또는 라이트 펜(150b)에 부가하여 사용할 수도 있다.
상기 막을 증착하는 공정은 제어기(134)로 수행되는 컴퓨터 프로그램 제품을 사용하여 실시된다. 컴퓨터 프로그램 코드는 68000 어셈블리 언어, C, C++, 파스칼, 포트란 등과 같은 임의의 종래 컴퓨터 판독가능 프로그래밍 언어로 기록된다. 적절한 프로그램 코드는 종래 텍스트 편집기를 사용하여 하나의 파일 또는 다수의 파일로 들어가 컴퓨터의 기억 시스템과 같은 컴퓨터 사용매체에서 저장되거나 실시된다. 입력된 코드 텍스트가 높은 레벨 언어로 있으면, 코드는 복잡하게 되고, 최종 컴파일러 코드는 윈도우 라이브러리 루틴을 미리 컴파일하는 목적 코드에 연결된다. 연결된 컴파일형 목적 코드를 수행하기 위해, 상기 시스템 이용자는 목적 코드를 불러내 컴퓨터 시스템을 메모리의 코드에 로딩시킨다. CPU는 프로그램에서 확인되는 작업을 수행하기 위해 코드를 판독하고 수행한다.
도 3f는 본 발명의 실시예에 따른 컴퓨터 프로그램(170)에 사용되는 시스템 제어 소프트웨어의 계층적인 제어 구조를 나타내는 블록도이다. 이용자는 라이트 펜의 인터페이스를 사용하여 CRT 모니터상에 디스플레이된 스크린 또는 메뉴들에 대응하여 프로세스 셀렉터 서브 루틴(173)으로 공정챔버 번호 및 고정 설정 번호를 입력한다. 프로세스 세트들은 특정 프로세스를 수행하는데 필요한 미리 결정된 프로세스 매개변수의 세트이며, 소정의 세트 번호로 확인된다. 프로세스 셀렉터 서브루틴(173)은 바람직한 공정챔버 및, 바람직한 공정을 수행하는 공정챔버를 작동하는데 필요한 바람직한 공정 매개변수를 확인한다. 특정 공정을 수행하는 공정 매개변수들은 공정가스 성분 및 유량, 온도, 압력, RF동력 레벨 및 저주파수 RF과 같은 플라즈마 조건, 냉각 가스 압력, 및 챔버벽 온도와 같은 공정 조건에 관련이 있으며, 사용자들에게 레서피(recipe)의 형태로 제공된다. 상기 공정 레서피에 의해 특정화 매개변수들은 라이트 펜/CRT 모니터 인터페이스를 이용하여 입력된다.
공정을 조정하는 신호는 시스템 제어기의 아날로그 입력 및 디지탈 입력 보드에 의해서 제공되며, 상기 공정을 제어하기 위한 신호들은 CVD 시스템(110)의 아날로그 출력 및 디지탈 출력 보드상의 출력이다.
프로세스 공정 시퀀스 서브루틴(175)은 프로세스 셀렉터 서브루틴(173)으로부터 프로세스 매개변수의 설정 및 식별화된 공정챔버를 수용하고, 다양한 공정챔버의 작업을 제어하기 위해 프로그램 코드를 구비한다. 다수의 이용자들은 공정 설정 번호 및 공정챔버 번호를 입력할 수 있으며, 한사람의 이용자가 바람직한 연속 공정에서 선택된 공정들을 스케쥴링하도록 작동된다. 바람직하게도 시퀸서 서브루틴(175)은 챔버의 사용을 결정하기 위해 공정챔버의 작동을 조정하는 단계와, 사용될 챔버에서 무슨 공정이 수행될지를 결정하는 단계와, 수행될 공정의 형태 및 공정챔버의 이용성을 기초로 하여 바람직한 공정을 수행하는 단계를 수행하기 위해 프로그램 코드를 포함한다. 공정챔버를 조정하는 종래의 방법이 폴링과 같이 사용될 수 있다. 어느 공정을 수행할지를 스케쥴링할 때, 시퀸서 서브루틴(175)은 선택된 공정을 위한 바람직한 공정 조건과 비교해서 사용되는 공정챔버의 현 조건을 고려하여 설계되며, 또는 엔터되는 특정의 각각의 이용자들의 나이 또는 시스템 프로그래머가 스케쥴링 성질을 결정함에 있어서 바람직한 다른 관련 요소를 고려해서 설계될 수 있다.
시퀸서 서브루틴(175)이 다음에 어느 공정챔버 및 공정 세트 조합이 수행되는지 결정하면, 시퀀스 서브루틴(175)은 특정 공정 설정 매개변수를 통과하므로서 공정 세트를 챔버 매니저 서브루틴(177a-c)에 대해 수행한다. 상기 서브루틴(177a-c)은 시퀀스 서브루틴(175)에 의해서 결정된 공정 세트에 따라 공정챔버(115)에서 다양한 공정작업을 제어한다. 예를 들어, 상기 챔버 매니저 서브루틴(177a)은 공정챔버(115)에서 작동하는 CVD 공정 및 스퍼터링을 제어하기 위해 프로그램 코드를 구비한다. 챔버 매니저 서브루틴(177)은 선택된 공정 세트를 수행하기 위해 필요한 챔버 부품의 작동을 제어하는 다양한 챔버 부품 서브루틴의 실행을 제어한다. 챔버 부품 서브루틴의 예는 기판 위치선정 서브루틴(180), 공정가스 제어 서브루틴(183), 압력 제어 서브루틴(185), 히터 제어 서브루틴(187), 및 플라즈마 제어 서브루틴(190)이다. 당업자들은 공정챔버(115) 내에서 수행되어질 공정에 따라 다른 챔버 제어 서브루틴이 포함됨을 인지할 것이다. 작동 중에, 챔버 매니저 서브루틴(177a)은 특정 공정 세트가 실행됨에 따라 선택적으로 공정 성분 서브루틴을 스케쥴링하거나 요청한다. 챔버 매니저 서브루틴(177a)은 공정챔버(115) 및 공정 세트가 차후에 실행되어질 시퀀서 서브루틴(175)이 작성되는 것과 유사하게 공정 성분 서브루틴을 스케쥴링한다. 일반적으로, 챔버 매니저 서브루틴(177a)은 다양한 챔버 부품을 모니터링하는 단계, 실행될 공정 세트에 대한 공정 변수에 기초하여 작동되어질 성분을 측정하는 단계, 및 모니터링 또는 측정 단계에 대응하여 챔버 부품 서브루틴의 실행을 초래하는 단계를 포함한다.
지금부터, 특정 챔버 부품 서브루틴의 작동이 도 3f를 참조하여 기술되어질 것이다. 기판 위치선정 서브루틴(180)은 서셉터(112) 상에 기판을 적재하고, 선택적으로 기판과 가스 분포 매니폴드(111) 사이의 공간을 제어하기 위해 챔버(115) 내의 소정의 높이로 올리기 위해 이용되는 챔버 부품을 제어하기 위한 프로그램 코드를 포함한다. 기판이 공정챔버(115) 내부로 적재될 때, 서셉터(112)는 기판을 수용하기 위해 하강하며, 그리고 나서 서셉터(112)는 CVD 공정중에 가스 분포 매니폴드로부터 제 1 거리 또는 간극에서 기판을 유지시키기 위해 챔버 내의 소정의 높이로 상승된다. 작동 중에, 기판 위치선정 서브루틴(180)은 챔버 매니저 서브루틴(177a)으로부터 전달된 지지 높이와 관련된 공정 세트 변수에 대응하여 서셉터의 이동을 제어한다.
공정가스 제어 서브루틴(183)은 공정가스 조성 및 유량을 제어하기 위한 프로그램 코드를 갖는다. 공정가스 제어 서브루틴(183)은 안전 차단 밸브의 개폐위치를 제어하고, 또한 소정의 가스 유량을 얻기 위해 총괄 유동 제어기를 상승 및 하강시킨다. 공정가스 제어 서브루틴(183)은 모든 챔버 부품 서브루틴에서와 같이 챔버 매니저 서브루틴(177a)에 의해 야기되며, 소정의 가스 유량과 관련된 챔버 매니저 서브루틴 공정 변수로부터 수신된다. 일반적으로, 공정가스 제어 서브루틴(183)은 가스 공급라인을 개방하고, 반복적으로 (i) 필요한 총괄 유동 제어기를 판독하고, (ii) 상기를 챔버 매니저 서브루틴(177a)으로부터 수신된 소정의 유량과 비교하고, 그리고 (iii) 필요에 따라 가스 공급라인의 유량을 조절함으로써 작동된다. 더욱이, 공정가스 제어 서브루틴(183)은 불안전 속도에 대한 가스 유량을 측정하는 단계와, 그리고 불안전 조건이 탐지될 때 안전 차단 밸브를 작동시키는 단계를 포함한다.
약간의 공정에서, 반응 공정가스가 챔버내로 유입되기 전에 챔버내의 압력을 안정시키기 위하여 헬륨 또는 아르곤과 같은 불활성 가스가 챔버(115)내로 유동된다. 상기 공정에 대해, 상기 공정가스 제어 서브루틴(183)은 챔버내의 압력을 안정시키기 위하여 필요한 시간을 위해 챔버내로 불활성 가스를 유동시키기 위한 단계들을 포함하도록 프로그램되며, 그때 전술된 상기 단계들은 수행된다. 추가적으로, 공정가스가 액체 전구체로부터 증발될 때, 예를 들면 테트라에틸로쓰오실레인("TEOS"), 공정가스 제어 서브루틴(183)은 기포기(bubbler) 조립체내의 액체 전구체를 통과하는 헬륨과 같은 전달 가스를 기포화하는 또는 액체 주입 시스템으로 헬륨과 같은 캐리어 가스를 유입하는 단계를 포함하도록 입력된다. 기포기가 이러한 유형의 공정을 위하여 이용될 때, 공정가스 제어 서브루틴(183)은 목표 공정가스 유동률을 얻기 위하여 전달 가스의 유동, 기포기의 압력, 및 기포기 온도를 조절한다. 전술한 바와 같이, 원하는 공정가스 유동률은 공정 변수로서 공정가스 제어 서브루틴(183)으로 전송된다. 더욱이, 공정가스 제어 서브루틴(183)은 주어진 공정가스 유동률을 위한 필요한 값을 포함하는 저장된 테이블에 접근함으로써 목표 공정가스 유동률을 위한 필요한 전달 가스 유동률, 기포기 압력, 및 기포기 온도를 얻기 위한 단계를 포함한다. 필요한 값을 얻을 때, 전달 가스 유동률, 기포기 압력 및 기포기 온도는 감지되며, 필요한 값과 비교되며 이에 따라 조정된다.
압력 제어 서브루틴(185)은 챔버의 배기 시스템의 스로틀 밸브의 개구 크기를 조절함으로써 챔버(115)내의 압력을 제어하기 위한 프로그램 코드를 포함한다. 스로틀 밸브의 개구 크기가 챔버 압력을 총 공정가스 유동, 공정챔버의 크기, 및 배기 시스템을 위한 펌핑 설정 압력에 관한 목표 수준으로 제어하기 위해 설정된다. 압력 제어 서브루틴(185)이 시작될 때, 원하는 또는 목표 수준은 챔버 관리 서브루틴(177a)으로부터 변수로서 수용된다. 압력 제어 서브루틴(185)은 챔버에 연결된 판독 수단 또는 더욱 보편적인 압력 나노미터에 의하여 챔버(115)내의 압력을 측정하며, 측정치를 목표 압력에 비교하며, 목표 압력에 대응하는 저장된 압력 테이블로부터 PID(비례 적분 및 미분)값을 얻으며, 압력 테이블로부터 얻은 PID 값에 따라 스로틀 밸브를 조정하기 위해 작동된다. 선택적으로, 압력 제어 서브루틴(185)은 챔버(115)를 목표 압력으로 조절하기 위하여 스로틀 밸브를 특정한 개구 크기로 개방 또는 폐쇄하도록 입력될 수 있다.
히터 제어 서브루틴(187)은 기판(120)을 가열하기 위하여 이용되는 가열 유닛에 전류를 제어하기 위한 프로그램 코드를 포함한다. 히터 제어 서브루틴(187)은 또한 챔버 관리 서브루틴(177a)에 의하여 시작되며, 목표, 또는 설정 온도 변수를 수신하며, 설정 온도를 얻기 위하여 가열 유닛에 인가되는 전류가 증가 또는 감소된다. 상기 온도는 저장된 변환 테이블의 대응 온도를 찾아보거나, 4차 다항식을 이용하여 온도를 계산함으로써 측정 전압으로부터 얻을 수 있다. 포함된 루프가 서셉터(112)를 가열하기 위하여 이용될 때, 히터 제어 서브루틴(187)은 상기 루프에 인가된 전류의 램프 업/다운(ramp up/down)을 제어한다. 점차적인 램프 업/다운은 상기 램프의 수명 및 신뢰도를 향상시킨다. 부가적으로, 빌트-인 2중 안전장치 모드(built-in fail-safe mode)는 공정 안전 컴파일런스를 감지하는 것을 포함할 수 있으며, 공정챔버(115)가 적절하게 셋업되지 않은 경우 가열 유닛 작동이 중단될 수 있다.
플라즈마 제어 서브루틴(190)은 챔버(115)내의 공정 전극에 적용되는 낮은 그리고 높은 주파수 RF 동력 레벨을 설정하기 위해 프로그램 코드를 구비한다. 그리고, 저주파수 RF 주파수로 실시된다. 상술된 챔버의 구성 서브루틴과 유사하게도, 플라즈마 제어 서브루틴(190)은 챔버 매니저 서브루틴(177a)에 의해서 불려오게 된다.
상술된 반응로는 설명된 목적으로 사용되며, 전자 사이클론 공명(ECR) 플라즈마 CVD 장치와 같은 다른 CVD 장치, 유도 감응 RF 고밀도 플라즈마 CVD 장치 등이 실시될 수도 있다. 추가적으로, RF 동력 연결부의 위치, RF 동력 주파수, 가열기 설계, 서셉터 설계에서의 차이에 따라 상술된 실시예와 다른 실시예가 수행될 수 있다. 본 발명은 임의의 특정 실시예 및 특정 플라즈마 여기 방법에 한정되는 것이 아니다.
Ⅲ. 테스트 데이타
본 발명의 유효성을 나타내기 위해, 본 발명의 장점에 관계없이 다양한 산화막을 증착하는 것을 실험하였다. 이러한 실험 결과들은 하기의 테이블 1에 기입되어 있다.
테이블 1
플루오르 포함 레벨
챔버 형식 하드웨어 NF3 유량(sccm)
램프 가열식 산화양극화된 페이스플레이트 0
DxZ 천연 알루미늄 페이스플레이트 0
DxZ 산화양극화된 페이스플레이트 0
DxZ 천연 알루미늄 페이스플레이트 5
DxZ 천연 알루미늄 페이스플레이트 15
각 실험치에서, 공정 조건(테이블에 지적된 바와 같이, 변수를 제외함)들은 상술된 공정에서 기입된 값들로 유지된다. 이 실험 결과로부터 알 수 있듯이, 천연 알루미늄 페이스 플레이트가 DxZ 챔버에 사용될 때, 공정가스에 소량의 플루오르 유량을 첨가하면, 플루오르 함량은 램프-가열식 챔버에서 양극화 알루미늄 페이스플레이트로 증착된 실리콘 산화막의 함량보다 약간 많다.
본 발명의 방법은 상술된 특정 매개변수에 의해서 한정되는 것이 아니다. 상이한 공정 조건 및 상이한 반응 공급원들이 본 발명의 영역을 벗어나지 않으면서 사용될 수 있다. 본 발명에 따라 절연층을 증착하는 방법의 다른 실시예가 본 발명의 기술분야의 통상의 전문가들에 의해서 용이하게 인지될 수 있다. 예를 들어, 상술된 증착조건들이 모범적인 목적으로 사용된다. 다른 온도 및 압력 레벨들이 사용될 수도 있으며, 다른 가스 유량 및 비율들이 실시될 수도 있으며, 다른 RF 레벨이 사용될 수도 있다. 또한, TEOS보다 다른 실리콘 공급원들이 사용될 수도 있으며, O2이외의 산소 공급원들이 사용될 수도 있다.
다른 실시예에서, 실리콘산화물이 PMD층 이외의 층에서 사용되며, 복합층의 막 보다는 단일 막층으로서 사용된다. 또한, 실리콘산화물층은 상술된 방법과 상이한 방법으로 평탄화될 수 있으며, 평탄화가 전혀 필요 없을 수도 있다. 만약 평탄화가 이루어지지 않는다면, 약 1,500Å의 두께로 얇은 라이닝층을 실리콘 산화막으로 증착하는 것이 바람직하며, 이후 약간 두꺼운 상부 BPSG층을 증착한다. 상부 BPSG층은 초기 평탄화 공정에서 재유동하며, 연속하여 CMP공정으로 되어 상기 막을 추가로 평탄하게 한다.
다른 실시예에서, 플루오르 이외의 공급원들은 유입되며, 실리콘 산화막내의 벌크 산화물 트랩을 감소시킨다. 이들 공급원의 필요조건은 단지 공정 화학물과 반응하여 산화물 트랩된 전하들의 공급원, 예를 들어 댕글링 Si-H 및 H-OH 결합들을 감소시키는 것이다. 그래서, 브롬 또는 염소와 같은 다른 할로겐 원소의 공급원들이 사용되며, 비교적 큰 N2O의 유량을 유입시켜서 상기 댕글링 결합들을 감소시킨다. 실리콘 산화막의 증착중에, 증착영역으로 화학물 함유 공급원을 증착 영역으로 유동시키지 않고 화학물 공급원을 유입시킬 수 있다. 예를 들어, 몇몇 실시예에서, 챔버 내 증착되는 시즈닝 층(seasoning layer)으로 충분한 량의 플루오르 또는 다른 적절한 성분을 포함시킬 수 있다. 이후, 기판위로 실리콘산화물층의 증착중에 시즈닝 층내로부터 플루오르는 증착된 산화막내의 플루오르의 바람직한 양을 포함시키기 위해 증착 가스와 반응한다. 이 실시예에서, 플루오르는 시즈닝 막(예를 들어, 실리콘 및 산소 공급원)을 증착하는데 사용되는 다른 가스와 함께, 챔버로 플루오르-함유 가스를 유동시킴으로써 시즈닝 막에 포함된다. 또한, 다른 실리콘, 산소 및 플루오르 공급원들은 상술된 대체 공급원으로서 사용될 수 있다. 예를 들어, 여러 요소들 중에 CF4, C2F6, C3F8, SiF4, F2등이 막에 첨가하기 위한 추가의 플루오르 공급원으로서 사용될 수 있다. 물론 본 발명의 영역내에서 다른 것이 사용될 수도 있다. 따라서, 본 발명은 첨부된 청구범위에 의해서 한정된다.

Claims (40)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 집적회로 제조 동안 다수의 기판들을 처리하는 방법으로서:
    (a) 상기 다수의 기판들 각각에 다수의 트랜지스터들을 형성하는 단계;
    (b) 상기 다수의 기판들 중 제 1 기판을 천연 알루미늄 페이스플레이트 및 적어도 하나의 내부 챔버벽을 갖는 기판 처리 챔버 안으로 이송시키는 단계;
    (c) 상기 기판 위에 실리콘옥사이드층을 증착시키기에 적합한 처리조건에서 상기 기판 처리 챔버를 유지시키면서 실리콘 공급원, 산소 공급원 및 플루오르 공급원을 포함하는 공정가스를 상기 기판 처리 챔버 안으로 유동시키는 단계 - 상기 플루오르 공급원은 상기 실리콘옥사이드층이 대략 3.9 내지 4.2 사이의 유전상수를 가지며 1㎤당 1x1019 내지 3x1021 의 플루오르 원자들을 갖는 유속으로 상기 챔버 안으로 유동되고 상기 실리콘옥사이드층은 프리메탈 유전층의 일부가 되며, 상기 기판 상의 실리콘옥사이드층의 증착은 상기 적어도 하나의 내부 챔버벽에 실리콘옥사이드를 증착시킴 -
    (d) 상기 제 1 기판을 상기 기판 처리 챔버 외부로 이송시키는 단계;
    (e) 그 후에, 상기 적어도 하나의 내부 챔버벽으로부터 상기 실리콘옥사이드를 에칭하기 위해 플루오르를 포함한 세정가스를 상기 챔버 안으로 유동시키는 단계; 및
    (f) 그 후에, 상기 다수의 기판들 중 제 2 기판을 상기 기판 처리 챔버 안으로 이송시키고 상기 제 2 기판 위에 실리콘옥사이드층을 증착시키기 위해 (c) 단계를 반복하는 단계 - 상기 실리콘옥사이드층은 프리메탈 유전층의 일부임 -
    를 포함하는 기판 처리 방법.
  5. 제 4 항에 있어서, 상기 (c) 단계의 플루오르 공급원은 1㎤당 1x1020 내지 1x1021 플루오르 원자들이 상기 실리콘옥사이드층에 포함되는 유속으로 상기 챔버 안으로 유동되는 것을 특징으로 하는 기판 처리 방법.
  6. 제 4 항에 있어서, 상기 (c) 단계의 실리콘옥사이드층은 플라즈마 반응에 의해 증착되고 상기 실리콘 공급원은 테트라에틸로르소실리케이트로 구성되는 것을 특징으로 하는 기판 처리 방법.
  7. 제 4 항에 있어서, 상기 (c) 단계의 실리콘옥사이드층은 다수의 트랜지스터들을 포함하는 집적회로의 제조 동안 복합 프리메탈 유전층 중 하나의 층으로서 증착되고 상기 실리콘옥사이드층의 특성은 적어도 부분적으로 상기 하나 이상의 트랜지스터들의 브레이크다운 전압 및 누설 전류를 결정하는 것을 특징으로 하는 기판 처리 방법.
  8. 제 4 항에 있어서, 상기 공정가스는 플루오르 공급원의 1~30sccm 사이의 유속을 포함하는 것을 특징으로 하는 기판 처리 방법.
  9. 제 6 항에 있어서, 상기 실리콘옥사이드층은 복합 프리메탈 유전층 중 제 1 층인 것을 특징으로 하는 기판 처리 방법.
  10. (a) 트랜지스터들을 기판의 표면 위에 형성하는 단계;
    상기 (a) 단계 후에 임의의 금속층들을 상기 기판 위에 증착시키기 전에, 상기 기판을 천연 알루미늄 페이스플레이트를 갖는 기판 처리 챔버 안으로 이송시키고 실리콘 공급원, 산소 공급원 및 플루오르 공급원을 포함한 공정가스로부터 상기 기판 처리 챔버의 기판 위에 복합 프레메탈층 유전층의 제 1 층 - 상기 제 1 층은 1㎤당 1x1019 내지 3x1021 플루오르 원자들을 가지며 유전 상수가 대략 갖는 3.9 내지 4.2 임 - 증착시키는 단계; 및
    (c) 상기 (b) 단계 후에 상기 복합 프리메탈층 유전층의 제 2 층을 증착시키는 단계
    를 포함하는 집적회로 제조 방법.
  11. 제 10 항에 있어서, 상기 집적회로 - 상기 집적회로는 다수의 트랜지스터들을 포함하고 상기 제 1 층의 특성들은 상기 하나 이상의 트랜지스터들의 브레이크다운 전압 및 누설 전류를 적어도 부분적으로 결정함 - 의 제조를 완료하는 단계를 더 포함하는 것을 특징으로 하는 집적회로 제조 방법.
  12. 제 11 항에 있어서, 상기 실리콘 공급원은 테트라에틸로르소실리케이트를 포함하는 것을 특징으로 하는 집적회로 제조 방법.
  13. 제 12 항에 있어서, 상기 산소 공급원은 산소 분자와 산화질소(NO2)의 그룹 중에서 선택되는 것을 특징으로 하는 집적회로 제조 방법.
  14. 제 13 항에 있어서, 상기 플루오르 공급원은 나이트로겐 트리플루오르를 포함하는 것을 특징으로 하는 집적회로 제조 방법.
  15. 제 14 항에 있어서, 상기 플루오르 공급원은 대략 1 ~ 30sccm의 유속으로 증착영역으로 유동하는 것을 특징으로 하는 집적회로 제조 방법.
  16. 제 14 항에 있어서, 상기 플루오르 공급원은 약 5 ~ 20sccm의 유속으로 증착영역으로 유동하는 것을 특징으로 하는 집적회로 제조 방법.
  17. 제 15 항에 있어서, 상기 복합층의 제 2 층은 보로포스포실리케이트 유리를 포함하는 것을 특징으로 하는 집적회로 제조 방법.
  18. 제 10 항에 있어서, 상기 제 1층의 플루오르 함량은 1㎤당 약 1x1020 내지 1x1021 원자들인 것을 특징으로 하는 집적회로 제조 방법.
  19. (a) 트랜지스터들을 기판의 표면상에 형성하는 단계;
    (b) 상기 (a)단계 후에 임의의 금속층들을 상기 기판 위에 증착시키기 전에, 상기 기판을 천연 알루미늄 페이스플레이트를 갖는 기판 처리 챔버 안으로 이송시키고 상기 기판 위에 복합층 유전층의 제 1 층 - 상기 제 1 층은 대략 5,000Å 내지 12,000Å 사이의 두께로 증착됨 - 을 증착시키기 위해 테트라에틸로르소실리케이트, 산소 공급원 및 플루오르 공급원을 포함한 공정가스 - 상기 공정가스는 1㎤당 5x1019 내지 1x1021 플루오르 원자가 상기 제 1 층에 포함되도록 선택된 양의 플루오르 공급원을 포함함 - 로부터 상기 기판 처리 챔버 내에 플라즈마를 형성하는 단계;
    (c) 상기 (b) 단계 후에, 포토레지스트층을 상기 제 1 층 위에 증착시키고 그 후에 상기 제 1 층이 대략 2,000Å 내지 4,000Å의 두께를 갖도록 상기 포토레지스트층과 상기 제 1 층을 에칭백하는 단계;
    (d) 상기 (c) 단계 후에, 상기 복합층의 제 2 층 - 상기 제 2 층은 보로포스포실리케이트 유리를 포함함 - 을 상기 제 1 층 위에 증착시키는 단계
    를 포함하는 집적회로 제조 방법.
  20. 삭제
  21. 제 4 항에 있어서, 상기 실리콘옥사이드막을 증착하기 위해 플라즈마를 형성하는 것을 특징으로 하는 기판 처리 방법.
  22. 제 4 항에 있어서, 상기 실리콘옥사이드층의 플루오르 레벨은 1㎤당 5x1019 내지 1x1021 원자들인 것을 특징으로 하는 기판 처리 방법.
  23. 제 4 항에 있어서, 상기 공정가스는 테트라에틸로르소실리케이트, 상기 산소 공급원, 상기 플루오르 공급원 및 불활성 가스를 포함하는 것을 특징으로 하는 기판 처리 방법.
  24. 제 4 항에 있어서, 상기 (c) 단계의 프리메탈 실리콘옥사이드층들은 상기 (e) 단계의 적어도 하나의 내부 챔버벽으로부터 실리콘 증착물을 에칭하기 전에 상기 다수의 기판들 위에 증착되는 것을 특징으로 하는 기판 처리 방법.
  25. 제 24 항에 있어서, 상기 플루오르는 상기 층들 내에 벌크 산화물 트랩들을 감소시키기 위해 상기 프리메탈 실리콘옥사이드층들의 증착 동안 상기 실리콘옥사이드층과 반응하는 것을 특징으로 하는 기판 처리 방법.
  26. 제 5 항에 있어서, 상기 플루오르 공급원은 나이트로겐 트리플루오라이드인 것을 특징으로 하는 기판 처리 방법.
  27. 제 4 항에 있어서, 상기 실리콘옥사이드층들의 각각의 위에 보로포스포실리케이트 유리층들을 증착시키는 단계를 더 포함하는 것을 특징으로 하는 기판 처리 방법.
  28. 제 27 항에 있어서, 상기 보로포스포실리케이트 유리층들을 리플로잉시키는 단계를 더 포함하는 것을 특징으로 하는 기판 처리 방법.
  29. 제 10 항에 있어서, 상기 제 2 층이 증착된 후에 상기 프리메탈 유전층을 리플로잉시키는 단계를 더 포함하는 것을 특징으로 하는 집적회로 제조 방법.
  30. (a) 다수의 트랜지스터들 - 상기 다수의 트랜지스터들 각각은 소스, 드레인 및 게이트를 포함함 - 을 기판의 표면상에 형성하는 단계;
    (b) 상기 다수의 트랜지스터들을 형성한 후에 임의의 금속층들을 상기 기판 위에 증착시키기 전에, 상기 기판을 천연 알루미늄 페이스플레이트를 갖는 기판 처리 챔버 안으로 이송시키고 복합층 유전층의 제 1 층 - 상기 제 1 층은 제 1 두께로 증착됨 - 을 상기 기판 위에 증착시키기 위해 테트라에틸로르소실리케이트, 산소 공급원 및 플루오르 공급원을 포함한 공정가스 - 상기 공정가스의 플루오르 공급원의 유속은 대략 1㎤당 5x1019 내지 1x1021 플루오르 원자가 상기 제 1 층에 포함되도록 선택됨 - 로부터 상기 챔버 내에 플라즈마를 형성하는 단계;
    (c) 상기 제 1 층을 증착한 후에, 포토레지스트층을 상기 제 1 층 위에 증착시키고 그 후에 상기 제 1 층이 상기 제 1 두께보다 작은 제 2 두께를 갖도록 상기 포토레지스트층과 상기 제 1 층을 에칭백하는 단계
    를 포함하는 집적회로 제조 방법.
  31. 제 30 항에 있어서, 상기 제 1 두께는 대략 5,000Å 내지 12,000Å 사이인 것을 특징으로 하는 집적회로 제조 방법.
  32. 제 30 항에 있어서, 상기 포토레지스트층과 상기 제 1 층을 에칭백한 후에, 상기 복합층의 제 2 층 - 상기 제 2 층은 보로포스포실리케이트 유리를 포함함 - 을 상기 제 1 층 위에 증착시키는 단계를 더 포함하는 것을 특징으로 하는 집적회로 제조 방법.
  33. 제 30 항에 있어서, 상기 제 2 두께는 대략 2,000Å 내지 4,000Å 사이인 것을 특징으로 하는 집적회로 제조 방법.
  34. 제 31 항에 있어서, 상기 공정가스는 실리콘 공급원, 상기 산소 공급원, 상기 플루오르-함유 공급원 및 불활성 가스를 포함하는 것을 특징으로 하는 집적회로 제조 방법.
  35. 제 32 항에 있어서, 상기 제 2 층은 보로포스포실리케이트 유리를 포함하는 것을 특징으로 하는 집적회로 제조 방법.
  36. (a) 다수의 트랜지스터들 - 상기 다수의 트랜지스터들 각각은 소스, 드레인 및 게이트를 포함함 - 을 기판의 표면상에 형성하는 단계;
    (b) 상기 다수의 트랜지스터들을 형성한 후에 임의의 금속층들을 상기 기판 위에 증착시키기 전에, 상기 기판을 천연 알루미늄 페이스플레이트를 갖는 기판 처리 챔버 안으로 이송시키고 복합층 유전층의 제 1 층 - 상기 제 1 층은 대략 3.9 내지 4.2 사이의 유전상수를 가짐 - 을 상기 기판 위에 증착시키기 위해 테트라에틸로르소실리케이트, 산소 공급원 및 플루오르 공급원을 포함한 공정가스로부터 상기 챔버 내에 플라즈마를 형성하는 단계
    를 포함하는 집적회로 제조 방법.
  37. 제 36 항에 있어서, 상기 제 1 층은 제 1 두께로 증착되고,
    (c) 상기 제 1 층을 증착한 후에, 포토레지스트층을 상기 제 1 층 위에 증착시키고 그 후에 상기 제 1 층이 상기 제 1 두께보다 작은 제 2 두께를 갖도록 상기 포토레지스트층과 상기 제 1 층을 에칭백하는 단계를 더 포함하는 것을 특징으로 하는 집적회로 제조 방법.
  38. 제 37 항에 있어서, 상기 포토레지스트층과 상기 제 1 층을 에칭백한 후에, 상기 복합층의 제 2 층 - 상기 제 2 층은 보로포스포실리케이트 유리를 포함함 - 을 상기 제 1 층 위에 증착시키는 단계를 더 포함하는 것을 특징으로 하는 집적회로 제조 방법.
  39. 제 38 항에 있어서, 상기 제 1 두께는 대략 5,000Å 내지 12,000Å 사이인 것을 특징으로 하는 집적회로 제조 방법.
  40. 제 39 항에 있어서, 상기 제 2 두께는 대략 2,000Å 내지 4,000Å 사이인 것을 특징으로 하는 집적회로 제조 방법.
KR1020007002331A 1997-09-04 1998-08-12 기판의 증착막에서 플루오르를 통해 격리성질을 제어하는 반도체장치의 제어 방법 및 시스템 KR100569807B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US08/923,501 US6451686B1 (en) 1997-09-04 1997-09-04 Control of semiconductor device isolation properties through incorporation of fluorine in peteos films
US08/923,501 1997-09-04
PCT/US1998/016753 WO1999012196A1 (en) 1997-09-04 1998-08-12 Control of semiconductor device isolation properties through incorporation of fluorine in peteos films

Publications (2)

Publication Number Publication Date
KR20010023678A KR20010023678A (ko) 2001-03-26
KR100569807B1 true KR100569807B1 (ko) 2006-04-11

Family

ID=25448790

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020007002331A KR100569807B1 (ko) 1997-09-04 1998-08-12 기판의 증착막에서 플루오르를 통해 격리성질을 제어하는 반도체장치의 제어 방법 및 시스템

Country Status (6)

Country Link
US (1) US6451686B1 (ko)
EP (1) EP1019956A1 (ko)
JP (1) JP2001515270A (ko)
KR (1) KR100569807B1 (ko)
TW (1) TW411561B (ko)
WO (1) WO1999012196A1 (ko)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3084367B1 (ja) * 1999-03-17 2000-09-04 キヤノン販売株式会社 層間絶縁膜の形成方法及び半導体装置
FI118342B (fi) * 1999-05-10 2007-10-15 Asm Int Laite ohutkalvojen valmistamiseksi
US6466365B1 (en) 2000-04-07 2002-10-15 Corning Incorporated Film coated optical lithography elements and method of making
US20030110808A1 (en) * 2001-12-14 2003-06-19 Applied Materials Inc., A Delaware Corporation Method of manufacturing an optical core
US20030113085A1 (en) * 2001-12-14 2003-06-19 Applied Materials, Inc., A Delaware Corporation HDP-CVD film for uppercladding application in optical waveguides
JP4102072B2 (ja) * 2002-01-08 2008-06-18 株式会社東芝 半導体装置
US7080528B2 (en) 2002-10-23 2006-07-25 Applied Materials, Inc. Method of forming a phosphorus doped optical core using a PECVD process
US6815974B1 (en) * 2003-07-14 2004-11-09 Semiconductor Diagnostics, Inc. Determining composition of mixed dielectrics
JP4541864B2 (ja) * 2004-12-14 2010-09-08 東京エレクトロン株式会社 シリコン酸窒化膜の形成方法、形成装置及びプログラム
DE102009025971A1 (de) * 2009-06-15 2010-12-16 Aixtron Ag Verfahren zum Einrichten eines Epitaxie-Reaktors
US9018108B2 (en) 2013-01-25 2015-04-28 Applied Materials, Inc. Low shrinkage dielectric films
JP6360770B2 (ja) * 2014-06-02 2018-07-18 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0724286A1 (en) * 1995-01-25 1996-07-31 Applied Materials, Inc. A method of forming a thin film of silicon oxide for a semiconductor device

Family Cites Families (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4300989A (en) * 1979-10-03 1981-11-17 Bell Telephone Laboratories, Incorporated Fluorine enhanced plasma growth of native layers on silicon
JPS61276977A (ja) 1985-05-30 1986-12-06 Canon Inc 堆積膜形成法
US4872947A (en) 1986-12-19 1989-10-10 Applied Materials, Inc. CVD of silicon oxide using TEOS decomposition and in-situ planarization process
KR910006164B1 (ko) 1987-03-18 1991-08-16 가부시키가이샤 도시바 박막형성방법과 그 장치
US4851370A (en) 1987-12-28 1989-07-25 American Telephone And Telegraph Company, At&T Bell Laboratories Fabricating a semiconductor device with low defect density oxide
JP3017742B2 (ja) 1988-09-13 2000-03-13 ソニー株式会社 半導体装置
US4958321A (en) 1988-09-22 1990-09-18 Advanced Micro Devices, Inc. One transistor flash EPROM cell
US4894352A (en) 1988-10-26 1990-01-16 Texas Instruments Inc. Deposition of silicon-containing films using organosilicon compounds and nitrogen trifluoride
US5013691A (en) 1989-07-31 1991-05-07 At&T Bell Laboratories Anisotropic deposition of silicon dioxide
JP2960466B2 (ja) 1990-03-19 1999-10-06 株式会社日立製作所 半導体デバイスの配線絶縁膜の形成方法及びその装置
JP2640174B2 (ja) 1990-10-30 1997-08-13 三菱電機株式会社 半導体装置およびその製造方法
US5314724A (en) 1991-01-08 1994-05-24 Fujitsu Limited Process for forming silicon oxide film
JP2697315B2 (ja) 1991-01-23 1998-01-14 日本電気株式会社 フッ素含有シリコン酸化膜の形成方法
JPH04341568A (ja) 1991-05-16 1992-11-27 Toshiba Corp 薄膜形成方法及び薄膜形成装置
EP0584252B1 (en) * 1991-05-17 1998-03-04 Lam Research Corporation A PROCESS FOR DEPOSITING A SIOx FILM HAVING REDUCED INTRINSIC STRESS AND/OR REDUCED HYDROGEN CONTENT
JP2699695B2 (ja) 1991-06-07 1998-01-19 日本電気株式会社 化学気相成長法
KR960006961B1 (ko) * 1991-09-13 1996-05-25 니뽄 덴끼 가부시끼가이샤 반도체 디바이스의 배선 구조 및 절연막 형성방법과 이것의 표면 보호막 형성 방법
JPH05226480A (ja) 1991-12-04 1993-09-03 Nec Corp 半導体装置の製造方法
US5407529A (en) 1992-03-04 1995-04-18 Nec Corporation Method for manufacturing semiconductor device
JP2773530B2 (ja) 1992-04-15 1998-07-09 日本電気株式会社 半導体装置の製造方法
JP2792335B2 (ja) 1992-05-27 1998-09-03 日本電気株式会社 半導体装置の製造方法
JP3688726B2 (ja) * 1992-07-17 2005-08-31 株式会社東芝 半導体装置の製造方法
JP3190745B2 (ja) 1992-10-27 2001-07-23 株式会社東芝 気相成長方法
KR0143873B1 (ko) * 1993-02-19 1998-08-17 순페이 야마자끼 절연막 및 반도체장치 및 반도체 장치 제조방법
US5434109A (en) 1993-04-27 1995-07-18 International Business Machines Corporation Oxidation of silicon nitride in semiconductor devices
JPH0793275B2 (ja) 1993-06-25 1995-10-09 アプライド マテリアルズ インコーポレイテッド 半導体装置の薄膜及び半導体装置の薄膜形成方法
JP3283344B2 (ja) 1993-07-09 2002-05-20 沖電気工業株式会社 半導体素子の製造方法
US5372951A (en) * 1993-10-01 1994-12-13 Advanced Micro Devices, Inc. Method of making a semiconductor having selectively enhanced field oxide areas
JP3152829B2 (ja) * 1994-01-18 2001-04-03 株式会社東芝 半導体装置の製造方法
US5520969A (en) 1994-02-04 1996-05-28 Applied Materials, Inc. Method for in-situ liquid flow rate estimation and verification
KR0138295B1 (ko) 1994-11-30 1998-06-01 김광호 도전선 형성방법
US5558717A (en) * 1994-11-30 1996-09-24 Applied Materials CVD Processing chamber
US5599726A (en) * 1995-12-04 1997-02-04 Chartered Semiconductor Manufacturing Pte Ltd Method of making a conductive spacer lightly doped drain (LDD) for hot carrier effect (HCE) control
US5661334A (en) * 1996-01-16 1997-08-26 Micron Technology, Inc. Inter-metal dielectric structure which combines fluorine-doped glass and barrier layers
US5672525A (en) * 1996-05-23 1997-09-30 Chartered Semiconductor Manufacturing Pte Ltd. Polysilicon gate reoxidation in a gas mixture of oxygen and nitrogen trifluoride gas by rapid thermal processing to improve hot carrier immunity
TW335511B (en) 1996-08-02 1998-07-01 Applied Materials Inc Stress control by fluorination of silica film
US5827785A (en) * 1996-10-24 1998-10-27 Applied Materials, Inc. Method for improving film stability of fluorosilicate glass films
US5849092A (en) * 1997-02-25 1998-12-15 Applied Materials, Inc. Process for chlorine trifluoride chamber cleaning
US5759906A (en) * 1997-04-11 1998-06-02 Industrial Technology Research Institute Planarization method for intermetal dielectrics between multilevel interconnections on integrated circuits
US5858869A (en) * 1997-06-03 1999-01-12 Industrial Technology Research Institute Method for fabricating intermetal dielectric insulation using anisotropic plasma oxides and low dielectric constant polymers
US5869149A (en) * 1997-06-30 1999-02-09 Lam Research Corporation Method for preparing nitrogen surface treated fluorine doped silicon dioxide films

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0724286A1 (en) * 1995-01-25 1996-07-31 Applied Materials, Inc. A method of forming a thin film of silicon oxide for a semiconductor device

Also Published As

Publication number Publication date
KR20010023678A (ko) 2001-03-26
TW411561B (en) 2000-11-11
WO1999012196A1 (en) 1999-03-11
JP2001515270A (ja) 2001-09-18
EP1019956A1 (en) 2000-07-19
US6451686B1 (en) 2002-09-17

Similar Documents

Publication Publication Date Title
US6733955B1 (en) Methods for forming self-planarized dielectric layer for shallow trench isolation
US6190233B1 (en) Method and apparatus for improving gap-fill capability using chemical and physical etchbacks
JP4230561B2 (ja) Ｔｅｏｓ／オゾン−シリコン酸化物の表面感度の除去のための方法
US5990000A (en) Method and apparatus for improving gap-fill capability using chemical and physical etchbacks
US5908672A (en) Method and apparatus for depositing a planarized passivation layer
US6020035A (en) Film to tie up loose fluorine in the chamber after a clean process
JP4323583B2 (ja) 高堆積速度のハロゲンドープトシリコン酸化物層を堆積させるプロセス
US6035803A (en) Method and apparatus for controlling the deposition of a fluorinated carbon film
JP4176864B2 (ja) 四弗化珪素／酸素の化学作用を用いて低誘電率のＳｉ−Ｏ−Ｆ膜を堆積させる方法
KR100298486B1 (ko) 낮은유전상수이산화실리콘샌드위치층및형성방법
US6156149A (en) In situ deposition of a dielectric oxide layer and anti-reflective coating
US6228781B1 (en) Sequential in-situ heating and deposition of halogen-doped silicon oxide
JP2002517089A5 (ko)
KR100569807B1 (ko) 기판의 증착막에서 플루오르를 통해 격리성질을 제어하는 반도체장치의 제어 방법 및 시스템
KR20040030827A (ko) 보로포스포실리케이트 유리 필름의 화학 기상 증착 방법
US6753270B1 (en) Process for depositing a porous, low dielectric constant silicon oxide film
US6890597B2 (en) HDP-CVD uniformity control
EP1054444A1 (en) Process for depositing a porous, low dielectric constant silicon oxide film

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120329

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20130329

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee