JP2001515270A - Ｐｅｔｅｏｓフィルムへのフッ素取り入れを通しての半導体装置絶縁特性の制御 - Google Patents

Ｐｅｔｅｏｓフィルムへのフッ素取り入れを通しての半導体装置絶縁特性の制御

Info

Publication number
JP2001515270A
JP2001515270A JP2000509107A JP2000509107A JP2001515270A JP 2001515270 A JP2001515270 A JP 2001515270A JP 2000509107 A JP2000509107 A JP 2000509107A JP 2000509107 A JP2000509107 A JP 2000509107A JP 2001515270 A JP2001515270 A JP 2001515270A
Authority
JP
Japan
Prior art keywords
layer
fluorine
source
chamber
silicon oxide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000509107A
Other languages
English (en)
Inventor
クリス ンガイ，
ジョエル グレン，
メイ， イー シェク，
ジュディ フアン，
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Applied Materials Inc
Original Assignee
Applied Materials Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Applied Materials Inc filed Critical Applied Materials Inc
Publication of JP2001515270A publication Critical patent/JP2001515270A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/02131—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being halogen doped silicon oxides, e.g. FSG
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/40—Oxides
    • C23C16/401—Oxides containing silicon
    • C23C16/402—Silicon dioxide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/02129—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being boron or phosphorus doped silicon oxides, e.g. BPSG, BSG or PSG
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/316—Inorganic layers composed of oxides or glassy oxides or oxide based glass
    • H01L21/31604—Deposition from a gas or vapour
    • H01L21/31629—Deposition of halogen doped silicon oxide, e.g. fluorine doped silicon oxide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02164—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon oxide, e.g. SiO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02205—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition
    • H01L21/02208—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si
    • H01L21/02211—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being characterised by the precursor material for deposition the precursor containing a compound comprising Si the compound being a silane, e.g. disilane, methylsilane or chlorosilane
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S977/00—Nanotechnology
    • Y10S977/84—Manufacture, treatment, or detection of nanostructure
    • Y10S977/89—Deposition of materials, e.g. coating, cvd, or ald
    • Y10S977/891—Vapor phase deposition
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S977/00—Nanotechnology
    • Y10S977/84—Manufacture, treatment, or detection of nanostructure
    • Y10S977/89—Deposition of materials, e.g. coating, cvd, or ald
    • Y10S977/892—Liquid phase deposition

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Inorganic Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Formation Of Insulating Films (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

(57)【要約】 酸化ケイ素フィルムに選択されたレベルのフッ素を取り入れることにより、酸化ケイ素フィルム内の酸化物トラップを減少させる方法及び装置。該方法はフィルムに取り入れられる所望のフッ素レベルに応じて選ばれた率で、処理チャンバへとフッ素源を分配するステップと、ケイ素源と酸素源とフッ素源とを含むプロセスガスを処理チャンバへと流すステップと、チャンバに置かれた基板上のフィルムに取り入れられる選択されたレベルのフッ素を有する酸化ケイ素フィルムを堆積するのに適した処理条件にチャンバ内の堆積域を維持するステップとを含む。好適実施形態では、フィルムに取り入れられる選択されたレベルのフッ素は１×１０20ａｔｏｍｓ／ｃｍ3〜１×１０21ａｔｏｍｓ／ｃｍ3である。別の好適実施形態では、酸化ケイ素フィルムが複合層プレメタル誘電体フィルムの第１層として堆積される。

Description

【発明の詳細な説明】
【０００１】
【発明の背景】
本発明はウエハ処理の間の誘電体層の堆積に関し、より詳細には、フィルム内
の大量の酸化物トラップを減少させた酸化ケイ素フィルムを堆積させる方法及び
装置に関する。本発明により堆積される酸化ケイ素フィルムは、複合層プレメタ
ル誘電体フィルム内の初期ライニング層として特に有用であるが、その他の応用
にも有用である。
【０００２】 酸化ケイ素フィルムの化学気相成長（ＣＶＤ）は、多くの近代的な半導体装置
の製造における主要なステップの１つである。このような酸化ケイ素フィルムは
隣接する金属層間、ケイ素基板と初期金属層間、及びケイ素基板とポリシリコン
または金属ゲート構造間の絶縁層として、また他の多くの使用法の中でも酸化物
側壁として広範囲に使用されている。特に酸化ケイ素フィルムの１つの使用法は
、ポリシリコンゲート／相互接続層を分離する複合層フィルムにおける最初の層
、及びＭＯＳトランジスタの第１の金属層としてである。このような分離層は、
多層金属構造における金属層の前に典型的に堆積されるので、プレメタル誘電体
（ＰＭＤ）層と称される。
【０００３】 ＰＭＤ層の例が図１に示されているが、図１は部分的に完成された先行技術の
集積回路１０の簡略化された横断面図である。図１において、トランジスタ１４
がシリコン基板１２の表面に製造されている。トランジスタ１４は発源地１６と
、ドレーン部分１８とゲート部分２０とを具備する。ＰＭＤ層２６が（接点２２
を除いて）金属線２４をポリシリコンゲート２０及びシリコン基板１２から分離
する一方、金属接点２２が上にある金属線２４をドレーン部分１８に接続する。
また図１に示されているのは、金属層２４を上にある金属層（図示せず）から分
離する複合層金属間誘電体フィルムの第１層２８と、トランジスタ１４を基板１
２上に製造された他の装置から分離して絶縁する電解酸化物（ＦＯＸ）部分３０
である。
【０００４】 図１に示すように、ＰＭＤ層２６は第１の酸化ケイ素層３２と第２のほう燐ケ
イ酸ガラス（ＢＰＳＧ）層３４とを含む複合層フィルムである。酸化ケイ素層３
２は持ち上げられたか、あるいは段付きの構造（例えば、ゲート２０やＦＯＸ部
分３０）を含む表面の上に堆積される。初期に堆積されるので、層３２は慨して
下にある表面の微細構成に従い、上にある層３４が堆積される前に図１に示す形
状を達成するために、典型的に平坦化されるか平らにされる。酸化ケイ素層３２
を平坦化する１つの方法は、フォトレジスト層（コンフォーマルでない層）をフ
ィルムの上に堆積させ、フォトレジスト／酸化ケイ素の組み合わせをエッチバッ
クすることである。
【０００５】 層３２が平坦化された後、ＢＰＳＧ層３４が層３２の上に堆積される。ＢＰＳ
Ｇ層３４を平坦化するために幾つかの異なる技術を使用することができる。例え
ば、ＢＰＳＧフィルムをそれが流動する温度まで加熱する標準のリフロープロセ
スを、フィルムを平坦化するために使用してもよい。あるいは、化学機械研磨（
ＣＭＰ）またはエッチング技術を使用してもよい。０．５μｍの最小特徴サイズ
を有する装置の製造におけるこの方法の例としては、酸化ケイ素層３４が初期堆
積された時には９０００オングストロームであってよく、その後３０００オング
ストロームの厚さまでエッチバックすることができる一方、ＢＰＳＧ層３４は５
０００オングストロームの厚さであってよい。
【０００６】 このようなＰＭＤ層を堆積する際に、層の物理的かつ電気的特性が半導体製造
業者によって決定される指定範囲内にあることが重要である。これらの特性がト
ランジスタ及び基板に形成される他の構造物の電気特徴と作用に直接影響し、そ
れは次に半導体装置または集積回路の作用に直接影響するので、この重要性を誇
張してもしすぎることはない。製造されたトランジスタとダイオードの２つのこ
のような電気特徴は、構造物のブレイクダウン電圧と漏れ電流である。これらの
特徴が製造業者の仕様書の範囲内になければ、トランジスタ及び／またはダイオ
ードを含む集積回路は欠陥を有するかもしれない。
【０００７】 上述の酸化ケイ素層３２を堆積する１つの公知の方法は、本発明の譲受人であ
るアプライド・マテリアルズ（Ａｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ）により製
造されているＰ５０００ランプで加熱されたＣＶＤ堆積チャンバに、オルトケイ
酸テトラエチル（ＴＥＯＳ）とＯ2を含有するプロセスガスを流すステップを含 む。この方法では、プロセスガスを陽極処理された面板を通してＣＶＤチャンバ
へと導入し、面板と、面板にＲＦエネルギーを印加することにより基板がその上
に留まるサセプタとの間にプラズマを形成する。このタイプの堆積プロセスでは
一般的であるように、基板上に酸化ケイ素フィルムを堆積することに加えて、プ
ロセスガスが処理チャンバの内壁等の部分に望ましくない析出物を生じさせる。
これを取り除かなければ、この望ましくない析出物は次の処理ステップを妨害し
、ウエハ産出高に悪影響を及ぼすかもしれない汚染粒子源である。
【０００８】 この公知の方法におけるこのような問題を避けるために、ｎ個のウエハ（ｎは
堆積されるフィルムの厚みに応じて、慨して１〜８である）を処理した後定期的
にチャンバの内面を洗浄し、チャンバの壁から望ましくない析出材料を取り除く
。このような洗浄操作を実施するために、三フッ化窒素（ＮＦ3）等のフッ素含 有ガスを使用して、チャンバの壁や他の部分から析出した材料を取り除く（エッ
チングする）。エッチング液ガスをチャンバ内に導入してプラズマを形成し、エ
ッチング液ガスがチャンバ内の壁の析出材料と反応してこの析出した材料をチャ
ンバの壁から取り除くようにする。このようなプロセス（堆積ステップと洗浄ス
テップの組み合わせ）が、多くの異なるタイプの集積回路の製造において、層２
６等のＰＭＤ層の酸化ケイ素層３２を堆積するためにうまく使用されている。
【０００９】 半導体製造分野では、酸化ケイ素や改良された特性を有する他のフィルムの堆
積を準備するために、新しい技術が絶えず開発されている。このような改良され
た技術の一例は、本発明の譲受人であるＡｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓに
よるＤｘＺチャンバの開発である。ＤｘＺチャンバは、米国特許第５，５５８，
７１７号明細書に記載されているが、先行技術の堆積チャンバと比べて、一部の
プロセスのために改良されたフィルム堆積を準備する。時には、古い技術設備に
うまく実装されたプロセスは、このような新規の設備には理想的には適していな
い。例えば、酸化ケイ素層３２を堆積するための上述のプロセスがＤｘＺチャン
バに試みられたが、堆積された酸化ケイ素フィルムに増大したレベルの大量の酸
化物トラップが作られた。ある場合には、増大した数のこのような大量の酸化物
トラップが多すぎて、ブレイクダウン電圧を低下させ、このようなフィルムで製
造されたトランジスタやダイオード装置の電流漏出を許容できないレベルまで増
大させた。
【００１０】 従って、新しく開発された技術をより良く使用するために、新規の堆積技術が
絶えず研究されている。
【００１１】
【発明の要約】
本発明は堆積フィルムの嵩高い層内の酸化物捕獲電荷を減少させた酸化ケイ素
誘電体層を堆積するための改良された方法を提供する。ケミカルソースを堆積プ
ロセスに取り入れ、フィルム内の大量の酸化物トラップを減少させる、堆積され
た酸化ケイ素フィルムとの相互作用を作り出すことによって、大量の酸化物トラ
ップを減少させる。選択されるケミカルソースはこのような大量の酸化物トラッ
プを減少させる相互作用を助長するものである。このようなケミカルソースの例
は、他のケミカルソースの中でもＮＦ3、Ｃ2Ｆ6、ＣＦ4やＦ2等のフッ素含有源 が挙げられる。
【００１２】 本発明の方法の一実施形態は、選択された率で処理チャンバにフッ素源を分配
するステップ、この率はフィルム内に約１×１０19ａｔｏｍｓ／ｃｍ3〜３×１ ０21ａｔｏｍｓ／ｃｍ3のフッ素を取り入れるために選択され；ケイ素源と酸素 源とフッ素源とを含むプロセスガスを処理チャンバへと流し込むステップ；及び
チャンバ内に置かれた基板上で、チャンバ内の堆積域を堆積に適した処理条件に
維持するステップを含み、酸化ケイ素フィルムはその中に取り入れられる所望レ
ベルのフッ素を有する。この実施形態の好適な態様では、フィルム内に取り入れ
られるフッ素の望ましいレベルは約５×１０19ａｔｏｍｓ／ｃｍ3〜１×１０21 ａｔｏｍｓ／ｃｍ3である。更に好ましい実施形態では、フッ素レベルは１×１ ０20ａｔｏｍｓ／ｃｍ3〜１×１０21ａｔｏｍｓ／ｃｍ3である。
【００１３】 本発明の別の実施形態では、集積回路の製造方法が開示される。この実施形態
では、トランジスタが基板の表面に形成される。その後、しかし金属層を基板上
に堆積する前に、ケイ素源と酸素源とフッ素源とを含むプロセスガスから、複合
誘電体層の第１の酸化ケイ素層を基板上に堆積させる。プロセスガス内のフッ素
源の量は１×１０19〜３×１０21ａｔｏｍｓ／ｃｍ3のフッ素をフィルム内に有 するフィルムを堆積させるように選択される。次に、複合誘電体層の第２層を第
１層の上に堆積させる。この実施形態の好適な態様では、複合層の第２層がＢＰ
ＳＧフィルムであり、第１層のフッ素含有量が約５×１０19ａｔｏｍｓ／ｃｍ3 〜１×１０21ａｔｏｍｓ／ｃｍ3である。更に好適な実施形態では、第１層のフ ッ素含有量は約１×１０20ａｔｏｍｓ／ｃｍ3〜１×１０21 ａｔｏｍｓ／ｃｍ3 である。
【００１４】 本発明の目的及び利点を更に理解するために、添付図面と関連して為される下
記の詳細な説明を参照するべきである。
【００１５】
【好適な実施例の詳細な説明】
Ｉ． 大量の酸化物トラップの減少 上述のように、本発明の前は、下にある酸化ケイ素層と上にあるＢＰＳＧフィ
ルムとを含む複合ＰＭＤ層を堆積させることが公知であった。このような複合フ
ィルムに酸化ケイ素層を堆積させる１つの特定の方法は、ＴＥＯＳとＯ2のプロ セスガスからプラズマを形成させるＰＥＣＶＤプロセスを使用することであった
。やはり上述したように、この技術はダイオードとトランジスタとを含む種々の
異なる集積回路の製造においてうまく使用されていた。これらの回路の一部の製
造において、回路に製造される選択されたダイオードとトランジスタのブレイク
ダウン電圧と漏れ電流を指定範囲内に制御できるように、プロセスが最適化され
ていた。
【００１６】 しかしながら、上述の酸化ケイ素堆積プロセスをＤｘＺチャンバ内に実装した
場合、多くの異なるトランジスタとダイオードを含む集積回路の製造において、
一連のステップの一部として作られる特定のダイオードとトランジスタのブレイ
クダウン電圧が、ランプ加熱されたチャンバにおいて酸化ケイ素層が堆積される
ことを除いてほとんど同じステップを使用して製造されたダイオードとトランジ
スタのブレイクダウン電圧よりかなり低くなることが見い出された。また、これ
らの同じダイオードとトランジスタの漏れ電流が、ランプ加熱されたチャンバに
比べて、ＤｘＺチャンバにおいて堆積された酸化ケイ素層を有するものの方が高
いことも見い出された。ある場合には、これらの差が許容できる製造範囲外の値
を示すことがある。
【００１７】 この問題の原因を特定しようとする多くの努力が失敗した後、本発明の発明者
たちは、ランプ加熱チャンバにおいて堆積された酸化ケイ素層フィルムのフッ素
レベルが、ＤｘＺチャンバにおいて堆積された酸化ケイ素ライニング層のフッ素
レベルよりかなり高い（例えば、１×１０18ａｔｏｍｓ／ｃｍ3と比べて８×１ ０19ａｔｏｍｓ／ｃｍ3）ことを見い出した。本発明者たちは更に、ランプ加熱 されたフィルム内の付加的なフッ素源が、ランプ加熱チャンバにおいて使用され
る陽極処理されたアルミニウム面板内に捕捉されるフッ素イオンと原子からであ
ることを見い出した。これらのフッ素イオンがプラズマ洗浄ステップの間に初期
発生されるものであると考えられる。
【００１８】 更に、フッ素原子がこれらのレベルで酸化ケイ素フィルムに結合された場合、
原子は比較的強いＳｉ−ＯＦやＳｉ−ＨＦ結合の形態で結合され、これらの結合
が酸化物フィルム内の比較的弱いＳｉ−ＨやＨ−ＯＨ水素結合を置換させる傾向
があると考えられる。このようなＳｉ−ＨやＨ−ＯＨ結合が、大量の酸化物捕獲
電荷源となり得るダングリングボンドであり、それは次にこのようなフィルムか
ら製造される個別部品のブレイクダウン電圧の低下に導く。このように、ランプ
加熱された酸化ケイ素フィルムに取り入れられる付加的なフッ素原子が、大量の
酸化物捕獲電荷数をここで説明しているアプリケーションにとって許容できるレ
ベル内に維持するのに充分であったと考えられる。
【００１９】 同様の洗浄ステップをＤｘＺチャンバ内の堆積プロセスで使用した。些細な量
のフッ素がこの堆積された酸化物層に取り入れられたが、ＤｘＺチャンバ内のむ
き出しのアルミニウム面板の表面多孔性のために、ランプ加熱チャンバの陽極処
理されたアルミニウム面板の表面積より、約２桁の大きさ（ｔｗｏ ｏｒｄｅｒ
ｓ ｏｆ ｍａｇｎｉｔｕｄｅ）だけ小さな表面積を提供したと考えられる。洗
浄ステップの間にこのようにかなり小さな表面積が洗浄プラズマに曝されるので
、むき出しのアルミニウム面板内には少しのフッ素しか捕獲されず、結果的にチ
ャンバ内に堆積される酸化ケイ素フィルムと反応するために利用できるフッ素原
子源がかなり小さくなる。これは次に、フィルム内でダングリングＳｉ−Ｈ結合
を不動態化するフッ素原子の減少と、フィルム内の比較的多数の嵩高い酸化物ト
ラップを生じさせる。この問題は特にＰＭＤ層において顕著である。なぜならこ
のような層は、金属間誘電体またはパッシベーション層の堆積に使用される高温
焼きなましステップ及びリフローステップに曝されるからである。
【００２０】 本発明者たちは、フッ素源（例えば、フッ素洗浄操作と組み合わされた陽極処
理されたアルミニウム面版）が存在しない場合でも、フィルムのフッ素含有量を
増大させることにより、酸化物捕獲電荷を減少させる方法を開発した。この酸化
物捕獲電荷を減少させる方法が図２に示されている。図２に示すように、酸化ケ
イ素フィルムを堆積させるために使用されるプロセスガス流（ステップ５０）と
共に、ケミカルソース（例えばフッ素源）がチャンバの堆積域に添加される（ス
テップ５５）。堆積域を次にステップ６０で示すように、酸化ケイ素層を堆積さ
せるのに適した条件に維持する。堆積域へのフッ素源の添加は付加的なフッ素を
反応に加え、それは次にダングリングＳｉ−Ｈ結合及びＨ−ＯＨ結合の減少と、
望ましいＳｉ−ＯＦやＳｉ−ＨＦ結合数の増大を生じさせる。上述のように、Ｓ
ｉ−Ｈ結合及びＨ−ＯＨ結合等のダングリングボンドは大量の酸化物トラップ源
であると考えられており、これらの結合を減少させることは、最終的に大量の酸
化物トラップの減少を生じさせることになる。
【００２１】 好適実施形態では、酸化ケイ素フィルムを堆積させるために使用されるプロセ
スガス（つまり、ケイ素と酸素源）と共に、チャンバ内に比較的少量のフッ素含
有源ガス、例えばＮＦ3を流すことによって、付加的なフッ素がフィルムに取り 入れられる。このプロセスでは、プロセスガス内に流し込まれるフッ素の量を正
確に制御することが重要である。チャンバへ流し込まれるフッ素が少なすぎると
、本発明の利点が達成されないであろう。逆に、チャンバへ流し込まれるフッ素
が多すぎると、堆積フィルムに取り入れられるフッ素の量が、酸化ケイ素層から
下にあるトランジスタのゲートまたは付近の金属線または接点へのフッ素漏出を
生じさせ得るであろうし、及び／または上にあるＢＰＳＧ層からゲートへのホウ
素拡散を生じさせ得るであろう。多すぎるフッ素の取り入れは、他のフィルム特
徴（例えば誘電率）が変化するので望ましくない。酸化ケイ素フィルムの誘電率
は一般に４．０〜４．２である。本発明のほとんどのアプリケーションでは、フ
ィルムの誘電率を３．９〜４．２に維持することが好ましいであろう。この目的
のために、発明者たちはフィルムに取り入れられるフッ素量が一般に約１×１０ 19 ａｔｏｍｓ／ｃｍ3〜３×１０21ａｔｏｍｓ／ｃｍ3であることを見い出した。
好ましくは、フッ素レベルは約５×１０19ａｔｏｍｓ／ｃｍ3〜１×１０21ａｔ ｏｍｓ／ｃｍ3であり、より好ましくは、フィルムに取り入れられるフッ素量は １×１０20ａｔｏｍｓ／ｃｍ3〜１×１０21ａｔｏｍｓ／ｃｍ3であるべきである
。
【００２２】 むき出しのアルミニウム面板でＤｘＺチャンバ内のこれらのレベルを達成する
ために、酸化ケイ素フィルムを堆積するために使用される正規のプロセスガスと
共に、約１〜３０ｓｃｃｍのＮＦ3、より好ましくは５〜２０ｓｃｃｍのＮＦ3の
流れをチャンバ内に導入することができる。好適な一プロセスでは、１０００ｓ
ｃｃｍのＯ2流と、１５ｓｃｃｍのＮＦ3と、１０００ｓｃｃｍのヘリウムと取り
入れられた、１０００ｍｇｍの気化されたＴＥＯＳを含むプロセスガスをチャン
バ内へと導入する。チャンバ温度を４００℃に設定し、チャンバ圧力を８．２ｔ
ｏｒｒに設定して維持し、サセプタを面板から２８０ｍｉｌｓの所に置き、１３
．５６ＭＨｚのＲＦ信号を９１０Ｗａｔｔｓで面板に供給してプラズマを開始さ
せる。
【００２３】 試験測定値は、上述の好適なプロセスに従って堆積された酸化ケイ素フィルム
が１．４６の屈折率と、１．５％の均一性レベルと、約１．０×１０-9ｄｙｎｅ
ｓ／ｃｍ2の応力レベルと、約７５５０オングストローム／ｍｉｎの堆積速度と を有することを示している。０．５μｍの特徴サイズの装置用の１つのＰＭＤア
プリケーションでは、本発明の酸化ケイ素フィルムが５，０００〜１２，０００
オングストロームの厚みに堆積され、フォトレジストで被覆され、２，０００〜
４，０００オングストロームにエッチバックされる。次に、４，０００〜８，０
００オングストロームのＢＰＳＧ層を酸化ケイ素層の上に堆積させてリフローさ
せ、複合ＰＭＤ層を完成させる。
【００２４】 他のプロセス化学作用や、他の処理条件や、他のフッ素源または他のチャンバ
タイプを使用する場合、選択された量のフッ素をフィルムに取り入れるためにプ
ロセスガスに添加されるフッ素量が変化するであろう。例えば、プラズマを形成
するために９１０Ｗの１３．５６ＭＨｚのＲＦ信号を使用する場合、上述のＤｘ
Ｚチャンバのイオン化効率は約３０％である。別のチャンバタイプを使用するマ
イクロ波源を使用する場合、イオン化効率は９９％まで高くなり得るであろう。
このようなチャンバでは、ＤｘＺチャンバにおけるより少ないフッ素しか必要と
しないであろう。また、ＮＦ3の代わりにＦ2を使用した場合、Ｆ2は比較的分離 が容易である揮発性のガスであるので、少しのＦ2だけで充分であろう。
【００２５】 付加的な変数としては、上述のガス導入率は、８インチの基板用に準備された
、Ａｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓにより製造されている抵抗加熱されたＤ
ｘＺ ＤＣＶＤチャンバに基づいている。他の実施形態において、異なるデザイ
ン及び／または体積の他のチャンバを使用する場合、ガスを導入する実際の速度
が変化するであろう。このようなＤｘＺ堆積チャンバの詳細な説明を下記に参照
して説明する。本発明はこのようなチャンバに制限されないことを理解すべきで
あり、実際本発明者たちは、陽極処理されたアルミニウム面板を備えた、上述の
ランプ加熱ＣＶＤチャンバのタイプを含む他のＰＥＣＶＤチャンバにおいて、ま
た陽極処理されたアルミニウム面板を備えたＤｘＺチャンバにおいて、酸化ケイ
素フィルムを更に改善するために本発明を適用できることを見い出した。このよ
うな場合、陽極処理されたアルミニウムは付加的な１つのフッ素源として作用す
るので、特にチャンバに流し込まれるフッ素量を更に減少させることができる。
発明者たちはこれらのプロセスのために１〜５ｓｃｃｍのＮＦ3で充分であるこ とを見い出した。
【００２６】 更に他の実施形態では、堆積の間に取られる他のステップがプロセスガスに添
加すべきフッ素量に影響を及ぼし得る。例えば、洗浄ステップの後でチャンバの
内部を被覆するために酸化ケイ素または窒化ケイ素、または同様のシーズニング
フィルムを使用することは、チャンバの壁及び／または面板内に捕獲される一部
のフッ素を被覆するので、フッ素が次に堆積される酸化ケイ素に取り入れるのを
防止することができる。このような場合、そうでなければ、比較的多量のフッ素
源として作用するであろう陽極処理された面板を使用する場合でも、フッ素導入
速度を上昇させることが適切であるかもしれない。 ＩＩ． 例示的なチャンバ 図３Ａと３Ｂは上述のＤｘＺ化学気相成長装置１１０の縦断面図である。ＣＶ
Ｄ装置１１０はチャンバ壁１１５ａとチャンバ蓋アッセンブリ１１５ｂとを有す
る真空または処理チャンバ１１５を具備する。チャンバ壁１１５ａとチャンバ蓋
アッセンブリ１１５ｂは、図３Ｃと３Ｄにおいて拡大透視図で示されている。
【００２７】 リアクター１１０はプロセスチャンバ内の中央に置かれた加熱された台１１２
に置かれた基板（図示せず）にプロセスガスを分散させるために、ガス分配マニ
ホルド１１１を具備する。処理の間に、基板（例えば半導体ウエハ）を台１１２
の平らな（またはわずかに凸状の）表面１１２ａに位置付ける。台は下部ローデ
ィング／オフローディング位置（図３Ａに図示）と、マニホルド１１１に近接し
た上部処理位置（図３Ａでは点線１１４で示され、図３Ｂに図示されている）の
間で、制御可能に動くことができる。センターボード（図示せず）はウエハの位
置に関する情報を提供するためのセンサを含む。
【００２８】 堆積ガスとキャリアガスが、従来の平らで円形のガス分配面板１１３ａのせん
孔された穴１１３ｂ（図１０）を通してチャンバ１１５内へと導入される。より
詳細には、堆積プロセスガスは、入口マニホルド１１１（図３Ｂにおいて矢印１
４０で示す）を通り、従来のせん孔されたブロッカープレート４２を通り、次に
ガス分配面板１１３ａ内の貫通孔１１３ｂを通ってチャンバ内へと流れる。上述
のように、好適な実施形態では面板１１３はむき出しのアルミニウムから作られ
るが、他の実施形態では陽極処理されたアルミニウムまたは同様の材料から作る
ことができる。
【００２９】 マニホルドに達する前に、堆積ガスとキャリアガスはガス供給ライン１０８を
通してガスミキシング１０９へと入力され、そこで取り入れられてマニホルド１
１１に送られる。概して、各々のプロセスガス用の供給ラインは（ｉ）チャンバ
内へのプロセスガス流を自動的または手動で遮断するために使用することができ
る幾つかの安全シャットオフ弁（図示せず）と、（ｉｉ）供給ラインを通るガス
流を測定するマスフローコントローラ（図示せず）とを具備する。毒性ガスをプ
ロセスにおいて使用する場合、幾つかの安全シャットオフ弁が従来の構成で各々
のガス供給ラインに位置付けられる。
【００３０】 リアクター１１０において実施される堆積プロセスは、熱工程であっても、あ
るいはプラズマ助長型工程であってもよい。プラズマ助長型工程では、ＲＦ電源
１４４がガス分配面板１１３ａと台の間に電力を印加し、面板１１３ａと台間の
円筒形部分内にプラズマを形成するためにプロセスガス混合物を励起する。（こ
の部分をここでは「堆積域」と称する）。プラズマの構成成分が反応して、台１
１２上に支持された半導体ウエハの表面に所望のフィルムを堆積させる。ＲＦ電
源１１４は単一周波数または混合周波数ＲＦ電力のいずれかを供給することがで
きる。混合周波数ＲＦ電力を使用する場合、ＲＦ電源１４４は典型的に１３．５
６ＭＨｚの高いＲＦ周波数（ＲＦ１）と、３６０ＫＨｚの低いＲＦ周波数（ＲＦ
２）で電力を供給して、真空チャンバ１１５に導入された反応種の分解を高める
。
【００３１】 堆積プロセスの間に、プラズマが排気通路１２３とシャットオフ弁１２４とを
囲むチャンバ本体１１５ａの壁を含む全プロセスチャンバ１１０を加熱する。プ
ラズマをオンにしない場合、チャンバを上昇した温度に維持するために、プロセ
スチャンバの壁１１１５ａを通して熱い液体を循環させる。チャンバの壁１１５
ａを加熱するために使用する流体は、典型的な流体タイプ、つまり水ベースのエ
チレングリコールまたはオイルベースの熱輸送流体を含む。この加熱は望ましく
ない反応生成物の凝縮を有利に減少させるかまたは除去し、プロセスガスや、も
しそれらが冷たい真空通路の壁に凝縮したり、あるいはガス流がない間に処理チ
ャンバへと移動して戻ることがあればプロセスを汚染するかもしれない他の汚染
物質の揮発性生成物の除去を改善する。
【００３２】 反応生成物を含む、層に堆積されないガス混合物の残部は、真空ポンプ（図示
せず）によってチャンバから排出される。特に、気体は反応領域を囲む環状のス
ロット形状のオリフィス１１６を通して環状の排気プレナム１１７へと排気され
る。環状のスロット１１６とプレナム１１７はチャンバの円筒形の側壁１１５ａ
（壁上の上部誘電体ライニング１１９を含む）の上部と、円形のチャンバ蓋１２
０の底間のギャップによって限定される。ウエハ上にプロセスガスの均一の流れ
を達成してウエハの上に均一なフィルムを堆積させるために、スロットオリフィ
ス１１６とプレナム１１７の３６０°の円形対称と均一性が重要である。
【００３３】 排気プレナム１１７から、ガスは排気プレナム１１７の横延長部分１２１の下
に流れ、ビューイングポイント１２２を通過して、下向きに伸びるガス通路１２
３を通り、真空シャットオフ弁１２４（この本体は下部チャンバ壁１１５ａと一
体化される）を通過し、排気出口１２５へと流れ、排気出口１２５は（図示しな
い）前部ラインを通して外部真空ポンプ（図示せず）へと接続する。
【００３４】 台１１２（好ましくはアルミニウム）のウエハサポートプラッタは、平行同心
円を形成するように構成された二重全回転単一ループ埋込み発熱素子を使用して
加熱される。発熱素子の外側部分はサポートプラッタの周辺部に隣接する一方、
内側部分は小さな半径を有する同心円の通路にある。発熱素子への配線は台１１
２の軸部分を通過する。
【００３５】 典型的に、チャンバライニングやガス入口マニホルド、面板、様々な他のリア
クターハードウエアの一部または全ては、アルミニウムまたは陽極処理されたア
ルミニウム等の材料から作られる。このようなＣＶＤ装置の例は、Ｚｈａｏらに
対して発行され、「ＣＶＤ処理チャンバ」（「ＣＶＤ Ｐｒｏｃｅｓｓｉｎｇ
Ｃｈａｍｂｅｒ」）と題された米国特許第５，５５８，７１７号明細書に記載さ
れている。第５，５５８，７１７号特許は本発明の譲受人であるアプライドマテ
リアルズ（Ａｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ）に譲渡されており、その全体
がここに参照して組み込まれる。
【００３６】 ウエハがチャンバ１１０の側部にある挿入／取出し用開口部１２６を通して、
ロボットブレード（図示せず）によってチャンバの本体へと／から輸送されるに
つれて、持ち上げ機構とモータ１３２が発熱台アッセンブリ１１２とそのウエハ
持ち上げピン１１２ｂを上下させる。モータ１３２は処理位置１１４と下部のウ
エハローディング位置の間で台１１２を上下させる。供給ライン１０８とガス配
送装置と、絞り弁１３２と、ＲＦ電源１４４と、チャンバと基板加熱装置とに接
続されたモータ、弁またはフローコントローラ１２０は、全てその一部だけが示
されている制御ライン１３６を通してシステムコントローラ１３４によって制御
される。コントローラ１３４の制御下に適切なモータによって動かされる絞り弁
やサセプタ等の移動可能な機械アッセンブリの位置を決定するために、コントロ
ーラ１３４は光学センサからのフィードバックに依存する。
【００３７】 好適な実施形態では、システムコントローラはハードディスクドライブ（メモ
リ１３８）と、フロッピーディスクドライブとプロセッサ１３７とを具備する。
プロセッサはシングルボードコンピュータ（ＳＢＣ）と、アナログとディジタル
の入力／出力ボードと、インターフェイスボードとステッパーモータコントロー
ラボードとを含む。ＣＶＤ装置１１０の様々な部品は、ボードやカードケージや
コネクタの寸法や型を規定するバーサ・モジュラ・ヨーロピアンズ（Ｖｅｒｓａ
Ｍｏｄｕｌａｒ Ｅｕｒｏｐｅａｎｓ）（ＶＭＥ）の基準に準拠している。Ｖ
ＭＥ基準は１６ビットデータバスと２４ビットアドレスバスとを有するバス構造
も規定する。
【００３８】 システムコントローラ１３４はＣＶＤ機械の活動の全てを制御する。システム
コントローラはメモリ１３８等のコンピュータ読取り可能媒体に保存されたコン
ピュータプログラムであるシステム制御ソフトウエアを実行する。好ましくは、
メモリ１３８はハードディスクドライブであるが、メモリ１３８は他の種類のメ
モリであってもよい。コンピュータプログラムはタイミングやガス混合物、チャ
ンバ圧力、チャンバ温度、ＲＦ電力レベル、サセプタ位置、特定のプロセスの他
のパラメータを指令するインストラクションセットを含む。もちろん、例えばフ
ロッピーディスクや他の別の適切なドライブを含む別の記憶装置に保存されたも
の等の他のコンピュータプログラムもコントローラ１３４を操作するために使用
することができる。
【００３９】 ユーザとコントローラ１３４間のインターフェイスは、多重チャンバ装置にお
けるシステムモニタとＣＶＤ装置１１０の簡略化された線図である、図３Ｅに示
すＣＲＴモニタ１５０ａとライトペン１５０ｂを介してである。好適な実施形態
では、２台のモニタ１５０ａが使用され、１台がオペレータ用の清潔な部屋の壁
に装着され、他の１台がサービス技術者用に壁の背後に装着される。両方のモニ
タ１５０ａは同じ情報を同時に表示するが、１つのライトペン１５０ｂだけが可
能化される。ライトペン１５０ｂはペン先にあるライトセンサでＣＲＴ表示によ
って放出される光を検出する。特定のスクリーンまたは機能を選択するために、
オペレータは表示スクリーンの指定領域を触り、ペン１５０ｂのボタンを押す。
触られた領域はその強調表示された色を変えるか、あるいは新しいメニューまた
はスクリーンが表示され、ライトペンと表示スクリーン間の通信を確認する。も
ちろん、ユーザがコントローラ１３４と通信できるようにするために、キーボー
ドやマウス、あるいは他の指示または通信装置等の他の装置もライトペン１５０
ｂの代わりに、あるいはそれに追加して使用することができる。
【００４０】 フィルムを堆積させるためのプロセスは、コントローラ１３４によって実行さ
れるコンピュータプログラム製品を使用して実行することができる。コンピュー
タプログラムコードは６８０００アッセンブリ言語やＣ、Ｃ＋＋、パスカル、フ
ォートラン等の従来のコンピュータで読取り可能なプログラミング言語で書くこ
とができる。適当なプログラムコードが、従来のテキスト編集プログラムを使用
して１つのファイルまたは多数のファイルに記入され、コンピュータのメモリシ
ステム等のコンピュータ使用可能媒体に保存または具体化される。記入されたテ
キストが高レベルの言語で書かれている場合、コードを編集し、結果的に生じた
コンパイラコードを予め編集されたウインドーズライブラリルーチンの目的コー
ドとリンクさせる。リンクされた編集目的コードを実行するためには、システム
ユーザは目的コードを呼び出して、コンピュータシステムにメモリ内のコードを
ロードさせ、そこからＣＰＵがコードを読み取って実行し、プログラム内で特定
されたタスクを実行する。
【００４１】 図３Ｆは特殊な実施形態による、システム制御ソフトウエア、コンピュータプ
ログラム１７０の階層的制御構造を示す説明的なブロック線図である。ユーザは
ライトペンインターフェイスを使用して、ＣＲＴモニタに表示されるメニューま
たはスクリーンに答えて、プロセスセット番号とプロセスチャンバ番号をプロセ
スセレクタサブルーチン１７３に入力する。プロセスセットは、指定されたプロ
セスを実行するために必要なプロセスパラメータの所定のセットであり、予め定
められたセット番号によって特定される。プロセスセレクタサブルーチン１７３
は、（ｉ）所望のプロセスチャンバと、（ｉｉ）プロセスチャンバを操作して所
望のプロセスを実施するために必要なプロセスパラメータの所望のセットとを特
定する。特定のプロセスを実施するためのプロセスパラメータは、例えばプロセ
スガス組成や流量、温度、圧力、ＲＦ電力レベルや低周波ＲＦ周波数等のプラズ
マ条件、冷却ガス圧力、チャンバ壁温度等のプロセス条件に関係し、配合表の形
態でユーザに提供される。プロセス配合表によって指定されるパラメータはライ
トペン／ＣＲＴモニタインターフェイスを利用して入力される。
【００４２】 プロセスをモニタリングするための信号は、システムコントローラ用のアナロ
グ入力とディジタル入力ボードによって提供され、またプロセスを制御するため
の信号はＣＶＤ装置１１０のアナログ出力とディジタル出力ボード上で出力され
る。
【００４３】 プロセスシーケンササブルーチン１７５は特定されたプロセスチャンバとプロ
セスパラメータのセットをプロセスセレクタサブルーチン１７３から受け入れ、
様々なプロセスチャンバの操作を制御するためのプログラムコードを備える。シ
ーケンササブルーチン１７５が所望のシーケンスで選択されたプロセスの予定表
を作成するために作用するように、多数のユーザがプロセスセット番号とプロセ
ス制御番号を入力することができるし、あるいは一人のユーザが多数のプロセス
セット番号とプロセス制御番号を入力することができる。好ましくは、シーケン
ササブルーチン１７５は、（ｉ）チャンバが使用されているかどうかを決定する
ために、プロセスチャンバの操作をモニターするステップと、（ｉｉ）使用中の
チャンバにおいてどのプロセスが実施されているかを決定するステップと、（ｉ
ｉｉ）プロセスチャンバの利用可能性と実施すべきプロセスのタイプに基づいて
、所望のプロセスを実行するステップとを実施するためのプログラムコードを含
む。従来のプロセスチャンバのモニタリング方法、例えばポーリング等を使用す
ることができる。どのプロセスを実行すべきかの予定表を作成する時、選択され
たプロセス用の所望のプロセス条件と比較して、使用されているプロセスチャン
バの現在の条件を考慮するように、あるいは各々の特定のユーザが入力した要求
の「エージ」、あるいはスケジューリング優先度を決定するために含むことをシ
ステムプログラマが希望する他の関連要素を考慮するように、シーケンササブル
ーチン１７５を設計することができる。
【００４４】 シーケンササブルーチン１７５がどのプロセスチャンバとプロセスセットの組
み合わせを次に実行するかを一旦決定すると、シーケンササブルーチン１７５は
特定のプロセスセットパラメータをチャンバマネージャサブルーチン１７７ａ−
ｃに送ることによってプロセスセットの実行を生じさせ、チャンバマネージャサ
ブルーチン１７７ａ−ｃはシーケンササブルーチン１７５によって決定されたプ
ロセスセットに従って、プロセスチャンバ１１５内の多数の処理タスクを制御す
る。例えば、チャンバマネージャサブルーチン１７７ａはプロセスチャンバ１１
５においてスパッタリングとＣＶＤプロセス操作を制御するためのプログラムコ
ードを備える。チャンバマネージャサブルーチン１７７は選択されたプロセスセ
ットを実施するために必要なチャンバ成分の操作を制御する様々なチャンバ成分
サブルーチンの実行も制御する。チャンバ成分サブルーチンの例は、基板位置決
めサブルーチン１８０、プロセスガス制御サブルーチン１８３、圧力制御サブル
ーチン１８５、ヒーター制御サブルーチン１８７、及びプラズマ制御サブルーチ
ン１９０である。当技術分野において通常の知識を有する者であれば、どのプロ
セスをプロセスチャンバ１１５において実施することを希望するかに応じて、他
のチャンバ制御サブルーチンを含むことができることを容易に認識するであろう
。操作に際して、チャンバマネージャサブルーチン１７７ａは実行中の特定のプ
ロセスセットに従ってプロセス成分サブルーチンの予定を選択的に決定するか、
呼び出す。チャンバマネージャサブルーチン１７７ａはシーケンササブルーチン
１７５がどのプロセスチャンバ１１５とプロセスセットを次に実行すべきかの予
定表を作成した方法と同様に、プロセス成分サブルーチンの予定表を作成する。
典型的に、チャンバマネージャサブルーチン１７７ａは、様々なチャンバ成分を
モニタリングするステップと、実行すべきプロセスセット用のプロセスパラメー
タに基づいて、どの成分を操作する必要があるかを決定するステップと、モニタ
リングと決定ステップに答えて、チャンバ成分サブルーチンの実行を生じさせる
ステップとを含む。
【００４５】 次に特定のチャンバ成分サブルーチンの操作について、図３Ｆを参照して説明
する。基板位置決めサブルーチン１８０は基板をサセプタ１１２上へとロードす
るため、また任意でチャンバ１１５内で基板を所望の高さに持ち上げて、基板と
ガス分配マニホルド１１１間の間隔を制御するために使用されるチャンバ成分を
制御するためのプログラムコードを備える。基板がプロセスチャンバ１１５内へ
とロードされると、基板を受け入れるためにサセプタ１１２が下げられ、その後
ＣＶＤプロセスの間にガス分配マニホルドから第１の距離または間隔に基板を維
持するために、サセプタ１１２がチャンバ内で所望の高さに持ち上げられる。操
作に際して、基板位置決めサブルーチン１８０はチャンバマネージャサブルーチ
ン１７７ａから移されたサポート台の高さに関連するプロセスセットパラメータ
に答えて、サセプタの動きを制御する。
【００４６】 プロセスガス制御サブルーチン１８３はプロセスガス組成と流量とを制御する
ためのプログラムコードを有する。プロセスガス制御サブルーチン１８３は安全
シャットオフ弁の開放／閉鎖位置を制御し、また所望のガス流量を得るためにマ
スフローコントローラを上下に傾斜させる。全てのチャンバ成分サブルーチンで
あるように、プロセスガス制御サブルーチン１８３はチャンバマネージャサブル
ーチン１７７ａから呼び出され、チャンバマネージャサブルーチンから所望のガ
ス流量に関するプロセスパラメータを受け取る。典型的に、プロセスガス制御サ
ブルーチン１８３はガス供給ラインを開き、そして（ｉ）必要なマスフローコン
トローラを読取り、（ｉｉ）その表示度数をチャンバマネージャサブルーチン１
７７ａから受け取った所望の流量と比較し、（ｉｉｉ）ガス供給ラインの流量を
必要に応じて調整することを繰り返し行うことによって機能する。更に、プロセ
スガス制御サブルーチン１８３は危険な流量に対してガス流量をモニタリングし
、危険な状態が検出されると、安全シャットオフ弁を起動させる。
【００４７】 一部のプロセスでは、反応性プロセスガスがチャンバ内に導入される前に、チ
ャンバ内の圧力を安定させるために、ヘリウムまたはアルゴンガス等の不活性ガ
スがチャンバ１１５内へと流される。これらのプロセスでは、チャンバ内の圧力
を安定させるのに必要な時間だけ、不活性ガスをチャンバ１１５内へと流すため
のステップを含むようにプロセスガス制御サブルーチン１８３がプログラムされ
、その後上述のステップが実施されるであろう。それに加えて、プロセスガスが
液体前駆体、例えばオルトケイ酸テトラエチル（ＴＥＯＳ）から気化されるべき
時には、液体前駆体を通してヘリウム等の配送ガスをバブラーアッセンブリにお
いて泡立てるステップ、または液体注入装置にヘリウム等のキャリアガスを導入
するステップを含むように、プロセスガス制御サブルーチン１８３が書き込まれ
るであろう。バブラーをこのタイプのプロセスに使用した場合、所望のプロセス
ガス流量を得るために、プロセスガス制御サブルーチン１８３が配送ガスの流れ
と、バブラー内の厚力と、バブラー温度を調節する。上述したように、所望のプ
ロセスガス流量がプロセスパラメータとしてプロセスガス制御サブルーチン１８
３に伝えられる。更に、プロセスガス制御サブルーチン１８３は、所定のプロセ
スガス流量に対する必要な値を含む記憶されている表にアクセスすることによっ
て、所望のプロセスガス流量のために必要な配送ガス流量と、バブラー圧力とバ
ブラー温度を得るためのステップを含む。必要な値が一旦得られると、配送ガス
流量と、バブラー圧力とバブラー温度がモニターされ、必要な値と比較され、そ
れに応じて調節される。
【００４８】 圧力制御サブルーチン１８５は、チャンバの排気装置の絞り弁の開口部のサイ
ズを調節することにより、チャンバ１１５内の圧力を制御するためのプログラム
コードを備える。絞り弁の開口部のサイズは、全体のプロセスガス流と、プロセ
スチャンバのサイズと、排気装置に対するポンピングセットポイント圧力に対し
てチャンバ圧力を所望のレベルに制御するように設定される。圧力制御サブルー
チン１８５が呼び出されると、所望の、または目標の圧力レベルがチャンバマネ
ージャサブルーチン１７７ａからのパラメータとして受け取られる。圧力制御サ
ブルーチン１８５はチャンバに接続された１つ以上の従来の圧力ナノメータを読
み取ることによって、チャンバ１１５内の圧力を測定し、測定値を目標圧力と比
較し、目標圧力に対応して記憶された圧力表からＰＩＤ（比例、積分、微分）値
を入手し、圧力表から得られたＰＩＤ値に従って絞り弁を調節するように機能す
る。あるいは、所望の圧力にチャンバ１１５を調節するために特定の開口部サイ
ズに絞り弁を開閉するように、圧力制御サブルーチン１８５に書き込むことがで
きる。
【００４９】 ヒーター制御サブルーチン１８７は基板１２０を加熱するために使用される発
熱ユニットへの電流を制御するためのプログラムコードを備える。ヒーター制御
サブルーチン１８７もチャンバマネージャサブルーチン１７７ａによって呼び出
され、目標またはセットポイント温度パラメータを受け取る。ヒーター制御サブ
ルーチン１８７はサセプタ１１２内に置かれた熱電対の電圧出力を測定すること
によって温度を測定し、測定した温度をセットポイント温度と比較し、セットポ
イント温度を得るために発熱ユニットに印加される電流を上昇させるか、または
低下させる。記憶されている変換表内の対応する温度を調べることによって、あ
るいは四次多項式を使用して温度を計算することによって、測定された電圧から
温度を得る。埋込まれたループを使用してサセプタ１１２を加熱する場合、ヒー
ター制御サブルーチン１８７はループに印加される電流の傾斜波の上下を徐々に
制御する。漸進的な傾斜波の上下がランプの寿命と信頼性を増大させる。それに
加えて、プロセスの安全性コンプライアンスを検出するために、内蔵式フェイル
・セーフモードを含むことができ、またプロセスチャンバ１１５が適正に設定さ
れていない場合、発熱ユニットの操作を停止することができる。
【００５０】 プラズマ制御サブルーチン１９０は低・高周波数をチャンバ１１５内のプロセ
ス電極に印加されるＲＦ電力レベルに設定し、使用される低周波ＲＦ周波数を設
定するためのプログラムコードを備える。上述のチャンバ成分サブルーチンと同
様に、プラズマ制御サブルーチン１９０はチャンバマネージャサブルーチン１７
７ａによって呼び出される。
【００５１】 上述のリアクターの説明は主に説明目的のためであり、電子サイクロトロン共
鳴（ＥＣＲ）プラズマＣＶＤ装置または誘導結合されたＲＦ高密度プラズマＣＶ
Ｄ装置等の他のプラズマＣＶＤ設備を使用してもよい。それに加えて、サセプタ
デザインやヒーターデザイン、ＲＦ電力周波数、ＲＦ電力接合部の位置の変形等
、上述の装置の変形も可能である。本発明は特定の装置または特定のプラズマ励
起方法に制限されない。 ＩＩＩ． テストデータ 本発明の効果を示すために、本発明の利点を含むものと含まないものとで様々
な酸化ケイ素フィルムを堆積する実験を行った。これらの実験の結果を下記の表
１に記す。 表１ ┌──────────────────────────────────┐ フッ素取り入れレベル │ ├──────────┬───────────┬───────────┤ チャンバタイプ ハードウエア ＮＦ3流（ｓｃｃｍ） │ ├──────────┼───────────┼───────────┤ ランプ加熱 陽極処理された面版 ０ │ ├──────────┼───────────┼───────────┤ Ｄ×Ｚ むき出しのＡｌ面版 ０ │ ├──────────┼───────────┼───────────┤ Ｄ×Ｚ 陽極処理された面版 ０ │ ├──────────┼───────────┼───────────┤ Ｄ×Ｚ むき出しのＡｌ面版 ５ │ ├──────────┼───────────┼───────────┤ Ｄ×Ｚ むき出しのＡｌ面版 １５ │ └──────────┴───────────┴───────────┘ 各々の実験において、（表に記載したように変化するものを除いて）プロセス
条件を上述の例示的な好適なプロセスにおいて記載した値に維持した。これらの
試験結果から明らかなように、ＤｘＺチャンバでむき出しのアルミニウム面版を
使用した時に、少量のフッ素流をプロセスガスに添加することで、ランプ加熱さ
れたチャンバにおいて陽極処理されたアルミニウム面版で堆積された酸化ケイ素
フィルムよりわずかに高いフッ素含有量を生じさせた。
【００５２】 本発明の方法を前述の特定のパラメータによって制限することは意図していな
い。当技術分野において通常の知識を有する者であれば、発明の精神から逸脱す
ることなく、異なる処理条件や異なる反応源を使用できることを認識するであろ
う。本発明による絶縁層を堆積する他の同等の方法または代替方法は当業者には
自明であろう。例えば、上記の堆積条件は例示目的のためだけである。他の温度
や圧力レベルも使用することができ、他のガス流量や率も使用することができ、
また他のＲＦレベルも使用することができる。更に、ＴＥＯＳ以外のケイ素源も
使用できるし、Ｏ2以外の酸素源も使用できる。
【００５３】 別の例として、ＰＭＤ層以外の層において、または複合フィルムの１つの層と
してではなく、１枚の層フィルムとして酸化ケイ素を使用することができるであ
ろう。また、上述の方法とは異なる方法で酸化ケイ素層を平坦化することができ
るし、あるいは全く平坦化しなくてもよい。平坦化しない場合、酸化ケイ素フィ
ルムを薄いライニング層として、例えば１，５００オングストローム厚みのライ
ニング層として堆積し、次にそれよりわずかに厚い上にのせるＢＰＳＧ層を堆積
することが好ましい。ＢＰＳＧ層を次に初期平坦化ステップにおいてリフローし
、続いて更にフィルムを平らにするためにＣＭＰステップに賦すことができる。
【００５４】 更に他の例では、フッ素以外の源を導入して、酸化ケイ素フィルム内の大量の
酸化物トラップを減少させることができる。これらの源に対する唯一の要件は、
それらがプロセス化学作用と反応して酸化物捕獲電荷、例えばダングリングＳｉ
−ＨやＨ−ＯＨ結合源を減少させることである。このように、臭素や塩素等の他
のハロゲン元素源を使用してもよく、発明者は比較的多量のＮ2Ｏ流（例えば、 約５００〜８００ｓｃｃｍ）の導入がこれらのダングリングボンドを減少させる
ことを見い出した。酸化ケイ素フィルムの堆積の間に化学薬品含有源を堆積域に
流し込むことなく、ケミカルソースを導入することも可能である。例えば、幾つ
かの実施形態では、充分な量のフッ素または別の適当な元素をチャンバ内で堆積
されるシーズニング層に取り入れることができる。そして基板上への酸化ケイ素
層の堆積の間に、シーズニング層内からのフッ素が堆積ガスと反応して、堆積さ
れた酸化ケイ素フィルム内の所望の量のフッ素を取り入れることができる。この
実施形態では、シーズニングフィルムを堆積するために使用される他のガス（例
えばケイ素や酸素源）と共に、チャンバ内へとフッ素含有ガスを流すことによっ
て、フッ素をシーズニングフィルムに取り入れることができる。また、他のケイ
素や酸素やフッ素源を上述のものに対する代用源として使用することもできる。
例えば、中でもＣＦ4、Ｃ2Ｆ6、Ｃ3Ｆ8、ＳｉＦ4またはＦ2をフィルムに添加す る付加的なフッ素源として使用することができる。これらの同等物及び代替物も
本発明の範囲内に含むことが意図されている。他の変形は当業者には自明であろ
う。従って、添付クレームに記載したものを除き、発明を制限することは意図し
ていない。
【図面の簡単な説明】
【図１】 プレメタル誘電体層を含む、簡略化された先行技術の集積回路の横断面図であ
る。
【図２】 本発明の方法の一実施形態を図示するフローチャートである。
【図３Ａ】 本発明による化学気相成長装置の一実施形態の縦断面図である。
【図３Ｂ】 本発明による化学気相成長装置の一実施形態の横断面図である。
【図３Ｃ】 図３Ａに描かれたＣＶＤチャンバの一部の分解透視図である。
【図３Ｄ】 図３Ａに描かれたＣＶＤチャンバの一部の分解透視図である。
【図３Ｅ】 １つ以上のチャンバを含むことができる多重チャンバ装置における、図３Ａと
３ＢのシステムモニタとＣＶＤ装置の簡略化された線図である。
【図３Ｆ】 特殊な実施形態による、システム制御ソフトウエア、コンピュータプログラム
１７０の階層的制御構造を示す説明的なブロック線図である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 グレン， ジョエル アメリカ合衆国， テキサス州， リトル エルム， ステージコーチ ドライヴ 613 (72)発明者 シェク， メイ， イー アメリカ合衆国， カリフォルニア州， バーリンガム， スタンレー ドライヴ 33 (72)発明者 フアン， ジュディ アメリカ合衆国， カリフォルニア州， ロス ガトス， レロイ アヴェニュー 16788 Ｆターム(参考） 4K030 AA04 AA06 AA09 AA14 BA24 BA44 EA01 FA01 JA05 KA41 LA15 5F058 BA20 BC02 BC04 BD01 BD04 BD06 BF07 BF24 BF25 BF29 BF37 BF39 BJ02

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】（ａ）前記堆積域にケイ素と酸素を含んでいるプロセスガスを
    流し込むステップと、 （ｂ）前記プロセスガスから酸化ケイ素フィルムを堆積させるのに適した処理
    条件に前記堆積域を維持するステップと、 （ｃ）ステップ（ｂ）の間に、前記プロセスガスにケミカルソースを添加して
    、前記酸化ケイ素フィルムとの相互作用を作り出し、前記フィルム内の大量の酸
    化物トラップを減少させるステップとを含む、 基板処理チャンバの堆積域に置かれた基板上へのフィルム堆積方法。
  2. 【請求項２】 前記ケミカルソースは前記プロセスガスと共に堆積域に流し
    込まれるフッ素含有源を含む、請求項１記載のフィルム堆積方法。
  3. 【請求項３】 前記酸化ケイ素フィルムに約５×１０19ａｔｏｍｓ／ｃｍ3 〜１×１０21ａｔｏｍｓ／ｃｍ3のフッ素を取り入れるように、前記フッ素含有 源が堆積域に流し込まれる率が選択される、請求項２記載のフィルム堆積方法。
  4. 【請求項４】（ａ）選択された率で前記堆積域にフッ素源を分配するステッ
    プと、 （ｂ）ケイ素源と酸素源と前記フッ素源とを含むプロセスガスを前記堆積域へ
    と流し込むステップと、 （ｃ）前記基板上で、前記フィルムに取り入れられる前記選択されたレベルの
    フッ素を有する酸化ケイ素フィルムを堆積させるのに適した処理条件に堆積域を
    維持するステップとを含み、 前記選択された率が、約１×１０19ａｔｏｍｓ／ｃｍ3〜３×１０21ａｔｏｍ ｓ／ｃｍ3のフッ素取り入れ選択レベルに従って選択される、 酸化ケイ素フィルム内に選択されたレベルのフッ素を取り入れることによって堆
    積域に置かれた基板上に酸化ケイ素フィルムを堆積させる一方、酸化ケイ素フィ
    ルム内の酸化物トラップを減少させる方法。
  5. 【請求項５】 前記選択されたレベルのフッ素は１×１０20ａｔｏｍｓ／ｃ
    ｍ3〜１×１０21ａｔｏｍｓ／ｃｍ3である、請求項４記載の方法。
  6. 【請求項６】 前記酸化ケイ素フィルムがプラズマ反応によって堆積され、
    前記ケイ素源がオルトケイ酸テトラエチルを含む、請求項４記載の方法。
  7. 【請求項７】 前記酸化ケイ素フィルムは、複数のトランジスタを備える集
    積回路の製造中に、複合プレメタル誘電体層の１つの層として堆積され、前記酸
    化ケイ素層の特性が、少なくとも部分的に、１つ以上の前記トランジスタのブレ
    イクダウン電圧と漏れ電流を決定する、請求項４記載の方法。
  8. 【請求項８】 前記プロセスガスが前記フッ素含有源の１〜３０ｓｃｃｍの
    流れを含む、請求項４記載の方法。
  9. 【請求項９】 前記酸化ケイ素フィルムが複合層誘電体フィルムの第１の層
    である、請求項６記載の方法。
  10. 【請求項１０】（ａ）基板の表面にトランジスタを形成するステップと、 （ｂ）ステップ（ａ）の後及び前記基板の上に金属層を堆積させる前に、ケイ
    素源と酸素源とフッ素源とを含むプロセスガスから前記基板上に複合層誘電体層
    の第１の層を堆積させるステップと、 （ｃ）ステップ（ｂ）の後、前記複合層誘電体層の第２の層を堆積させるステ
    ップとを含む、集積回路製造方法。
  11. 【請求項１１】 前記集積回路は複数のトランジスタを含み、前記第１の層
    の特性が、少なくとも部分的に、１つ以上の前記トランジスタのブレイクダウン
    電圧と漏れ電流を決定する、請求項１０記載の集積回路製造方法。
  12. 【請求項１２】 前記ケイ素源がオルトケイ酸テトラエチルを含む、請求項
    １０記載の集積回路製造方法。
  13. 【請求項１３】 前記酸素源が分子状酸素と亜酸化窒素（ＮＦ3）の群から 選ばれる、請求項１２記載の集積回路製造方法。
  14. 【請求項１４】 前記フッ素源が三フッ化窒素を含む、請求項１２記載の集
    積回路製造方法。
  15. 【請求項１５】 前記フッ素源が約１〜３０ｓｃｃｍで前記堆積域に流し込
    まれる、請求項１４記載の集積回路製造方法。
  16. 【請求項１６】 前記フッ素源が約５〜２０ｓｃｃｍで前記堆積域に流し込
    まれる、請求項１４記載の集積回路製造方法。
  17. 【請求項１７】 前記複合層の前記第２の層がほう燐ケイ酸ガラスを含む、
    請求項１５記載の集積回路製造方法。
  18. 【請求項１８】 前記第１の層のフッ素含有量が約１×１０20ａｔｏｍｓ／
    ｃｍ3〜１×１０21ａｔｏｍｓ／ｃｍ3である、請求項１０記載の集積回路製造方
    法。
  19. 【請求項１９】（ａ）基板の表面にトランジスタを形成するステップと、 （ｂ）ステップ（ａ）の後及び前記基板の上に金属層を堆積させる前に、オル
    トケイ酸テトラエチルと酸素源とフッ素源とを含むプロセスガスからプラズマを
    形成して、前記基板上に複合層誘電体層の第１の層を堆積させるステップと、 （ｃ）ステップ（ｂ）の後、前記第１の層の上にフォトレジスト層を堆積させ
    てから、前記第１の層が約２，０００〜４，０００オングストロームの厚みにな
    るように前記フォトレジスト層と第１の層とをエッチバックするステップと、 （ｄ）ステップ（ｃ）の後、前記第１の層の上に前記複合層の第２の層を堆積
    させるステップとを含み、 前記プロセスガスは、約５×１０19ａｔｏｍｓ／ｃｍ3〜１×１０21ａｔｏｍ ｓ／ｃｍ3のフッ素を前記第１の層に取り入れるように、選択された量の前記フ ッ素源を含み、 前記第１の層は、約５，０００〜１２，０００オングストロームの厚みに堆積
    され、 前記第２の層は、ほう燐ケイ酸ガラスを含む、 集積回路製造方法。
  20. 【請求項２０】真空チャンバを形成するハウジングと、 前記ハウジング内に置かれ、基板処理中に基板を保持する基板ホルダと、 前記基板上に層を堆積させるように、前記真空チャンバにプロセスガスを導入
    するガス配送装置と、 前記ガス配送装置を制御するコントローラと、 前記化学気相成長リアクター装置の操作を指示するように、中に具体化された
    コンピュータ読取り可能なプログラムを有するコンピュータ読取り可能媒体を含
    む前記コントローラに接続されるメモリとを含み、 前記コンピュータ読取り可能なプログラムが、 ケイ素源と酸素源とフッ素源とを含むプロセスガスを前記真空チャンバに導入
    して、前記基板ホルダ上に位置付けられた基板の上に酸化ケイ素フィルムを堆積
    させるように、前記ガス配送装置を制御するインストラクションを含み、 前記インストラクションが、第１の率で、前記フッ素含有源を前記チャンバに
    導入し、 前記第1の率が、前記堆積されたフィルムに１×１０19ａｔｏｍｓ／ｃｍ3〜３
    ×１０21ａｔｏｍｓ／ｃｍ3を取り入れるように選択される、基板処理装置。
JP2000509107A 1997-09-04 1998-08-12 Ｐｅｔｅｏｓフィルムへのフッ素取り入れを通しての半導体装置絶縁特性の制御 Pending JP2001515270A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US08/923,501 US6451686B1 (en) 1997-09-04 1997-09-04 Control of semiconductor device isolation properties through incorporation of fluorine in peteos films
US08/923,501 1997-09-04
PCT/US1998/016753 WO1999012196A1 (en) 1997-09-04 1998-08-12 Control of semiconductor device isolation properties through incorporation of fluorine in peteos films

Publications (1)

Publication Number Publication Date
JP2001515270A true JP2001515270A (ja) 2001-09-18

Family

ID=25448790

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000509107A Pending JP2001515270A (ja) 1997-09-04 1998-08-12 Ｐｅｔｅｏｓフィルムへのフッ素取り入れを通しての半導体装置絶縁特性の制御

Country Status (6)

Country Link
US (1) US6451686B1 (ja)
EP (1) EP1019956A1 (ja)
JP (1) JP2001515270A (ja)
KR (1) KR100569807B1 (ja)
TW (1) TW411561B (ja)
WO (1) WO1999012196A1 (ja)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3084367B1 (ja) * 1999-03-17 2000-09-04 キヤノン販売株式会社 層間絶縁膜の形成方法及び半導体装置
FI118342B (fi) * 1999-05-10 2007-10-15 Asm Int Laite ohutkalvojen valmistamiseksi
US6466365B1 (en) 2000-04-07 2002-10-15 Corning Incorporated Film coated optical lithography elements and method of making
US20030113085A1 (en) * 2001-12-14 2003-06-19 Applied Materials, Inc., A Delaware Corporation HDP-CVD film for uppercladding application in optical waveguides
US20030110808A1 (en) * 2001-12-14 2003-06-19 Applied Materials Inc., A Delaware Corporation Method of manufacturing an optical core
JP4102072B2 (ja) * 2002-01-08 2008-06-18 株式会社東芝 半導体装置
US7080528B2 (en) 2002-10-23 2006-07-25 Applied Materials, Inc. Method of forming a phosphorus doped optical core using a PECVD process
US6815974B1 (en) * 2003-07-14 2004-11-09 Semiconductor Diagnostics, Inc. Determining composition of mixed dielectrics
JP4541864B2 (ja) * 2004-12-14 2010-09-08 東京エレクトロン株式会社 シリコン酸窒化膜の形成方法、形成装置及びプログラム
DE102009025971A1 (de) * 2009-06-15 2010-12-16 Aixtron Ag Verfahren zum Einrichten eines Epitaxie-Reaktors
US9018108B2 (en) 2013-01-25 2015-04-28 Applied Materials, Inc. Low shrinkage dielectric films
JP6360770B2 (ja) * 2014-06-02 2018-07-18 東京エレクトロン株式会社 プラズマ処理方法及びプラズマ処理装置

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4300989A (en) * 1979-10-03 1981-11-17 Bell Telephone Laboratories, Incorporated Fluorine enhanced plasma growth of native layers on silicon
JPS61276977A (ja) 1985-05-30 1986-12-06 Canon Inc 堆積膜形成法
US4872947A (en) 1986-12-19 1989-10-10 Applied Materials, Inc. CVD of silicon oxide using TEOS decomposition and in-situ planarization process
KR910006164B1 (ko) 1987-03-18 1991-08-16 가부시키가이샤 도시바 박막형성방법과 그 장치
US4851370A (en) 1987-12-28 1989-07-25 American Telephone And Telegraph Company, At&T Bell Laboratories Fabricating a semiconductor device with low defect density oxide
JP3017742B2 (ja) 1988-09-13 2000-03-13 ソニー株式会社 半導体装置
US4958321A (en) 1988-09-22 1990-09-18 Advanced Micro Devices, Inc. One transistor flash EPROM cell
US4894352A (en) 1988-10-26 1990-01-16 Texas Instruments Inc. Deposition of silicon-containing films using organosilicon compounds and nitrogen trifluoride
US5013691A (en) 1989-07-31 1991-05-07 At&T Bell Laboratories Anisotropic deposition of silicon dioxide
JP2960466B2 (ja) 1990-03-19 1999-10-06 株式会社日立製作所 半導体デバイスの配線絶縁膜の形成方法及びその装置
JP2640174B2 (ja) 1990-10-30 1997-08-13 三菱電機株式会社 半導体装置およびその製造方法
WO1992012535A1 (en) 1991-01-08 1992-07-23 Fujitsu Limited Process for forming silicon oxide film
JP2697315B2 (ja) 1991-01-23 1998-01-14 日本電気株式会社 フッ素含有シリコン酸化膜の形成方法
JPH04341568A (ja) 1991-05-16 1992-11-27 Toshiba Corp 薄膜形成方法及び薄膜形成装置
JP3670277B2 (ja) 1991-05-17 2005-07-13 ラム リサーチ コーポレーション 低い固有応力および／または低い水素含有率をもつＳｉＯ▲Ｘ▼フィルムの堆積法
JP2699695B2 (ja) 1991-06-07 1998-01-19 日本電気株式会社 化学気相成長法
KR960006961B1 (ko) * 1991-09-13 1996-05-25 니뽄 덴끼 가부시끼가이샤 반도체 디바이스의 배선 구조 및 절연막 형성방법과 이것의 표면 보호막 형성 방법
JPH05226480A (ja) 1991-12-04 1993-09-03 Nec Corp 半導体装置の製造方法
US5407529A (en) 1992-03-04 1995-04-18 Nec Corporation Method for manufacturing semiconductor device
JP2773530B2 (ja) 1992-04-15 1998-07-09 日本電気株式会社 半導体装置の製造方法
JP2792335B2 (ja) 1992-05-27 1998-09-03 日本電気株式会社 半導体装置の製造方法
JP3688726B2 (ja) * 1992-07-17 2005-08-31 株式会社東芝 半導体装置の製造方法
JP3190745B2 (ja) 1992-10-27 2001-07-23 株式会社東芝 気相成長方法
KR0143873B1 (ko) * 1993-02-19 1998-08-17 순페이 야마자끼 절연막 및 반도체장치 및 반도체 장치 제조방법
US5434109A (en) 1993-04-27 1995-07-18 International Business Machines Corporation Oxidation of silicon nitride in semiconductor devices
JPH0793275B2 (ja) 1993-06-25 1995-10-09 アプライド マテリアルズ インコーポレイテッド 半導体装置の薄膜及び半導体装置の薄膜形成方法
JP3283344B2 (ja) 1993-07-09 2002-05-20 沖電気工業株式会社 半導体素子の製造方法
US5372951A (en) * 1993-10-01 1994-12-13 Advanced Micro Devices, Inc. Method of making a semiconductor having selectively enhanced field oxide areas
JP3152829B2 (ja) * 1994-01-18 2001-04-03 株式会社東芝 半導体装置の製造方法
US5520969A (en) 1994-02-04 1996-05-28 Applied Materials, Inc. Method for in-situ liquid flow rate estimation and verification
US5558717A (en) * 1994-11-30 1996-09-24 Applied Materials CVD Processing chamber
KR0138295B1 (ko) 1994-11-30 1998-06-01 김광호 도전선 형성방법
EP0724286A1 (en) 1995-01-25 1996-07-31 Applied Materials, Inc. A method of forming a thin film of silicon oxide for a semiconductor device
US5599726A (en) * 1995-12-04 1997-02-04 Chartered Semiconductor Manufacturing Pte Ltd Method of making a conductive spacer lightly doped drain (LDD) for hot carrier effect (HCE) control
US5661334A (en) * 1996-01-16 1997-08-26 Micron Technology, Inc. Inter-metal dielectric structure which combines fluorine-doped glass and barrier layers
US5672525A (en) * 1996-05-23 1997-09-30 Chartered Semiconductor Manufacturing Pte Ltd. Polysilicon gate reoxidation in a gas mixture of oxygen and nitrogen trifluoride gas by rapid thermal processing to improve hot carrier immunity
TW335511B (en) 1996-08-02 1998-07-01 Applied Materials Inc Stress control by fluorination of silica film
US5827785A (en) * 1996-10-24 1998-10-27 Applied Materials, Inc. Method for improving film stability of fluorosilicate glass films
US5849092A (en) * 1997-02-25 1998-12-15 Applied Materials, Inc. Process for chlorine trifluoride chamber cleaning
US5759906A (en) * 1997-04-11 1998-06-02 Industrial Technology Research Institute Planarization method for intermetal dielectrics between multilevel interconnections on integrated circuits
US5858869A (en) * 1997-06-03 1999-01-12 Industrial Technology Research Institute Method for fabricating intermetal dielectric insulation using anisotropic plasma oxides and low dielectric constant polymers
US5869149A (en) * 1997-06-30 1999-02-09 Lam Research Corporation Method for preparing nitrogen surface treated fluorine doped silicon dioxide films

Also Published As

Publication number Publication date
TW411561B (en) 2000-11-11
WO1999012196A1 (en) 1999-03-11
KR100569807B1 (ko) 2006-04-11
KR20010023678A (ko) 2001-03-26
EP1019956A1 (en) 2000-07-19
US6451686B1 (en) 2002-09-17

Similar Documents

Publication Publication Date Title
US6020035A (en) Film to tie up loose fluorine in the chamber after a clean process
US5908672A (en) Method and apparatus for depositing a planarized passivation layer
US6035803A (en) Method and apparatus for controlling the deposition of a fluorinated carbon film
JP5118271B2 (ja) 遠隔プラズマを用いた膜堆積プロセス及び多段階式のチャンバクリーニングプロセス
JP4323583B2 (ja) 高堆積速度のハロゲンドープトシリコン酸化物層を堆積させるプロセス
JP4176864B2 (ja) 四弗化珪素／酸素の化学作用を用いて低誘電率のＳｉ−Ｏ−Ｆ膜を堆積させる方法
US6190233B1 (en) Method and apparatus for improving gap-fill capability using chemical and physical etchbacks
US5990000A (en) Method and apparatus for improving gap-fill capability using chemical and physical etchbacks
JP4408565B2 (ja) 二段ｂｐｓｇ堆積プロセス
JP4230561B2 (ja) Ｔｅｏｓ／オゾン−シリコン酸化物の表面感度の除去のための方法
US5807785A (en) Low dielectric constant silicon dioxide sandwich layer
US6821577B2 (en) Staggered in-situ deposition and etching of a dielectric layer for HDP CVD
JP4138052B2 (ja) フッ化ケイ酸ガラス膜の膜安定性向上のための方法及び装置
JP4364438B2 (ja) 高膜品質で水素含有量の低い窒化ケイ素を堆積するプラズマプロセス
US6228781B1 (en) Sequential in-situ heating and deposition of halogen-doped silicon oxide
JP4426101B2 (ja) 基板処理装置およびドープシリコンガラス膜の形成方法
JP2001515270A (ja) Ｐｅｔｅｏｓフィルムへのフッ素取り入れを通しての半導体装置絶縁特性の制御
US6753270B1 (en) Process for depositing a porous, low dielectric constant silicon oxide film
EP1054444A1 (en) Process for depositing a porous, low dielectric constant silicon oxide film
EP1060286A1 (en) Method of forming phosphosilicate glass having a high wet-etch rate

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050801

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080627

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080722

RD03 Notification of appointment of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7423

Effective date: 20080801

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20081022

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20081029

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20090203