KR100563978B1 - 전기화학산화방법 - Google Patents

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마츠시다 덴코 가부시키가이샤
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Abstract

반도체층의 전기화학산화방법의 개시되어 있다. 전자 디바이스 중 하나인 전자원(10)(전계방사형 전자원)의 제조 프로세스를 위한 전기화학산화처리에 있어서, 제어부(37)는 저항검출부(35)에 의한 검출저항에 기초하여 전해액 B의 저항에 의한 전압상승치를 미리 구한다. 그 다음, 제어부(37)는 전류원(32)에서 정전류가 흐르도록 전류원(32)을 제어하고, 피처리물(30)에 배치된 반도체층의 산화처리를 개시한다. 그 다음, 제어부(37)는 전압검출부(36)에 의한 검출전압치로부터 전압상승치를 감산하는 보정을 한다. 제어부(37)는 보정후의 전압이 소정의 상한전압치에 도달하면 전류원(32)의 출력을 정지시키고 산화처리를 종료시킨다. 이것에 의해, 전자 디바이스의 특성의 격차가 작아지게 하는 것이 가능하다.
반도체, 전기화학, 산화

Description

전기화학산화방법{Method for electrochemical oxidation}
본 발명은 반도체의 전기화학산화방법에 관한 것이다.
종래, 반도체를 다공질화하거나 반도체의 표면에 산화막을 형성하는 기술로서, 습식의 양극산화방법(anodization method)이 알려져 있다. 또한, 반도체의 표면에 산화막을 형성하는 기술로서, 전기화학반응을 이용한 전기화학산화방법(electrochemical oxidation method)이 알려져 있다. 더욱이, 근래 습식의 양극산화방법 및 전기화학산화방법을 사용하는 프로세스에 의해 제조된 전계방사형전자원(field emission-type electron source)이 제안되었다.
예를 들면, 도 20에 도시된 바와 같이, 이와 같은 종류의 전계방사형전자원(10)(이하, 생략하여 "전자원(1O)"이라 한다)은, 도전성 기판인 n형 실리콘 기판(1)과, n형 실리콘기판(1)의 주표면의 한 측에 형성되고 산화된 다공질다결정실리콘층(porous polycrystalline silicon layer)으로 이루어지는 강전계드리프트층(strong-field drift)(6)(이하, 생략하여 "드리프트층(6)"이라 한다)을 포함한다. 그리고, 드리프트층(6) 상에는, 금속 박막(예를 들면, 금 박막)으로 이루어진 표면전극(7)이 형성되어 있고, n형 실리콘기판(1)의 이면에는, 오믹전극(ohmic electrode)(2)이 형성되어 있다. 이러한 구성에서, n형 실리콘기판(1)과 오믹전극(2)은 하부전극(12) 역할을 한다. 도 20에 도시된 전자원(10)은 n형 실리콘기판(1)과 드리프트층(6) 사이에 개재된 도핑되지 않은 다결정실리콘층(non-doped polycrystalline silicon layer)(3)을 포함하고 있지만, n형 실리콘기판(1)의 주표면 상에 직접 드리프트층(6)이 형성된 전자원도 제안되고 있다.
도 20에 도시된 전자원(10)으로부터 전자를 방출시키기 위해서는, 표면전극(7)에 대향하도록 콜렉터전극(21)을 배치한다. 그리고, 표면전극(7)과 콜렉터전극(21) 사이를 진공상태로 한 다음, 표면전극(7)이 하부전극(12)보다 고전위가 되 도록 표면전극(7)과 하부전극(l2) 사이에 직류전압 Vps를 인가한다. 동시에, 콜렉터전극(21)이 표면전극(7)보다 고전위가 되도록 콜렉터전극(21)과 표면전극(7) 사이에 직류전압 Vc를 인가한다. 각 직류전압 Vps, Vc를 적당히 설정하면, 하부전극(12)에서 드리프트층(6)으로 주입된 전자가 드리프트층(6)을 드리프트한 다음 표면전극(7)을 통해서 방출된다(도 20의 점선은 표면전극(7)을 통해서 방출된 전자 e-의 흐름을 나타낸다). 표면전극(7)은 작은 일함수를 갖는 금속재료로 형성된다.
도 20에 도시된 전자원(10)은 n형 실리콘기판(1)과 오믹전극(2)으로 이루어진 하부전극(l2)을 가지지만, 도 21에 도시된 바와 같이, 절연성기판(11)의 주표면의 한 측 상에 금속재료로 이루어진 하부전극(12)이 형성된 전자원(10)도 제안되고 있다. 도 21에 도시된 전자원(10)도 도 20에 도시된 전자원(10)과 같은 프로세스로 전자를 방출한다.
이러한 종류의 전자원(10)에서, 일반적으로, 표면전극(7)과 하부전극(12) 사이에 흐르는 전류는 "다이오드전류 Ips"라고 불리고, 콜렉터전극(21)과 표면전극(7) 사이에 흐르는 전류는 "에미션전류(emission current)(방출전자전류) Ie"라고 불린다. 전자원(1O)에서, 다이오드전류 Ips에 대한 에미션전류 Ie의 비율(= Ie/Ips)이 증가함에 따라, 전자방출효율(= (Ie/Ips) × 1OO [%])은 높아진다. 또한, 직류전압 Vps가 높아짐에 따라, 에미션전류 Ie는 커진다. 이러한 전자원(10)은 진공도에 대해 낮은 의존성을 갖는 전자방출특성을 나타내고, 또한 소위 팝핑(popping) 현상의 발생 없이 높은 전자방출효율로 전자를 안정적으로 방출할 수가 있다.
도 21에 도시된 전자원(10)이 디스플레이의 전자원에 응용되는 경우, 디스플레이는 도 22에 도시되는 바와 같이 구성된다. 도 22에 도시된 디스플레이는, 전자원(10), 및 상기 전자원(10)에 대해 대향하여 배치되고 평판 형상의 글라스기판으로 이루어진 페이스 플레이트(30)를 포함한다. 전자원(10)과 대향하는 페이스 플레이트(30)의 표면에는, 투명한 도전막(예를 들면, ITO 막)으로 이루어지는 콜렉터전극(이하, "애노드(anode)전극"이라 한다)(21)이 형성된다. 전자원(10)과 대향하는 애노드전극(21)에는, 화소마다 형성된 형광물질과, 형광물질 사이에 형성된 흑색 물질로 이루어진 블랙 스트라이프들이 제공된다. 전자원(10)과 대향하는 애노드전극(21)의 표면 상에 도포되는 각 형광물질은 전자원(10)으로부터 방사되는 전자선에 반응하여 가시광을 발생시킨다. 전자원(10)에서 방출된 전자들은 애노드전극에 인가되는 전압에 의해 가속되고, 고에너지 전자들은 형광물질들과 충돌한다. R(적색), G(녹색), B(청색)의 각 발광색을 갖는 3개 타입의 형광물질들이 형광물질로 서 사용된다. 페이스 플레이트(30)는 직사각형 프레임(도시되지 않음)에 의해 전자원(10)과 이격되고, 페이스 플레이트(30)와 전자원(10) 사이에 형성되는 기밀(氣密) 공간은 진공상태로 된다.
도 22에 도시된 전자원(10)은, 글래스기판으로 이루어진 절연성기판(11), 상기 절연성기판(11)의 표면 상에 나란히 배열된 복수의 하부전극(12), 각각 대응되는 상기 하부전극(12) 상에 중첩되는 모양으로 형성되는 복수의 다결정실리콘층(3), 각각 대응되는 상기 다결정실리콘층(3) 상에 중첩되는 모양으로 형성되고 산화된 다공질다결정실리콘층으로 이루어지는 복수의 드리프트층(6), 인접하는 드리프트층(6) 사이를 메우고 다결정실리콘층으로 이루어지는 복수의 분리층(16), 및 상기 드리프트층(6) 및 상기 분리층(16) 상에 형성되고 상기 하부전극(12)과 교차하는 방향으로 연장되어 상기 드리프트층(6) 및 상기 분리층(16)을 가로지르도록 나란히 배열된 복수의 표면전극(7)을 포함한다.
전자원(10)에는, 절연성기판(11)의 표면 상에 배열된 복수의 하부전극(12)과, 하부전극(12)과 교차하는 방향으로 배열된 복수의 표면전극(7) 간의 교점에 상당하는 부위에, 드리프트층(6)의 일부가 개재되어 있다. 이 때문에, 표면전극(7)과 하부전극(12)의 쌍을 적당히 선택하여, 선택한 쌍 사이에 전압을 인가함으로써, 드리프트층(6)에 있어서 선택된 표면전극(7)과 하부전극(12)의 교점에 상당하는 부위에 강전계가 작용하여 전자가 방출된다. 이것은, 복수의 표면전극(7)의 군과 복수의 하부전극(12)의 군으로 이루어지는 매트릭스(격자)의 격자점에, 하부전극(12), 하부전극(12) 상의 다결정실리콘층(3), 다결정실리콘층(3) 상의 드리프트층(6), 및 드리프트층(6) 상의 표면전극(7)으로 이루어지는 전자원소자(10a)를 배치한 경우에 상당한다. 전압을 인가하는 표면전극(7)과 하부전극(12)의 쌍을 선택함으로써, 소망의 전자원소자(1Oa)에서 전자를 방출시킬 수 있다.
전자원(10)의 종래의 제조 프로세스에 있어서는, 드리프트층(6)은, 하부전극(12)의 표면의 한 측 상에 도핑되지 않은 다결정실리콘층을 형성하는 성막공정, 다결정실리콘층을 양극산화함으로써 다결정실리콘 그레인(grain) 및 나노미터 오더의 실리콘 마이크로결정을 포함하는 다공질다결정실리콘층을 형성하는 양극산화처리공정, 및 다공질다결정실리콘층을 급속가열법에 의해 급속열산화하여 그레인 및 나노미터 오더의 실리콘 마이크로결정의 표면에 각각 실리콘산화막을 형성하는 산화공정을 통해 형성된다.
양극산화처리공정에서는, 양극산화용의 전해액으로서, 불화수소수용액과 에탄올을 약1:1로 혼합한 혼합액을 쓴다. 산화공정에서는, 예컨대 램프 어닐링 장치(lamp annealing apparatus)를 사용하여, 기판온도를 건조산소 내에서 실온으로부터 900℃까지 단시간에서 상승시킨 후, 900℃에서 1시간유지 함으로써 기판을 산화시킨다. 그 다음, 기판온도를 실온까지 하강시킨다.
양극산화처리공정에서 양극산화장치로는 예컨대 도24A에 도시된 바와 같은 종래의 양극산화장치가 사용된다. 상기 양극산화장치는, 불화수소수용액과 에탄올의 혼합액으로 이루어지는 전해액 A를 넣은 처리조(處理槽)(31)와, 상기 처리조(31) 내의 전해액 A에 침지(浸漬)된 격자형의 백금전극으로 이루어지는 음극(33)을 구비한다. 그리고, 하부전극(12) 상에 다결정실리콘층이 형성된 피처리 물(30)을 전해액 A에 침지하여, 하부전극(12)을 양극으로서 이용한다. 또한, 상기 양극산화장치는, 양극 역할을 하는 하부전극(12)과 음극(33) 사이에, 양극이 고전위가 되도록 전류를 공급하는 전류원(32)을 갖추고 있다. 더욱이 피처리물(30)의 주표면측(즉, 다결정실리콘층의 표면측)에 빛을 조사하는 텅스텐 램프로 구성되는 광원(도시생략)을 구비하고 있다.
상기 양극산화장치를 사용하여 양극과 음극(33) 사이에 정전류를 흘리는 양극산화방법을 이용함으로써, 다결정실리콘층에 있어서의 대상영역 E가 표면에서 깊이 방향으로 향하여 다공질화되어, 다결정실리콘의 그레인 및 나노미터 오더의 실리콘 마이크로결정을 포함하는 다공질다결정실리콘층이 형성된다.
도 25에 도시된 바와 같이, 도 22에 도시된 전자원(10)을 제조하기 위해서는, 절연성기판(11)의 주표면의 한 측에 복수의 하부전극(12)을 배열한 후, 절연성기판(11)의 상기 주표면의 한 측에 다결정실리콘층(3)을 형성하여, 다결정실리콘층(3) 중 하부전극(12)과 겹치는 영역을 양극산화한다. 하부전극(12)에는 하부전극(12)으로부터 연속하여 일체적으로 연장된 전류도입용 배선(12a)을 통해서 전류가 흐른다.
전술한 바와 같이, 산화공정에서는 다공질다결정실리콘층이 급속가열법을 통해 급속으로 가열되어 산화된다. 이와 같은 방법과는 달리, 모든 실리콘 마이크로결정 및 그레인의 표면에 양호한 막질의 실리콘산화막을 형성하기 위해서, 황산, 질산 등의 수용액으로 이루어진 전해액(전해질용액) 내에서 다공질다결정실리콘층을 전기화학적으로 산화하는 전기화학산화방법을 산화공정에 사용하는 방법이 제안 되어 있다. 즉, 드리프트층(6)내에서는, 다공질다결정실리콘층을 산화함으로써, 다공질다결정실리콘층에 포함되어 있던 다수의 실리콘 마이크로결정 및 다수의 그레인의 각 표면에 엷은 실리콘산화막이 형성되는 것으로 생각된다. 그래서, 모든 실리콘 마이크로결정 및 그레인의 표면에 양호한 막질의 실리콘산화막을 형성하기 위해서, 드리프트층(6)을 형성할 때에, 예를 들면, 1 mol/l의 황산, 질산 등의 수용액으로 이루어지는 전해액 내에서 다공질다결정실리콘층을 전기화학적으로 산화하는 전기화학산화방법이 제안되어 있다.
다공질다결정실리콘층을 전기화학적으로 산화하기 위해서는, 도 24A 및 도 24B의 양극산화장치에 있어서의 전해액 A를 예컨대 황산 수용액으로 이루어지는 전해액 B로 교체한 도23A 및 23B의 전기화학산화장치를 사용한다. 도 23B에 도시된 바와 같이, 음극의 외형크기는, 다결정실리콘층에 있어서의 대상영역 E와 같은 외형크기로 설정되어 있다. 상기 전기화학산화장치를 사용하여, 양극과 음극(33) 사이에 전류원(32)으로부터 전류를 공급함으로써, 대상영역 E의 다공질다결정실리콘층을 전기화학적으로 산화하여, 실리콘 마이크로결정 및 그레인의 표면에 실리콘산화막을 형성할 수가 있다.
또, 다공질다결정실리콘층을 형성하는 경우에는 양극과 음극(33) 사이에 소정의 전류를 소정시간만 흘리는 것에 따라 양극산화처리를 종료시킨다. 이에 반하여 다공질다결정실리콘층을 전기화학적으로 산화하는 경우에는 양극과 음극(33) 사이에 소정의 전류를 공급하고 양극과 음극(33) 사이의 전압이 전자원(10)의 특성(예를 들면, 에미션전류 또는 절연내압 등)에 따라 설정된 소정전압까지 상승한 시 점에서 전류 공급을 정지한다. (예를 들면, 일본공개특허공보 2001-155622호 참조).
다공질다결정실리콘층을 전기화학적으로 산화하는 전기화학산화방법을 쓰면, 다공질다결정실리콘층을 급속열산화하여 드리프트층(6)을 형성하는 경우와 비교하여, 프로세스 온도를 저온화할 수가 있다. 이 때문에, 기판의 재료의 제약이 적어져서, 전자원(10)의 대면적화 및 저비용화를 꾀할 수 있다.
그러나, 전술한 전기화학산화방법을 이용하여 제조한 종래의 전자원(10)에는, 에미션전류 Ie 및/또는 표면에서의 절연내압의 격차가 커져, 제품 수율이 낮게 된다는 문제가 있다. 즉, 전기의 전기화학산화방법을 이용하여 제조한 전자 디바이스에는 에미션전류 또는 절연내압 등과 같은 특성의 격차가 커진다는 문제가 있다. 에미션전류 또는 절연내압 등의 특성의 변동가 커지는 요인으로서는 다음과 같은 것들이 있다.
1) 전술한 전기화학산화방법에서는, 전해액 B의 저항에 의한 전압상승분이 양극과 음극 간의 전압에 포함된다. 따라서, 산화막의 형성으로 인한 전압치의 증가분이 전해액 B의 저항의 변동에 기인한 전압상승분의 변동에 따라 변동된다.
2) 도 23B에 나타낸 바와 같이, 음극(33)의 외형크기를 다결정실리콘층에 있어서의 대상영역 E와 같은 외형크기로 설정하고 있다. 따라서, 전해액 B를 통해 도 23A 내의 화살표로 가리키는 바와 같은 경로로 전류가 흘러, 대상영역 E의 주요 부분에서의 전류밀도가 다른 영역에 비해 높아진다.
3) 전기화학산화 시에, 반도체층인 다공질다결정실리콘층의 주표면에 거품 이 부착되어, 거품이 부착된 부분에서의 반응이 억제된다.
그 결과로서, 1)에서는 주로 각 처리 배지(process badge)에서 에미션전류나 절연내압 등의 특성의 격차가 커지고, 또한, 2),3)에서는 주로 샘플면 내에서 에미션전류나 절연내압 등의 격차가 커져, 전자 디바이스의 제품 수율이 낮아진다는 문제점이 있었다.
이에 본 발명은 상기 문제를 해결하기 위해서 안출된 것으로서, 전자 디바이스의 에미션전류 또는 절연내압 등의 특성의 격차를 종래에 비해 작게 할 수가 있는 전기화학산화방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해서 안출된 본 발명에 따른 전기화학산화방법은, 전기화학산화의 대상이 되는 반도체층의 주표면과는 반대측의 전극을 양극으로 하여, 반도체층 및 음극이 전해액에 접한 상태로 양극과 음극 사이에 전류를 통과시키는 것에 의해 반도체층을 산화시킨다. 상기 전기화학산화방법에서는, 우선, 양극과 음극 사이에 전류를 공급해서 산화를 시작시킨다. 그리고, 사전에 구한 전해액의 저항에 기초한 전압상승치 V0에 따라서 양극과 음극 사이의 전압 V를 보정함으로써 구해진 보정전압치 Vt가, 미리 설정된 상한전압치 V1과 같아지는 상태에서 산화를 종료시킨다.
상기 전기화학산화방법에 의하면, 전해액의 저항에 상관없이, 산화시작에서 산화종료까지의 기간에 있어서의 양극과 음극과의 사이의 전압치의 증가분의 격차가 줄어들 수 있다. 즉, 산화막의 형성에 따른 전압치의 증가분의 격차를 억제함으 로써 전자 디바이스의 특성의 격차를 작게 할 수가 있다.
상기 전기화학산화방법에 있어서는, 반도체층의 산화대상영역의 주변부에서의 전류밀도가 산화대상영역의 다른 부분에 비해 커지는 것이 억제되도록 반도체층의 주표면에서의 전류밀도를 제어하는 것이 바람직하다. 이 경우, 산화대상영역에서의 전류밀도의 면내격차(面內隔差)를 종래에 비해 작게 할 수가 있어 전자 디바이스의 특성의 면내격차를 종래에 비해 작게 할 수가 있다.
또한, 전류를 공급하고 있을 때 반도체층의 주표면에 부착되는 거품을 전류를 공급하고 있을 때 주표면에서 이탈시키는 것도 바람직하다. 이 경우, 산화대상영역에서의 반응이 거품에 의해서 억제되는 것을 방지할 수가 있어 전자 디바이스의 특성의 면내격차를 작게 할 수가 있다.
본 발명은, 후술하는 상세한 설명 및 첨부된 도면에 의해, 보다 충분히 이해될 것이다. 또한, 첨부의 도면에 있어서 공통의 구성요소에는 동일한 참조번호가 사용된다.
도 l은 실시예1에 따른 전자원(전계방사형전자원)의 모식적(模式的)인 입면단면도(立面斷面圖)이다.
도 2는 도 1에 도시된 전자원의 동작을 나타내는 도면이다.
도 3은 도 1에 도시된 전자원의 요부를 확대하여 나타내는 모식적인 입면단면도이다.
도 4A 내지 도 4D는 도 1에 도시된 전자원 또는 그 제조 프로세스의 주요공 정에서의 중간 제품의 모식적인 입면단면도이며, 상기 전자원의 제조방법을 나타내고 있다.
도 5는 실시예1에 따른 전기화학산화장치의 모식적인 입면도이다.
도 6A는 도 5에 도시된 전기화학산화장치에 있어서 검출전압 V와 시간 간의 관계를 나타내는 그래프이다.
도 6B는 도 1에 도시된 전자원에서의 보정후 전압 Vt와 시간 간의 관계를 나타내는 그래프이다.
도 7은 실시예2에 따른 피처리물의 모식적인 평면도이다.
도 8은 실시예3에 따른 전자원의 제조과정에서 쓰이는 전기화학산화장치의 모식도이다.
도 9는 실시예4에 따른 전자원의 제조과정에서 쓰이는 전기화학산화장치의 모식도이다.
도 10은 실시예4에 따른 전기화학산화장치에 있어서 보정후 전압 Vt 및 전류 I와 시간 간의 관계를 나타내는 그래프이다.
도 1lA 내지 도 1lD는 실시예5에 따른 전자원 또는 그 제조프로세스의 주요공정에서의 중간 제품의 모식적인 입면단면도이며, 상기 전자원의 제조방법을 나타내고 있다.
도 12A는 실시예5에 따른 전기화학산화장치의 모식적인 입면도이다.
도 12B는 도 12A에 도시된 전기화학산화장치의 요부의 모식적인 사시도이다.
도 13A는 실시예6에 따른 전기화학산화장치의 모식적인 입면도이다.
도 13B는 도 13A에 도시된 전기화학산화장치의 요부의 모식적인 사시도이다.
도 l3C는 실시예6에 따른 또다른 하나의 전기화학산화장치의 모식적인 입면도이다.
도 13D는 도 13C에 도시된 전기화학산화장치의 요부의 모식적인 사시도이다.
도 14A는 실시예7에 따른 전기화학산화장치의 개략구성도이이다.
도 14B는 도 14A에 도시된 전기화학산화장치의 요부의 모식적인 사시도이다.
도 15는 실시예8에 따른 전자원을 사용한 디스플레이의 일부가 파단된 사시도이다.
도 16은 도 15에 도시된 전자원을 사용하는 디스플레이의 제조프로세스의 주요공정에서의 중간 제품의 사시도이다.
도 17A 내지 도 17D는 실시예9에 따른 전자원 또는 그 제조프로세스의 주요공정에서의 중간 제품의 모식적인 입면단면도이며, 상기 전자원의 제조방법을 나타내고 있다.
도 18은 실시예9에 따른 전기화학산화장치의 모식적인 입면도이다.
도 19는 실시예10에 따른 전기화학산화장치의 모식적인 입면도이다.
도 20은 종래의 전자원의 동작을 나타내는 도면이다.
도 21은 종래의 또다른 하나의 전자원의 동작을 나타내는 도면이다.
도 22는 도21에 도시된 전자원을 사용한 디스플레이의 모식적인 사시도이다.
도 23A는 종래의 전기화학산화장치의 모식적인 입면도이다.
도 23B는 도 23A에 도시된 전기화학산화장치의 요부의 모식적인 사시도이다.
도 24A는 양극산화장치의 모식적인 입면도이다.
도 24B는 도 24A에 도시된 양극산화장치의 요부의 모식적인 사시도도이다.
도 25는 종래의 전자원을 사용한 디스플레이의 제조프로세스의 주요공정에서의 중간 제품의 사시도이다.
본 발명은 일본 특허 출원 제2002-138993호의 우선권을 주장한다. 상기 출원의 내용은 본 명세서에 참조된다.
이하, 본 발명에 따른 여러 실시예들에 대해 구체적으로 설명하겠다. 각 실시예에 공통하는 부재, 즉 구성 및 기능이 실질적으로 동일한 부재에는 공통의 참조번호를 붙여, 중복하는 설명을 생략하겠다.
(실시예1)
실시예1에서는, 전기화학산화방법을 이용하여 형성되는 전자 디바이스로서 전자원(전계방사형전자원)을 예로 들어 설명을 하겠다.
도 1에 도시된 바와 같이, 실시예1에 따른 전자원(10)은, 절연성기판(예컨대, 절연성을 갖는 글래스기판 또는 절연성을 갖는 세라믹기판 등)으로 구성되는 기판(11)의 주표면의 한 측에 형성된 전자원소자(1Oa)를 포함한다. 전자원소자(10a)는, 기판(11)의 상기 주표면측에 형성된 하부전극(12), 하부전극(12) 상에 형성된 도핑되지 않은 다결정실리콘층(3), 다결정실리콘층(3) 상에 형성된 드리프트층(6)(강전계드리프트층), 및 드리프트층(6) 상에 형성된 표면전극(7)을 포함한다. 즉, 전자원소자(10a)에서는, 표면전극(7)과 하부전극(12)이 상호 대향하도록 배치되고, 표면전극(7)과 하부전극(12)의 사이에 드리프트층(6)이 개재된다. 실시예1에서는 기판(11)으로서 절연성기판을 사용하고 있지만, 실리콘기판과 같은 반도체기판이 기판으로서 사용될 수 있다. 이 경우, 하부전극은 반도체기판 및 상기 반도체기판의 이면에 적층된 도전성층(예를 들면, 오믹전극)을 포함할 수 있다. 또한, 드리프트층(6)과 하부전극(l2) 사이에 다결정실리콘층(3)이 개재되어 있지만, 하부전극(12) 상에 직접 드리프트층(6)을 형성하더라도 좋다.
하부전극(12)은, 금속재료(예를 들면, Mo, Cr, W, Ti, Ta, Ni, A1, Cu, Au, Pt 등의 금속 또는 이것들의 합금, 또는 실리사이드(silicide) 등의 금속간(金屬間) 화합물)로 이루어진 단층의 박막으로 구성되어 있다. 하부전극(12)은 상기 금속재료들로 이루어지는 다층의 박막으로 구성되어도 좋다. 또한, 하부전극(12)은 불순물을 도핑한 다결정실리콘 등의 반도체재료로 구성되어도 좋다. 하부전극(12)의 두께는 300nm 정도로 설정된다.
표면전극(7)의 재료에는 일함수가 작은 재료, 예를 들면, 금이 사용되고 있지만, 표면전극(7)의 재료는 금에 한정되는 것은 아니다. 표면전극(7)은, 단층구조에 한정되지 않고, 다층구조라도 좋다. 표면전극(7)의 두께는 드리프트층(6)을 통해 온 전자가 터널링할 수 있는 두께, 예를 들면, 10∼15nm 정도로 설정되면 좋다.
도 2에 도시된 바와 같이, 전자원(10)으로부터 전자를 방출시키기 위해서는, 표면전극(7)에 대향하도록 콜렉터전극(21)을 배열한다. 그리고, 표면전극(7)과 콜렉터전극(21) 사이를 진공상태로 한 다음, 표면전극(7)이 하부전극(12)보다 고전위가 되도록 표면전극(7)과 하부전극(12) 사이에 직류전압 Vps를 인가한다. 동시 에, 콜렉터전극(21)이 표면전극(7)보다 고전위가 되도록 콜렉터전극(21)과 표면전극(7) 사이에 직류전압 Vc을 인가한다. 각 직류전압 Vps, Vc를 적당히 설정하면, 하부전극(12)에서 드리프트층(6)으로 주입된 전자가 드리프트층(6)을 드리프트한 다음 표면전극(7)을 통해서 방출된다(도 2의 점선은 표면전극(7)을 통해서 방출된 전자 e-의 흐름을 나타낸다). 드리프트층(6)의 표면에 도달한 전자는 열전자일 것이며, 표면전극(7)을 용이하게 터널링하여 진공 중에 방출된다. 상기 전자원(10)에서는, 다이오드전류 Ips에 대한 에미션전류 Ie의 비율(= Ie / Ips)이 증가함에 따라 전자방출효율(= (Ie / Ips) x 100 [%] )이 높아진다.
도 3에 도시된 바와 같이, 드리프트층(6)은 후술하는 양극산화방법에 의한 나노결정화프로세스 및 전기화학산화방법에 의한 산화프로세스를 통해 형성되어, 적어도, 하부전극(12)의 상기 주표면측에 배열된 주상의 다결정실리콘의 그레인(반도체결정)(51)과, 그레인(51)의 표면에 형성된 얇은 실리콘산화막(52)과, 그레인(51) 사이에 개재하는 다수의 나노미터 오더의 실리콘 마이크로결정(반도체 마이크로결정)(63)과, 각기 실리콘 마이크로결정(63)의 표면에 형성되고 상기 실리콘 마이크로결정(63)의 결정직경보다 작은 막 두께를 갖는 다수의 실리콘산화막(절연막)(64)을 포함한다. 각 그레인(51)은 하부전극(12)의 두께 방향으로 연장된다.
전자원(10)에서는, 다음과 같은 모델에 따라 전자방출이 일어날 것이다. 즉, 표면전극(7)과 하부전극(12) 사이에 표면전극(7)이 고전위가 되도록 직류전압 Vps를 인가함과 동시에, 콜렉터전극(21)과 표면전극(7) 사이에 콜렉터전극(21)이 고전위가 되도록 직류전압 Vc을 인가한다. 이것에 의해 직류전압 Vps가 소정치(임 계치)에 달하면, 하부전극(12)에서 드리프트층(6)으로 열적으로 여기된 전자 e-가 주입된다. 한편, 드리프트층(6)에 인가된 전계의 대부분은 실리콘산화막(64)에 걸린다. 이 때문에, 드리프트층(6)에 주인된 전자 e-는 실리콘산화막(64)에 걸려 있는 강전계에 의해 가속된다. 그리고, 전자는 드리프트층(6) 내에서 그레인(51) 사이의 영역을 표면을 향해 도3 내의 화살표의 방향으로 드리프트하여, 표면전극(7)을 터널링하여 진공 중에 방출된다. 이와 같이, 드리프트층(6)에서는 하부전극(12)에서 주입된 전자가 실리콘 마이크로결정(63)으로 인해 거의 산란되는 일없이 실리콘산화막(64)에 걸려 있는 전계에서 가속되어 드리프트되어, 표면전극(7)을 통해서 방출된다. 또한, 드리프트층(6)에서 발생한 열은 그레인(51)을 통해서 방출된다. 이 때문에, 전자방출 시에 팝핑(popping)현상이 발생하지 않고, 안정되게 전자를 방출할 수가 있다.
이하, 도 4A 내지 도 4D를 참조하면서, 실시예1에 따른 전자원(10)의 제조프로세스를 설명한다.
상기 제조 프로세스에서는, 우선 절연성을 갖는 글래스기판으로 이루어진 기판(11)의 주표면의 한 측 상에 소정 막 두께(예를 들면, 300nm 정도)의 금속막(예를 들면, 텅스텐막)으로 이루어진 하부전극(12)을 스퍼터링법에 의해 형성한다. 그 다음, 기판(11)의 상기 주표면측의 전면에, 소정 막 두께(예를 들면, 1.5㎛)의 도핑되지 않은 다결정실리콘층(3)을 예를 들면 플라즈마 CVD 법에 의해 형성한다. 이것에 의해, 도 4A에 도시된 구조체(중간 제품)가 얻어진다. 다결정실리콘층(3)의 성막방법에는 플라즈마 CVD법이 한정되는 것은 아니고, LPCVD법, 촉매 CVD법, 스퍼 터링법, CGS(Continuous Grain Silicon)법 등도 사용되는 것이 가능하다.
도핑되지 않은 다결정실리콘층(3)이 형성된 후, 전술한 나노결정화프로세스를 통해 다결정실리콘의 다수의 그레인(51)(도 3 참조)과 나노미터 오더의 다수의 실리콘 마이크로결정(63)(도 3 참조)이 혼재(混在)하는 복합 나노결정층(4)이 형성된다. 이것에 의해, 도 4B에 도시된 구조체가 얻어진다. 나노결정화프로세스는 도 24A 및 도 24B의 양극산화장치를 사용하여 행해진다. 양극산화장치는 55 wt%의 불화수소수용액과 에탄올을 약 1:1로 혼합한 혼합액으로 이루어진 전해액 A가 들어있는 처리조(處理槽)를 구비한다. 그리고, 백금전극을 음극(33)으로 하고 하부전극(12)을 양극으로 하여, 다결정실리콘층(3)에 광조사를 하면서 소정의 전류(예를 들면, 전류밀도가 12 mA/cm2의 전류)를 소정시간(예를 들면, 10초)동안 흘린다. 이것에 의해, 복합 나노결정층(4)이 형성된다. 상기 복합 나노결정층(4)은 다결정실리콘의 그레인(51) 및 실리콘 마이크로결정(63)을 포함한다. 또, 실시예1에서는, 복합 나노결정층(4)이 반도체층을 구성한다.
나노결정화프로세스가 종료된 후, 전술한 산화프로세스가 행해진다. 이것에 의해, 도 3에 도시된 구조의 복합 나노결정층으로 이루어진 드리프트층(6)이 형성되어, 도 4C에 도시된 구조체가 얻어진다.
산화프로세스는 도 5에 도시된 전기화학산화장치를 사용하여 행해진다. 즉, 처리조(31)에 들어있는 전해액(예를 들면, 에틸렌 글리콜(ethylene glycol)로 이루어진 유기용매 중에 0.04 mo1/l의 질산 포타슘으로 이루어지는 용질을 용해시킨 용 액) B 내에 복합 나노결정층(4)이 형성된 피처리물(30)을 침지(浸漬)한다. 그 다음, 전해액 B 내에서 복합 나노결정층(4)에 격자형의 백금전극으로 이루어지는 음극(33)을 대향배치한다. 그 다음, 하부전극(12)을 양극으로 하고, 전류원(32)으로부터 양극(하부전극(12))과 음극(33) 사이에 일정전류(예를 들면, 전류밀도가 0.1 mA/cm2인 전류)를 흘린다. 이것에 의해, 복합 나노결정층(4)을 전기화학적으로 산화하기 위한 산화처리를 하여, 그레인(51), 실리콘 마이크로결정(63) 및 각 실리콘산화막(52, 64)을 포함하는 드리프트층(6)을 형성한다.
상기 전기화학산화장치는, 처리조(31)의 전해액 B 내에 침지된 한 쌍의 저항측정용전극(34a, 34b)에 의해 전해액 B의 저항을 검출하는 저항검출부(35), 양극과 음극(33) 사이의 전위차를 검출하는 전압검출부(36), 및 전압검출부(36)에 의한 검출전압과 저항검출부(35)에 의한 검출저항치에 따라서 전류원(32)의 출력을 제어하는 제어부(37)를 포함한다. 제어부(37)는 저항검출부(35)에 의해 미리 검출된 검출저항치에 따라서 전해액 B의 저항에 의해 유발된 전압상승치 V0(도 6A 참조)를 구한 다음 전류원(32)으로부터 일정전류가 흐르도록 전류원(32)을 제어함으로써 산화처리를 시작시킨다. 더욱이 제어부(37)는 전압검출부(36)에 의한 검출전압 V에서 전압상승치 V0를 감산하는 보정을 한다. 그리고, 보정후의 전압 Vt가 소정의 상한전압치 V1 (도 6B 참조)에 달하면 전류원(32)의 출력을 정지시킴으로써 산화처리를 종료시킨다. 실시예1에서 나노결정화프로세스를 통해 형성되는 복합 나노결정층(4)에 있어서 그레인(51) 및 실리콘마이크로결정(63) 이외의 영역은 비정질 실리콘(amorphous silicon)으로 이루어지는 비정질 영역으로 된다. 또한, 드리프트층(6)에 있어서, 그레인(51), 실리콘마이크로결정(63) 및 각 실리콘산화막(52, 64) 이외의 영역은 비정질 실리콘 또는 일부가 산화된 비정질 실리콘으로 이루어지는 비정질영역(65)으로 된다. 그러나, 나노결정화프로세스의 조건에 따라서 비정질 영역(65)은 구멍으로 된다. 이 경우, 복합 나노결정층(4)은, 종래 전자원과 같이, 다공질다결정실리콘층으로 볼 수 있다.
드리프트층(6)이 형성된 후, 예를 들면 증착법 등에 의해 금 박막으로 이루어진 표면전극(7)이 드리프트층(6) 상에 형성된다. 이것에 의해, 도 4D에 도시된 전자원(10)이 얻어진다.
그런데, 도 6A에 도시된 바와 같이, 종래의 전기화학산화방법을 사용하여 드리프트층(6)을 형성하는 경우에는, 양극과 음극(33) 간의 전압이 소정전압(V0 + V1)에 달한 시점에서 산화처리를 종료한다. 여기서, 상기 소정전압에는 산화막(실리콘산화막(52, 64))의 형성으로 인한 전압치 증가분(V1) 및 전해액 B의 저항에 의한 전압상승치 V0가 포함되어 있다. 하지만, 상기 전압상승치 VO는, 제조 조건, 연속사용 조건 또는 보관 조건과 같은 전해액 B의 조건에 의한 전해액 B의 비저항의 격차, 캐소드 전극의 형상, 및 샘플의 표면상태에 따라 변한다. 따라서, 소정전압(VO + V1)이 일정한 경우, 실리콘산화막(52, 64)의 형성에 의한 전압치의 증가분이 변하게 되어 전자원(10)의 에미션전류 및/또는 절연내압이 변하게 되고, 따라서 제품 수율이 저하된다.
이것에 비해, 실시예1에 따른 제조방법에 의하면, 드리프트층(6)을 형성하 기 위해 결정층인 복합 나노결정층(4)을 전기화학적으로 산화하는 전기화학산화프로세스에 있어서, 양극과 음극(33) 사이에 전류가 공급되어 산화가 시작된다. 그리고, 사전에 구한 전해액 B의 저항에 의한 전압상승치 V0에 따라서 양극과 음극(33) 사이의 전압을 보정한 전압치 Vt가 상한전압치 V1에 달할 때 산화가 종료된다. 이 때문에, 제조 조건, 연속사용 조건 또는 저장조건과 같은 전해액 B의 조건에 다른 전해액 B의 저항의 격차에 상관없이, 산화시작으로부터 산화종료까지의 기간에 있어서의 양극과 음극(33) 사이의 전압치의 증가분의 격차가 억제될 수 있다. 즉, 산화막(실리콘산화막 (52, 64))의 형성으로 인한 전압치의 증가분의 격차가 억제될 수 있어, 전자원(10)의 에미션전류 또는 절연내압 등의 특성의 격차를 작게 할 수가 있다.
실시예1에 따른 전기화학산화방법에 있어서, 양극과 음극(33) 사이에 전류를 공급하기 전에, 저항측정용전극(34a, 34b)에 의해 전해액 B의 저항이 검출되고, 검출저항치로부터 상기전압상승치 V0가 구해진다. 이 경우, 양극과 음극(33) 사이에 전류를 공급하는 일없이 전압상승치 V0가 얻어지기 때문에, 전해액 B의 저항을 검출할 때에 반도체층(결정층)인 복합 나노결정층(4)이 산화되는 것을 방지할 수가 있다. 또, 저항측정용전극(34a, 34b) 사이의 거리는 피처리물(30)과 음극(33) 사이의 거리와 일치하도록 설정하는 것이 바람직하다. 또한, 실시예1에서는, 피처리물(30)과 음극(33) 사이의 거리 또는 음극(33)의 형상 등에 따른 파라미터가 제어부(37)에 입력된다. 그리고, 제어부(37)는, 상기 파라미터 및 저항검출부(35)의 검출저항치를 사용하여 전해액 B의 비저항을 구하고, 구해진 비저항으로부터 상 기전압상승치 V0를 구한다.
또한, 전기화학산화프로세스에서 사용되는 전해액 B는 유기용매 및 상기 유기용매에 용해된 전해질을 포함한다. 따라서, 종래와 같이 황산, 질산 등의 수용액으로 이루어진 전해액 내에서 반도체층을 전기화학적으로 산화하는 종래의 방법과 비교할 때, 전해액 B는 산화막 내에 수분이 포함되는 것을 방지하여 실리콘산화막(52, 64)의 치밀성(緻密性)을 높일 수 있다. 따라서, 실리콘산화막(52, 64)의 절연내압 성능이 향상될 수 있다. 전술한 바와 같이, 전해액 B의 용매로서 유기용매를 사용하는 경우는, 전해액 B의 용매로서 물을 사용하는 경우와 비교하여, 전해액 B의 저항이 대단히 증가된다. 이러한 경향은 비극성의 유기용매가 사용될 때 특히 현저하다. 이와 같이, 유기용매를 사용하는 경우에는 전해액 B의 저항에 의한 전압상승치 V0가 크기 때문에, 실시예1에 따른 전기화학산화프로세스가 특히 유효하다.
실시예1에 따른 전자원(10)을 디스플레이의 전자원으로 사용하는 경우에는, 하부전극(12), 표면전극(7), 드리프트층(6) 등을 적당히 패터닝하여, 다수의 전자원소자(lOa)를 기판(11)의 상기 주표면측에 매트릭스 형태로 배열하면 좋다. 또, 실시예(1)에서는 전자원(10)의 제조프로세스를 예로 들어 설명하고 있지만, 본 발명에 따른 전기화학산화프로세스는 전자원의 제조프로세스에 한정되는 것이 아니라, 여러 가지의 반도체장치의 제조프로세스에 사용될 수 있음은 당연하다
(실시예2)
이하, 본 발명의 실시예2를 설명한다. 전술한 바와 같이, 실시예1에 따른 전 자원(l0)의 제조 프로세스에 있어서는, 산화 처리의 시작 전에 저항측정용전극(34a, 34b)에서 전해액 B의 저항을 측정한다. 그리고, 피처리물(30)과 음극(33) 사이의 거리 또는 음극(33)의 형상 등을 고려하여 전압검출부(36)의 검출전압을 보정한다. 그러나, 이 경우 피처리물(30)의 표면상태에 따라 전해액 B의 저항이 변동할 수가 있다.
이것에 대하여, 도 7에 도시된 바와 같이, 실시예2에서는, 피처리물(30)의 반도체층(복합 나노결정층(4))의 주표면에 소망의 산화대상영역(30a)과는 별도로 저항측정용영역(30b)이 제공된다. 그리고, 양극과 음극(33) 사이에 전류를 공급하기 전에 저항측정용영역(30b)을 이용하여 전해액 B의 저항을 검출하고, 상기 검출저항치로부터 전압상승치 V0를 구한다. 또한, 상기 전압상승치 V0를 이용하여, 전압검출부(36)에 의한 검출전압을 보정한다. 이 점에서, 실시예2는 실시예1과 다르다.
실시예2에 따르면, 전해액 B의 저항을 검출할 때에 반도체층인 복합 나노결정층(4)이 산화되는 것을 방지할 수가 있고, 또한 복합 나노결정층(4)의 표면상태를 반영한 전해액 B의 저항을 검출할 수가 있다. 이 때문에, 검출저항치와 전류의 공급을 시작할 때의 전해액 B의 저항치의 차이를 작게 할 수가 있어, 전자원(10)의 특성의 격차를 보다 작게 하는 것이 가능하다. 전자원(10)의 구성 및 동작은 실시예1과 동일하므로 도시 및 설명은 생략한다.
(실시예3)
이하, 본 발명의 실시예3을 설명한다. 전술한 바와 같이, 실시예2에 따른 전 기화학산화방법에서는, 피처리물(30)에 산화대상영역(30a)과는 별도로 저항측정용영역(30b)을 마련할 필요가 있다. 그러나, 산화대상영역(30a)의 패턴형상 등에 따라서는, 저항측정용영역(30b)을 마련할 수 없는 경우 또는 저항측정용영역(30b)에 전극을 적절히 배열하는 것이 곤란한 경우가 있다.
그래서, 실시예3에서는 도 8에 도시된 전기화학산화장치를 쓴다. 피처리물(30)의 산화처리를 할 때, 양극(하부전극(12))과 음극(33) 사이에 전류를 공급하기 전에, 전기화학산화의 대상인 반도체층(복합 나노결정층(4))이 형성된 피처리물(30)과 동일 형상으로 형성된 저항 모니터용의 시료(도시생략)를 사용하여 전해액 B의 저항을 검출한다. 그리고, 검출저항치로부터 상기 전압상승치 V0를 구한다. 이 점에서, 실시예3은 실시예2와 다르다.
실시예3에 따르면, 양극과 음극(33) 사이에 전류를 공급하기 전에, 저항 모니터용의 시료를 사용하여 전해액 B의 저항을 검출하고, 이 검출저항치로부터 상기 전압상승치 V0를 구한다. 따라서, 전해액 B의 저항을 검출할 때에 반도체층인 복합 나노결정층(4)이 산화되는 것을 방지할 수가 있다. 더욱이, 검출저항치와 전류공급 시작시의 전해액 B의 저항치의 차이를 작게 할 수가 있어 전자원(10)의 특성의 격차를 보다 줄일 수 있다. 전자원(10)의 구성 및 동작은 실시예1과와 동일하므로 도시 및 설명은 생략한다.
(실시예4)
이하, 본 발명의 실시예4를 설명한다. 전술한 바와 같이, 실시예1 내지 3에 따른 전기화학산화방법에서는, 양극(하부전극(12))과 음극(33) 사이의 전압이 상한 전압치 V1에 달한 시점에서 산화처리를 종료한다. 이 경우, 하부전극(12)에 가까운 위치에 형성된 실리콘산화막(52, 64)에 비하여, 하부전극(12)에서 먼 위치에 형성된 실리콘산화막(52, 64)은 지나치게 얇은 막 두께 또는 불충분한 치밀성으로 인해 충분한 절연내압을 가질 수 없다.
그래서, 실시예4에서는 도 9에 도시된 전기화학산화장치를 쓴다. 그리고, 도 10에 도시된 바와 같이, 양극과 음극(33) 사이의 보정 후의 전압 Vt가 상한전압치 V1에 달한 후, 양극과 음극(33) 사이의 보정 후의 전압 Vt을 상한전압치 V1에 유지하면서, 양극과 음극(33) 사이를 흐르는 전류 I가 감소된다. 전류 I가 소정치 I1까지 감소했을 때에 산화를 종료시킨다.
도 9에 도시된 바와 같이, 실시예4에 따른 전기화학산화장치는 양극과 음극(33) 사이를 흐르는 전류를 전류센서(38)를 통해 검출하는 전류검출부(39)를 구비한다. 더욱이 상기 전기화학산화장치는 전류원(32), 전압원(40), 및 전류원(32)과 전압원(40) 사이를 스위칭하기 위한 전환스위치(41)를 구비한다. 여기서, 제어부(37)는 전류 공급 전에 상한전압치 V1을 전해액 B의 저항에 의한 전압상승치 V0에 따라 보정한다. 그리고, 전류 I가 감소하는 동안에 제어부(37)는 전해액 B를 흐르는 전류치와 전해액 B의 저항의 곱인 전압상승치 V0에 따라서 보정 후의 전압 Vt를 계속 보정한다. 실시예4에 따른 상기 기술사상을 실시예2 및 3에 따른 전기화학산화장치에 대해 적용하여도 좋다.
실시예4에 따르면, 전류공급 시작에서 양극 및 음극 사이의 전압이 상한전압치 V1에 도달하기까지의 기간의 전압치 증가분의 격차를 줄일 수 있다. 더욱이 상한전압치 V1에 도달한 후 전류가 소정치 I1으로 감소하기까지의 기간에서는 전해액 B를 흐르는 전류의 변화에 따라서 보정 후의 전압 Vt을 보정한다. 따라서, 보정 후의 전압 Vt가 상한전압치 V1에 도달한 후 전류 I가 소정치 I1으로 감소하기까지의 기간에서의 산화막의 형성에 따른 전압치의 격차를 감소시킬 수 있다. 이 때문에, 전자원(10)의 특성의 격차를 줄이는 것이 가능하다. 또한, 전류 I가 소정치까지 감소했을 때에 산화를 종료하기 때문에, 산화막이 치밀화되어, 절연내압도 향상된다.
(실시예5)
이하, 본 발명의 실시예5를 설명한다. 실시예5에서는, 전기화학산화방법을 이용하여 형성되는 전자 디바이스로서 실시예1의 경우와 같은 전자원을 예로 하여 설명을 한다. 즉, 실시예5에 따른 전자원(10)의 구성, 기능, 이점, 전자의 방출방법 등은 실시예1과 동일하다(도 1 내지 도 3 참조).
이하 도 1lA 내지 도 1lD를 참조하여, 실시예5에 따른 전자원(10)의 제조프로세스를 설명한다. 이 제조 프로세스에서는, 우선, 실시예1의 경우와 같이, 절연성기판(11)의 주표면의 한 측 위에 금속막으로 이루어지는 하부전극(12)을 형성한 후, 절연성기판(11)의 상기 주표면의 전면(全面)에 도핑이 되지 않은 다결정실리콘층(3)을 형성한다. 이것에 의해, 도 11A에 도시된 구조체가 얻어진다.
다결정실리콘층(3)을 형성한 후, 나노결정화프로세스(양극산화처리공정)에 의해 다결정실리콘의 다수의 그레인(51)(도 3 참조) 및 다수의 실리콘 마이크로결정(63)(도 3 참조)이 혼재하는 복합 나노결정층(4)을 형성한다. 이것에 의해, 도 1lB에 도시된 구조체가 얻어진다. 나노결정화프로세스는 실시예1과 동일하다.
나노결정화프로세스가 종료된 후, 산화프로세스를 하는 것에 의해 복합 나노결정층(4)을 전기화학적으로 산화한다. 이것에 의해, 도 3에 도시된 구성의 복합 나노결정층으로 이루어지는 드리프트층(6)이 형성되어, 도 11C에 도시된 구조체가 얻어진다. 산화프로세스(산화공정)에서는 전술한 도 12A에 도시된 전기화학산화장치를 사용하여 반도체층(결정층)인 복합 나노결정층(4)을 전기화학적으로 산화시킨다. 이 전기산화장치는 기본적으로는 도 23A에 도시된 종래의 전기화학산화장치와 같은 구성이다. 그러나, 음극(33)의 형상을 조정함으로써, 대상영역 E의 주변에서의 전류밀도가 대상영역 E 이외 부분의 전류밀도에 비해 커지는 것이 억제되도록 다결정실리콘층(3)의 주표면에서의 전류밀도를 제어하는 점에서 상이하다.
구체적으로는, 도 12A 및 도 12B에 도시된 바와 같이, 격자 형상의 음극(33)의 외형크기를 대상영역 E(산화대상영역)의 외형크기보다도 작게 설정함으로써, 다결정실리콘층(3)의 주변에서의 전류밀도가 대상영역 E 이외 부분의 전류밀도에 비해 커지는 것을 억제한다. 바꾸어 말하면, 음극 주변의 단위면적당 비표면적(比表面積)이 주변 이외의 부분에 비해 작게 되도록 음극(33)의 형상을 결정하여, 대상영역 E의 전면에 걸쳐 전류밀도가 균일하게 되도록 한다. 이 점이 종래의 전기화학산화방법과 상이하다.
산화프로세스에서는, 처리조(31)에 담기는 규정의 전해액 B로서, 예를 들면 에틸렌 글리콜로 이루어진 유기용매 내에 0.04 mo1/l의 질산 포타슘으로 이루어진 용질을 녹인 용액을 쓴다. 그리고, 복합 나노결정층(4)이 형성된 피처리물(30)을 전해액 B 내에 침지하여, 전해액 B 내에서 복합 나노결정층(4)과 음극(33)이 대향 배치되도록 한다. 여기서, 하부전극(12)을 양극으로 하고, 전원으로부터 양극(하부전극12)과 음극(33) 사이에 정전류(예를 들면, 전류밀도가 0.lmA/cm2인 전류)를 흘려, 복합 나노결정층(4)을 전기화학적으로 산화하는 산화처리를 한다. 이것에 의해, 그레인(5l), 실리콘마이크로결정(63) 및 각 실리콘산화막(52, 64)을 포함하는 드리프트층(6)이 형성된다.
실시예5에서 나노결정화프로세스를 통해 형성된 복합 나노결정층(4)에 있어서, 그레인(51) 및 실리콘 마이크로결정(63) 이외의 영역은 비정질 실리콘으로 이루어진 비정질 영역으로 되어있다. 또한, 드리프트층(6)에 있어서, 그레인(51),실리콘 마이크로결정(63) 및 각 실리콘산화막(52, 64) 이외의 영역은 비정질 실리콘 또는 일부가 산화된 비정질 실리콘으로 이루어지는 비정질영역(65)으로 되어있다. 그러나, 나노결정화프로세스(양극산화처리)의 조건에 따라서는, 비정질영역(65)이 구멍으로 된다. 이 경우, 복합 나노결정층(4)은 종래 예와 같은 다공질다결정실리콘층으로 볼 수 있다.
드리프트층(6)을 형성한 후, 예를 들면 증착법 등을 통해 금 박막으로 이루어진 표면전극(7)을 드리프트층(6) 상에 형성한다. 이것에 의해, 도 1lD에 도시된 구조의 전자원(1O)이 얻어진다.
이상, 실시예5에 따른 전자원(10)의 제조방법에 의하면, 전기화학산화의 대상영역 E의 주변에서의 전류밀도가, 대상영역 E 이외 부분의 전류밀도에 비해 커지 는 것을 억제하도록 반도체층의 주표면인 대상영역 E에서의 전류밀도를 제어하기 때문에, 대상영역 E에서의 전류밀도의 면내격차를 종래에 비해 작게 할 수가 있다. 이 때문에, 전자원(1O)의 에미션전류 Ie의 면내격차를 종래에 비해 작게 할 수가 있다. 즉, 전자 디바이스 특성의 면내격차를 종래에 비해 작게 할 수가 있다. 또한, 음극(33)의 형상을 조정함으로써 반도체층의 주표면인 대상영역 E에서의 전류밀도를 제어하기 때문에, 음극(33)의 형상을 조정하는 것만으로 대상영역 E에서의 전류밀도의 면내격차를 종래에 비해 작게 할 수가 있다. 이 때문에, 저비용으로 전자원(1O)의 에미션전류 Ie의 면내격차를 종래에 비교하여 작게 할 수가 있다.
전술한 기술사상은 양극산화방법에 의한 나노결정화프로세스에 사용하는 것이 가능하다.
(실시예6)
이하, 본 발명의 실시예6을 설명한다. 전술한 바와 같이, 실시예5에 따른 전기화학산화방법에서는, 음극(33)의 외형크기를 대상영역 E의 외형크기보다도 작게 함으로써, 대상영역 E에서의 전류밀도의 면내균일성을 높이고 있다. 그러나, 이 경우, 음극(33)을 구성하는 평행 라인들의 피치(pitch)가 동일하기 때문에, 대상영역 E와 음극(33) 사이의 간격 또는 전해액 B의 비저항 등에 따라서는 대상영역 E의 전류밀도를 충분히 균일화할 수가 없는 경우가 있다.
그래서, 실시예6에서는 도 13A에 도시된 전기화학산화장치를 사용하여, 피처리물(30)의 대상영역 E의 전기화학산화를 한다. 전자원(l0)의 구성 및 동작은 실시예1과 동일하기 때문에 도시 및 설명은 생략한다.
실시예6에 따른 전기화학산화장치는 기본적으로는 실시예5에 따른 전기화학산화장치와 같은 구조를 갖고 있지만, 음극(33)의 형상은 상이하다. 즉, 도 13A 및 도 13B에 도시된 바와 같이, 실시예6에서는 음극(33)의 외형크기는 종래와 같이 대상영역 E의 외형크기와 거의 동일하다. 그리고, 평행한 각 라인 사이의 피치를 음극(33)의 주변에서는 중앙부에 비해 크게 함으로써, 대상영역 E에서의 전류밀도의 균일성을 높이고 있다. 바꾸어 말하면, 실시예6에서는, 대상영역 E의 주변에서의 전류밀도가 대상영역 E 이외 부분의 전류밀도에 비해 커지는 것을 막기 위해, 격자 모양의 음극(33)의 평행한 각 라인 사이의 피치를 변화시키고 있다. 즉, 음극(33)의 단위면적당의 비표면적이 음극(33)의 주변부에서는 음극(33) 이외 부분에 비해 작게 되도록 음극(33)의 형상을 조정함으로써, 반도체층의 주표면인 대상영역 E에서의 전류밀도를 제어한다.
또한, 실시예6에서는, 도 13C 및 도 13D에 도시된 산화장치를 사용하여도 좋다. 이 경우, 음극(33)은 음극(33)과 대상영역 E의 간격이 주변부에서 커지도록 형성된다. 이 때문에, 주변부에서는 전해액 B에 의한 저항이 커져, 대상영역 E에서의 전류밀도의 균일성을 높인다. 즉, 대상영역 E의 중앙부와 주변부 사이의 전해액 B로 인한 저항을 변경하기 위해 음극과 대상영역 E(처리영역)의 간격을 조정함으로써, 대상영역 E에서의 전류밀도를 제어한다.
이리하여, 실시예6에서는, 실시예5와 같이, 전기화학산화의 대상영역 E의 주변에서의 전류밀도가 대상영역 E 이외의 부분에서의 전류밀도에 비해 커지는 것을 억제하도록 반도체층(다결정실리콘층(3) 및 복합 나노결정층(4))의 주표면에서 의 전류밀도를 제어하기 때문에, 대상영역 E에서의 전류밀도의 면내격차를 종래에 비해 줄이는 것이 가능하다. 이 때문에, 전자원(10)의 에미션전류 Ie의 면내격차를 줄일 수가 있다. 더구나, 음극(33)의 형상을 조정함으로써 반도체층의 주표면에서의 전류밀도를 제어하기 때문에, 음극(33)의 형상을 조정하는 것만으로 대상영역 E 에서의 전류밀도의 면내격차를 종래에 비해 줄일 수가 있다. 이 때문에, 저비용으로 전자원(10)의 에미션전류 Ie의 면내격차를 종래에 비해 줄일 수가 있다.
상기의 기술사상을 양극산화방법에 의한 나노결정화프로세스에 사용하는 것도 가능하다.
(실시예7)
이하, 본 발명의 실시예7을 설명한다. 전술한 바와 같이, 실시예5 및 실시예6에서는 음극(33)의 형상을 조정함으로써 대상영역 E의 전류밀도를 균일화하고 있다. 이 경우, 대상영역 E의 형상에 따라서 음극(33)의 형상을 설계해야 한다.
이에 대해, 실시예7에서는 도 14A에 도시된 전기화학산화장치를 사용하여 피처리물(30)의 다결정실리콘층(3)으로 이루어진 반도체층의 대상영역 E를 전기화학적으로 산화시킨다. 전자원(10)의 구성 및 동작은 실시예5와 동일하므로 도시 및 설명은 생략한다.
실시예7에 따른 전기화학산화장치는, 기본적으로는, 실시예5에 따른 전기화학산화장치와 동일한 구성이다. 그러나, 도 14A 및 도 14B에 도시된 바와 같이, 반도체층에 있어서 대상영역 E의 주변에 대상영역 E의 주변에서의 전류밀도가 억제되는 더미(dummy)영역 D를 마련하는 것에 의해, 반도체층의 주표면에서의 전류밀도를 제어한다. 이 때문에, 음극(33)의 형상을 변경하는 일없이, 대상영역 E에서의 전류밀도의 면내격차를 종래에 비해 작게 할 수가 있다. 따라서, 저비용으로 전자원(1O)의 에미션전류 Ie의 면내격차를 종래에 비해 작게 할 수가 있다. 또, 더미영역 D는 대상영역 E와 같은 재료로 형성되기 때문에 대상영역 E와 동시에 형성하면 좋다.
(실시예8)
이하, 본 발명의 실시예8을 설명한다. 실시예8에 따른 전자원(10)은 기본적으로는 도 22에 도시된 종래의 전자원(10)과 거의 동일한 구조를 갖는다. 즉, 전자원(10)은, 도 15에 도시된 바와 같이, 절연성기판(11)의 주표면 한 측 상에 배열된 복수의 하부전극(12), 각각 대응되는 상기 하부전극(12) 상에 중첩되는 모양으로 형성되는 복수의 다결정실리콘층(3), 각각 대응되는 상기 다결정실리콘층(3) 상에 중첩되는 모양으로 형성되는 복수의 드리프트층(6), 각각 인접하는 드리프트층(6) 사이를 메우고 다결정실리콘층으로 이루어지는 복수의 분리층(16), 및 상기 드리프트층(6) 및 상기 분리층(16) 상에 형성되고 상기 하부전극(12)과 교차하는 방향으로 연장되어 상기 드리프트층(6) 및 상기 분리층(16)을 가로지르도록 나란히 배열된 복수의 표면전극(7)을 구비한다. 또, 드리프트층(6)은, 실시예5와 같이, 복합 나노결정층으로 구성되어 있다.
실시예8에 따른 전자원(10)에서는, 종래의 전자원(10)과 같이, 절연성의 기판(11)의 상기 주표면 상에 배열된 복수의 하부전극(12)과, 하부전극(12)과 교차하는 방향으로 배열된 복수의 표면전극(7)의 교점에 상당하는 부위에, 드리프트층(6)의 일부가 끼워져 있다. 이 때문에, 표면전극(7)과 하부전극(12)의 쌍을 적당히 선택하여, 선택한 쌍 사이에 전압을 인가함으로써, 드리프트층(6)에 있어서 선택된 표면전극(7)과 하부전극(12)의 교점에 상당하는 부위에 강전계가 작용하여 전자가 방출된다. 즉, 이것은, 복수의 표면전극(7)의 군과 복수의 하부전극(12)의 군으로 이루어진 매트릭스(격자)의 격자점에, 하부전극(12), 하부전극(12) 상의 다결정실리콘층(3), 다결정실리콘층(3) 상의 드리프트층(6), 및 드리프트층(6) 상의 표면전극(7)으로 이루어진 전자원소자(10a)를 배치한 것에 해당된다. 따라서, 전압을 인가하는 표면전극(7)과 하부전극(12)의 쌍을 선택함으로써, 소망의 전자원소자(1Oa)에서 전자를 방출시킬 수 있다. 각 하부전극(12)은 스트립 형상으로 형성되고, 각 하부전극(12)의 길이 방향의 양단부 상에는 패드(28)가 형성되어 있다. 또한, 각 표면전극(7)도 스트립 형상으로 형성되고, 각 표면전극(7)의 길이 방향의 양단부에서 연장된 부위 상에 패드(27)가 형성되어 있다. 전자원소자(10a)는 각각 화소마다 설치된다.
실시예8에 따른 전자원(10)의 동작은, 도 22에 도시된 종래의 전자원(10)의 동작과 거의 동일하다. 즉, 이 전자원(10)에 있어서, 표면전극(7)은 진공 내에 배치되고, 콜렉터전극(애노드전극)(21)은 표면전극(7)에 대향 배치된 페이스플레이트(30)에 제공된다. 그리고, 선택된 표면전극(7)이 하부전극(12)에 대하여 양극이 되 도록 직류전압 Vps를 인가함과 동시에, 애노드전극(21)이 표면전극(7)에 대하여 양극이 되도록 직류전압 Vc를 인가한다. 그 결과, 드리프트층(6)에 작용하는 전계에 의해, 하부전극(12)으로부터 드리프트층(6)에 주입된 전 자가 드리프트층(6)을 드리프트하여 표면전극(7)을 통해서 방출된다.
여기서, 드리프트층(6)은, 실시예1의 경우와 같이 도 3에 도시된 구조를 갖고 있다. 또한, 실시예8에 따른 전자원(10)에서도 실시예1과 동일한 모델로 전자방출이 일어난다. 또, 이 전자원(10)에서는, 표면전극(7)을 통해서 방출되는 전자선의 방출 방향이 표면전극(7)의 법선 방향으로 향하기 때문에, 복잡한 새도우 마스크나 전자 집속 렌즈를 마련할 필요가 없다. 이 때문에, 디스플레이의 박형화를 꾀할 수 있다.
실시예8에 따른 전자원(10)은, 실시예5에 따른 제조방법에 준거하여 제조할 수가 있다. 예를 들면, 드리프트층(6)은 일반적으로 다음과 같은 순서로 제조될 수가 있다. 즉, 우선 하부전극(12)이 형성된 절연성의 기판(11)의 상기 주표면 측의 전면(全面)에 도핑되지 않은 다결정실리콘층을 적층시킨다. 그 다음, 상기 다결정실리콘층 중 드리프트층(6)에 해당한 부위는 실시예5와 같은 나노결정화 프로세스를 통해 양극산화되어 복합 나노결정층을 형성한다. 그 다음, 복합 나노결정층은 실시예5와 같은 산화프로세스를 통해 전기화학적으로 산화된다. 이것에 의해, 드리프트층(6)이 형성된다. 또, 실시예8에서의 드리프트층(6)을 형성할 때의 나노결정화 프로세스 및 산화 프로세스는 실시예5와 마찬가지지만 실시예6 또는 실시예7과 마찬가지더라도 좋다.
또한, 도 16에 도시된 바와 같이, 반도체층인 다결정실리콘층(3)의 주변부에 위치하는 하부전극(12)으로의 전류도입용 배선(12a)의 폭을 다른 하부전극(12)으로의 전류도입용의 배선(12a)의 폭과 비교하여 좁게 하더라도 좋다. 이것에 의 해, 양극산화 및 전기화학산화 처리 동안에 반도체층의 주표면에서의 전류밀도를 제어할 수가 있다. 이 경우, 음극(33)의 형상을 변경하지 않고 대상영역 E에서의 전류밀도의 면내격차를 종래에 비교하여 작게 할 수가 있다. 이 때문에, 저비용으로 전자원(1O)의 에미션 전류 Ie의 면내격차를 작게 할 수가 있다.
(실시예9)
이하, 본 발명의 실시예9를 설명한다. 실시예9에서는, 양극산화방법 및 전기화학산화방법을 이용하여 형성되는 전자 디바이스로서 실시예1의 경우와 같은 전자원을 예로 들어 설명을 한다. 즉, 실시예9에 따른 전자원(10)의 구성, 기능, 이점, 전자 방출방법 등은 실시예1과 동일하다(도 1 내지 도 3 참조). 또, 실시예9에 따른 전자원(10)을 디스플레이의 전자원으로서 이용하는 경우는 하부전극(12), 표면전극(7), 드리프트층(6) 등을 적당히 패터닝하여, 다수의 전자원소자(1Oa)를 기판(11)의 주표면의 한 측에 격자 모양으로 배열하면 좋다.
이하, 도 17A 내지 도 17D를 참조하면서, 실시예9에 따른 전자원(10)의 제조 프로세스를 설명한다. 이 제조프로세스에서는, 우선 실시예1의 경우와 같이 절연성의 기판(11)의 주표면 한 측 상에 금속막으로 이루어지는 하부전극(12)을 형성한 후, 기판(11)의 상기 주표면 측의 전면에 도핑되지 않은 다결정실리콘층(3)을 형성한다. 이것에 의해, 도 17A에 도시된 구조체가 얻어진다.
다결정실리콘층(3)을 형성한 후, 나노결정화프로세스(양극산화처리공정)에 의해 다결정실리콘의 다수의 그레인(51) 및 다수의 실리콘마이크로결정(63)이 혼재하는 복합 나노결정층(4)이 형성된다(도 3 참조). 이것에 의해, 도 17B에 도시된 구조체가 얻어진다.
나노결정화 프로세스에서는 도 24A에 도시된 양극산화장치를 사용하여 반도체층인 다결정실리콘층(3)을 양극산화한다. 결정화프로세스가 종료한 후, 산화프로세스를 하는 것에 의해 복합 나노결정층(4)이 전기화학적으로 산화된다. 이것에 의해, 도 3에 도시된 구성의 복합 나노결정층으로 이루어지는 드리프트층(6)이 형성되어, 도 17C에 도시된 구조체가 얻어진다. 산화프로세스에 관해서는 후술된다. 드리프트층(6)이 형성된 후, 예를 들면 증착법 등에 의해, 금 박막으로 이루어지는 표면전극(7)이 드리프트층(6) 상에 형성된다. 이것에 의해, 도 17D에 도시된 구조의 전자원(10)이 얻어진다.
나노결정화 프로세스는 실시예1과 동일하다. 또한, 산화프로세스(산화공정)에서는 도 18에 도시된 전기화학산화장치를 사용하여 반도체층(결정층)인 복합 나노결정층(4)을 전기화학적으로 산화한다. 산화프로세스에서는, 처리조(31)에 채워지는 특정의 전해액 B로서, 예컨대 에틸렌 글리콜로 이루어진 유기용매 내에 0.04 mo1/1의 질산 포타슘으로 이루어지는 용질을 녹인 용액을 쓴다. 그리고, 전해액 B 내에 복합 나노결정층(4)이 형성된 피처리물(30)을 침지하고, 전해액 B 내에서 음극(33)을 복합 나노결정층(4)에 대향배치시킨다. 여기서, 하부전극(12)을 양극으로 하여 전원으로부터 양극(하부전극(l2))과 음극(33) 사이에 정전류(예를 들면, 전류밀도가 0. lmA/cm2인 전류)를 흘려, 복합 나노결정층(4)을 전기화학적으로 산화하기 위한 산화처리를 한다. 이것에 의해, 그레인(51), 실리콘마이크로결정(63) 및 각 실리콘산화막(52, 64)(도 3 참조)을 포함하는 드리프트층(6)이 형성된다.
단, 산화처리시에는 양극과 음극(33) 사이의 전압이 전압검출수단(도시생략)에 의해 계속 검출되어, 양극과 음극(33) 사이의 전압이 처리시작 시의 전압으로부터 소망의 전압치만큼 상승한 시점에서 산화처리를 종료한다. 여기서, 양극과 음극(33) 사이에 전류를 공급하는 동안에는, 진동발생기(36)의 출력에 의해 피처리물 (30) 및 음극(33)이 진동된다. 따라서, 전류 공급 중에, 피처리물(30)의 복합 나노결정층(4)의 주표면 및 음극(33)의 표면에 전기화학반응에 의해서 발생한 거품이 부착되더라도, 이 거품은 빠르게 탈리(脫離)된다. 이 때문에, 복합 나노결정층(4)의 주표면에 부착된 거품이 마스크가 되어 전기화학산화의 반응이 억제되는 것이 방지된다. 즉, 전기화학산화의 대상영역에서의 반응이 거품에 의해서 억제되는 것이 방지된다. 그 결과, 대상영역에 형성되는 실리콘산화막(52, 64)의 면내격차를 줄일 수가 있다. 또한, 음극(33)에 부착된 거품에 의해서 전압검출수단에 의한 검출전압이 상승하는 것을 방지할 수가 있기 때문에, 실리콘산화막(52, 64)의 절연내압의 저하를 방지할 수가 있다.
또한, 진동발생기(36)에 의해 피처리물(30)을 진동시키는 경우에는, 다공질실리콘층이 손상되는 경우가 있다. 그래서, 진동발생기(36)에 의해 피처리물(30)을 진동시키는 것 대신에 진동자(도시생략)를 전해액 B 내에 배치하여 전류 공급 중에 전해액 B를 진동시키는 것에 의해, 전기화학반응에 의해 발생한 거품이 전기화학산화의 대상영역에 부착되어 전기화학산화반응이 억제되는 것을 다공질실리콘층을 손상시키지 않고 방지할 수가 있다. 또한, 음극(33)에 부착된 거품에 의해서 전압검 출수단에 의한 검출전압이 상승하는 것을 방지할 수가 있기 때문에, 실리콘산화막(52, 64)의 절연내압의 저하를 방지할 수가 있다.
이상, 실시예9에 의하면, 산화프로세스에 있어서 전류 공급 중에 피처리물(30)의 복합 나노결정층(4)의 주표면에 전기화학반응에 의해서 발생한 거품이 부착되더라도 거품은 빠르게 탈리되기 때문에, 부착된 거품이 마스크가 되어 전기화학산화의 반응을 억제하는 것을 방지할 수가 있다. 또한, 전기화학산화의 대상영역에 형성되는 실리콘산화막(52, 64)의 막 두께나 막 품질의 면내격차를 작게 할 수가 있다. 그 결과, 절연내압의 면내격차를 종래에 비교하여 작게 할 수가 있다. 더구나, 전류 공급 중에 음극(33)의 표면에 부착된 거품에 의해서 전압검출수단에 의한 검출전압이 상승되는 것을 방지할 수가 있기 때문에, 실리콘산화막(52, 64)의 절연내압의 저하를 방지할 수가 있다. 그 결과, 각 로트(lot) 간의 절연내압의 격차를 작게 할 수가 있다.
또한, 상기의 기술사상은 양극산화방법에 의한 나노결정화 프로세스에 사용될 수 있다.
(실시예10)
이하, 본 발명의 실시예10을 설명한다. 실시예9에서는 도 18에 도시된 산화장치를 사용하여 있다. 이것에 대하여, 실시예10에서는 도 19에 도시된 전기화학산화장치가 사용되어 피처리물(30)의 복합 나노결정층(4)을 전기화학적으로 산화시킨다. 또, 전자원(10)의 구성 및 동작은 실시예9와 동일하기 때문에 도시 및 설명을 생략한다. 또한, 전자원(10)의 제조방법은 기본적으로는 실시예9에 따른 제조방법 과 동일하기 때문에 설명을 생략한다.
실시예10에 따른 전기화학산화장치는 처리조(31) 내의 전해액B를 퍼 올리는 펌프(37)를 갖추고 있다. 그리고, 양극과 음극(33) 사이에 전류를 공급하고 있는 사이에, 펌프(37)로 퍼 올린 전해액B를 노즐(도시생략)에서 음극(33) 및 피처리물(30)의 반도체층(다결정실리콘층(3),복합 나노결정층(4))의 주표면으로 향해 분사한다. 또, 실시예10에서는 노즐을 움직이는 것에 의해 음극(33)의 표면전체와 피처리물(30)의 반도체층의 주표면 전체에 전해액 B를 분사한다.
실시예10에 있어서도, 실시예9와 같이 산화프로세스에 있어서 전류 공급 중에 피처리물(30)의 복합 나노결정층(4)의 주표면에 전기화학반응에 의해서 발생한 거품이 부착되더라도 거품은 빠르게 탈리된다. 이 때문에, 복합 나노결정층(4)의 주표면에 부착된 거품이 마스크가 되어 전기화학산화의 반응을 억제하는 것을 방지할 수가 있다. 그 결과, 전기화학산화의 대상영역에 형성되는 실리콘산화막(52, 64)의 막 두께나 막 품질의 면내격차를 작게 할 수가 있다. 따라서, 절연내압의 면내격차를 종래에 비교하여 작게 할 수가 있다.
더구나, 전류 공급 중에 음극(33)의 표면에 부착된 거품에 의해서 전압검출수단에 의한 검출전압이 상승되는 것을 방지할 수가 있다. 이 때문에, 실리콘산화막(52, 64)의 절연내압의 저하를 방지할 수가 있어, 그 결과 각 로트 간의 절연내압의 격자를 작게 할 수가 있다. 또한, 실시예10에서는 반도체층의 주표면을 향해서 전해액B를 분사함으로써, 반도체층의 주표면에서 거품을 탈리시키기 때문에, 반도체층의 주표면에 부착된 거품을 보다 확실히 탈리시킬 수 있다.
또, 상기의 기술사상은 양극산화방법에 의한 나노결정화 프로세스에 사용되는 것도 가능하다.
또한, 어느 쪽의 실시예에 있어서도 전기화학산화장치는 전해액을 변경하고 예컨대 광원 등과 같은 양극산화에 필요한 구성요소를 포함시키면 양극산화장치로서 사용하는 것이 가능하다.
이상, 본 발명은 상기 특정한 실시예에 관련되어 설명되었지만, 이 외의 다수의 변형예 및 수정예가 가능하다는 것은 당업자에게 자명하다. 그러므로, 본 발명은 상기 실시예에 의해서 한정되는 것이 아니라 첨부된 청구의 범위에 의해서 한정되어야 할 것이다.
이상과 같이, 본 발명에 이러한 전기화학산화방법은 특히 전계방사형전자원등의 반도체장치의 제조프로세스에 유용하며, 반도체 제조프로세스의 산화프로세스로 사용하기에 적합하다.

Claims (16)

  1. 전기화학산화의 대상이 되는 반도체층의 주표면의 반대측에 제공되는 전극이 양극으로 사용되고, 상기 반도체층을 산화시키기 위해 상기 반도체층 및 음극이 전해액에 접하도록 하면서 상기 양극과 상기 음극 사이에 전류를 공급하는 전기화학산화방법으로서,
    상기 산화를 시작시키기 위해 상기 양극과 상기 음극 사이에 전류를 공급하는 단계;
    사전에 측정된 전해액의 저항에 기초한 전압상승치 V0에 따라서 상기 양극과 상기 음극 간의 전압 V를 보정함에 의하여 결정된 보정전압치 Vt가, 미리 설정된 상한전압치 V1과 같아지는 상태에서 상기 산화를 종료시키는 단계;를 포함하는 전기화학산화방법.
  2. 제 1 항에 있어서,
    상기 산화는 보정전압치 Vt가 상한전압치 V1과 동일해지는 시점에 종료되는 것을 특징으로 하는 전기화학산화방법.
  3. 제 1 항에 있어서,
    상기 전류는 보정전압치 Vt가 상한전압치 V1과 동일해질 때까지 일정하게 유지되고, 그 후 상기 전류는 보정전압치 Vt를 상한전압치 V1에 유지하면서 소정치까지 감소되고,
    상기 산화는 상기 전류가 상기 소정치까지 감소되는 시점에 종료되고,
    상기 전류의 감소 동안에, 보정전압치 Vt는 전압상승치 V0에 따라 전압 V를 보정함으로써 계속 구해지는 것을 특징으로 하는 전기화학산화방법.
  4. 제 1 항에 있어서,
    상기 전류가 상기 양극 및 상기 음극 간에 공급되기 전에 저항측정용전극을 사용하여 상기 전해액의 저항을 검출하는 단계를 더욱 포함하는 것을 특징으로 하는 전기화학산화방법.
  5. 제 1 항에 있어서,
    상기 전류가 상기 양극과 상기 음극 간에 공급되기 전에, 반도체층의 주표면에 소정의 산화대상영역과는 별도로 마련된 저항측정영역을 이용하여 상기 전해액의 저항을 검출하는 단계를 더욱 포함하는 것을 특징으로 하는 전기화학산화방법.
  6. 제 1 항에 있어서,
    상기 전류가 상기 양극과 상기 음극 간에 공급되기 전에, 반도체층이 설치된 피처리물과 동일형상으로 형성된 저항모니터용 시료를 사용하여 상기 전해액의 저항을 검출하는 단계를 더욱 포함하는 것을 특징으로 하는 전기화학산화방법.
  7. 제 1 항에 있어서,
    상기 전해액은 유기용매에 전해질이 용해되어 있는 용액인 것을 특징으로 하는 전기화학산화방법.
  8. 제 1 항에 있어서,
    상기 반도체층의 주표면의 전류밀도는 상기 반도체층의 산화대상영역의 주변부의 전류밀도가 산화대상영역의 다른 영역에 비해 커지는 것이 억제되도록 제어되는 것을 특징으로 하는 전기화학산화방법.
  9. 제 8 항에 있어서,
    전류밀도는, 상기 음극 및 상기 반도체층 사이의 간격이 상기 음극의 주변부에서 커지는 형상을 갖도록 상기 음극을 형성함으로써 제어되는 것을 특징으로 하는 전기화학산화방법.
  10. 제 8 항에 있어서,
    전류밀도는, 상기 음극의 주변부의 단위면적당 비표면적(比表面積)이 상기 음극의 다른 영역보다 작아지는 형상을 갖도록 상기 음극을 형성함으로써 제어되는 것을 특징으로 하는 전기화학산화방법.
  11. 제 8 항에 있어서,
    전류밀도는, 상기 반도체층의 산화대상영역의 주변부의 전류밀도를 저하시킬 수 있는 더미(dummy)영역을 제공함으로써 제어되는 것을 특징으로 하는 전기화학산화방법.
  12. 제 8 항에 있어서,
    상기 전극들이 상기 반도체층의 주표면의 반대쪽 표면상에 상호 평행하게 복수열 배열되고, 상기 각 전극은 상기 전류를 상기 전극에 도입하기 위한 전류도입용 배선을 포함하고,
    전류밀도는, 상기 산화대상영역의 주변부에 대응되는 전류도입용 배선을 상기 산화대상영역의 다른 부분에 대응되는 전류도입용 배선보다 작은 폭을 갖도록 형성함으로써 제어되는 것을 특징으로 하는 전기화학산화방법.
  13. 제 1 항에 있어서,
    상기 전류의 공급 동안에 상기 반도체층의 주표면 상에 형성되는 기포는 상기 전류를 공급하는 동안에 주표면에서 이탈되는 것을 특징으로 하는 전기화학산화방법.
  14. 제 13 항에 있어서,
    상기 기포는 상기 양극 및 상기 반도체층을 포함하는 기판을 진동시킴으로써 이탈되는 것을 특징으로 하는 전기화학산화방법.
  15. 제 13 항에 있어서,
    상기 기포는, 상기 전해액 내에 진동자를 배치하여 상기 전해액에 진동을 가함으로써 이탈되는 것을 특징으로 하는 전기화학산화방법.
  16. 제 13 항에 있어서,
    상기 기포는, 상기 반도체층의 주표면을 향하여 상기 전해액을 분사함으로써 이탈되는 것을 특징으로 하는 전기화학산화방법.
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