KR100563165B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 고온 하에도 고저항을 유지하는 고저항 영역이 이온 주입에 의해 전기 도전성을 갖는 질화물 III-V족 화합물 반도체 층에 형성될 수 있는 반도체 장치 및 그 제조 방법을 제공하도록 하는 것이다. 상기 전기 도전성을 갖는 질화물 III-V족 화합물 반도체 층이 성장된 후, 상기 고저항 영역은 내부에 붕소를 국부적으로 주입함으로써 상기 질화물 III-V족 화합물 반도체 층에 형성된다. 상기 주입된 붕소량은 상기 질화물 III-V족 화합물 반도체 층의 캐리어 농도의 1/30 이상, 또는 보다 바람직하게는, 1/15 이상이다. 상기 고저항 영역은 전자 주행 소자의 소자 격리 영역 또는 반도체 레이저의 전류 차단 층으로서 사용된다.
Figure 111999503259284-pat00012
c면 사파이어 기판, 도핑되지 않은 GaN 층, n형 GaN 층, 고저항 영역, n형 GaN 콘택트층, n형 A1 GaN 콘택트층, 활성층, p형 A1 GaN 콘택트층, p형 GaN 콘택트층

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND ITS MANUFACTURING METHOD}
도 1은 본 발명에 따른 공정에서 수행되는 SIMS 측정 결과를 설명하기 위한 개략도.
도 2는 본 발명에 따른 공정에서 수행되는 SIMS 측정 결과를 설명하기 위한 개략도.
도 3은 어닐링 온도에 대한 판 저항의 의존성을 알기 위하여 본 발명에 따른 공정에서 수행되는 측정 결과를 설명하기 위한 개략도.
도 4는 어닐링 온도에 대한 판 저항의 의존성을 알기 위하여 본 발명에 따른 공정에서 수행되는 측정 결과를 설명하기 위한 개략도.
도 5a 내지 도 5d는 본 발명의 제1 실시예에 따른 GaN FET를 제조하는 방법을 설명하기 위한 단면도.
도 6은 본 발명의 제2 실시예에 따른 GaN 반도체 레이저를 제조하는 방법을 설명하기 위한 단면도.
도 7은 본 발명의 제2 실시예에 따른 GaN 반도체 레이저를 제조하는 방법을 설명하기 위한 단면도.
도 8은 본 발명의 제2 실시예에 따른 GaN 반도체 레이저를 제조하는 방법을 설명하기 위한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1, 21 : c면 사파이어 기판
3 : 도핑되지 않은 GaN 층
4 : n형 GaN 층
6, 31 : 고저항 영역
7 : 소오스 전극
8 : 드레인 전극
23 : n형 GaN 콘택트층
24 : n형 A1 GaN 콘택트층
26 : 활성층
28 : p형 A1 GaN 콘택트층
29 : p형 GaN 콘택트층
32 : p측 전극
33 : n측 전극
본 발명은 반도체 장치 및 그 제조 방법에 관한 것으로, 특히 질화물 III-V족 화합물 반도체를 사용하여 다양한 종류의 반도체 장치에 사용하는데 적당한 반 도체 장치 및 그 제조 방법에 관한 것이다.
GaN 반도체는 직접-천이 반도체이다. 그 밴드갭(bandgap)은 1.9eV 내지 6.2eV의 범위이고, 가시 영역에서 자외선 영역까지 발광할 수 있는 발광 소자를 실현할 수 있다. 이러한 이유로, GaN 반도체가 주목받고 있으며 그 개발이 활발하게 진행되고 있다. 더욱이, 이 GaN 반도체는 전자 주행 소자(electron transport device)의 재료로서 큰 가능성을 갖는다. 즉, GaN의 포화 전자 속도는 Si, GaAs 및 SiC에 비해 약 2.5 x 107cm/s 정도 크고, 그 브레이크다운 전계는 다이아몬드 다음으로 약 5 x 106V/cm 정도 크다. 이러한 이유로, GaN 반도체는 고주파, 고온 및 고전력용 전자 주행 소자의 재료로서 큰 가능성을 갖는 것으로 기대되어 왔다.
널리 공지되어 있듯이, 반도체 장치는 일반적으로 소자 영역 이외의 영역에서 고저항을 갖도록 요구된다. 예를 들면, 줄무늬형(strpe-shaped) 전류 통로를 갖고 전류를 집중시켜 레이저 발진을 유도하는 반도체 레이저에서, 전류 차단 구조를 만드는데 현재 사용되는 것은 레이저 구조를 형성하는 반도체 층을 성장시킨 다음, 그 표면상에 절연막을 형성하고 절연막의 줄무늬형 윈도우를 전류 통로로 사용하게 하는 방법, 또는 이온 주입에 의하여 줄무늬 부분 이외의 반도체 층의 저항을 증가시키는 방법이다. 한편, 전자 주행 소자에서, 현재 사용되는 것은 메사(mesa) 식각에 의해 소자 영역 이외의 도전층을 완전히 제거하는 방법 또는 이온 주입에 의해 도전층의 저항을 국부적으로 증가시키는 방법이다. 그러나, GaN 반도체를 사용하는 반도체 장치인 경우, 소자 영역 이외의 영역의 저항을 증가시키는 최적의 방법이 확립되지 않았다. 따라서, 지금까지 GaN 반도체를 사용하는 소자는 그 본래의 특성을 수행할 수 없다.
상술된 방법 중에, 이온 주입에 의해 도전층의 저항을 증가시키는 방법은, 고저항 영역이 소자 영역과 실질적으로 동일면에 형성될 수 있다. 실제로, 대부분의 경우에서, GaAs계 IC 소자의 소자 격리는 이온 주입에 의해 고저항 영역을 형성하는 방법에 의존한다. 그러나, Si계 소자에서, Si의 밴드갭이 1.1eV 만큼 작고 이온 주입에 의해서는 수용 가능한 절연성을 얻을 수 없기 때문에, 소자의 격리는 pn 접합에 의존한다.
GaN 반도체를 사용하는 반도체 장치에 관해서는, 발광 다이오드는 실용화되었지만, 반도체 레이저 또는 전자 주행 소자는 아직 실용화되지 않았다. 현재 개발중인 반도체 레이저 및 전자 주행 소자인 경우, 메사 식각은 반도체 레이저에 사용되고, 고저항 영역을 형성하기 위한 이온 주입 또는 메사 식각은 전자 주행 소자에 사용된다. 그들 중에서, 고저항 영역을 형성하기 위한 이온 주입에 관하여, 지금까지 제공된 제안들을 이하에 간략히 설명한다.
아마도, GaN의 이온 주입에 대한 최초의 보고서는 이온 종류로서 베릴륨(Be) 또는 질소(N)가 사용된 Appl. Phys. Lett., 42, 430(1983)이다. 이 보고서에서 이온 주입의 주목적은 소자를 격리시키는 것이 아니라 캐리어 농도를 감소시키고 쇼트키 장벽 높이를 증가시키는 것이다. 다음에 Appl. Phys. Lett., 63, 1143(1993)에 보고된 것은 소자 격리를 위한 이온 주입의 이온 종류로서 불소(F)를 사용하는 예이다. 그 후에, 또한 보고된 것은 동일한 목적을 위한 이온 종류로서 N 및 O를 사용하는 예(Appl. Phys. Lett., 66, 3042(1995) 및 J. Electron. Mater., 25, 839(1996))이다. 이들 보고서들은 어닐링의 결과로 이온 종류 O, N 및 F 간에 저항값의 차이가 나타났고 결함 종류들 간에 화학적 차이가 나타났다는 것을 보여주었다. 또한, 소자 격리를 위한 이온 주입의 이온 종류로서 수소(H) 및 헬륨(He)도 보고되었다(IEEE IEDM proceeding 96, 27(1996)).
상기 살펴본 바와 같이, 고저항 영역을 형성하거나 또는 GaN 반도체를 사용하는 반도체 장치의 소자 격리를 위한 이온 주입의 이온 종류로서 H, N, O, F 및 Be가 제안되었다. 이러한 이온 종류 중에, O의 복합 결함이 가장 깊은 레벨을 만들어 최적인 것으로 여겨졌다. 화학적 관점에서 보면, O는 가장 우수한 것으로 여겨지나, 이를 사용하는 보고에 대한 데이터는 없고, 아직 신뢰성있는 기술은 아니다. 현재 H만이 사용되지만, 예를 들어, H는 어닐링시에 이동하기 쉬어, 소자 영역으로 확산하고, 도우너 또는 억셉터와 결합하여 그들을 불활성화시킴으로서, 캐리어 농도를 감소시키고 소자의 열화를 초래한다. 따라서, H는 우수한 이온 종류일 수 없다. 또한 고저항 영역을 형성하기 위한 이온 종류로서 H가 고온으로 인해 결함이 어닐 아웃되고(annealed out) 도전성이 회복된다는 것이 보고되었다(J. Appl. Phys., 78(5), 3008(1995)). 또한, N, F 및 Be는 우수한 이온 종류가 아니다.
따라서, 본 발명의 목적은 전기 도전성 질화물 III-V족 화합물 반도체 층에 고온 하에도 고저항을 유지하는 고저항 영역을 이온 주입에 의해 형성할 수 있는 반도체 장치 및 그 제조 방법을 제공하는 것이다.
본 발명자가 종래의 기술에 수반되는 문제점들을 해결하기 위하여 연구한 결과, 붕소(B)가 GaN 반도체를 사용하는 반도체 장치에 고저항 영역을 형성하기 위한 이온 주입용 이온 종류로서 최적이라는 것을 밝혀 냈다. B는 갈륨(Ga) 및 알루미늄(Al)과 동족인 III족 원소중 하나이다. 우연하게도, B는 AlGaAs 반도체 레이저 또는 GaAs FET에 고저항 영역을 형성하기 위한 이온 주입용 이온 종류로서도 사용된다. 그러나, GaN 반도체를 사용하는 반도체 장치의 이온 종류로서 B를 사용하는 것은 공지되어 있지 않았다.
본 발명자는 GaN 반도체로의 B 주입에 의해 형성되는 고저항 영역을 평가하였다. 평가용 샘플은 다음의 공정으로 준비되었다. 즉, GaN 버퍼 층이 560℃ 정도의 낮은 성장 온도에서 금속 유기 화학 증착법(MOCVD)으로 c-면 사파이어 기판 상에 성장되며, 이어서 MOCVD에 의해 GaN 버퍼 층상에 성장되는 것은 도핑되지 않은 2㎛ 두께의 GaN 층, Si로 3 x 1019cm-3 만큼 도핑된 0.2㎛ 두께의 n형 GaN 층, 및 4㎚ 두께의 AlN 층이었다. 그 후에, 이러한 층들을 갖는 c-면 사파이어 기판은 두개로 나누어지고, 그중 하나는 샘플 (1)로 사용되고 다른 것은 샘플 (2)로 사용되었다. 60keV의 주입 에너지(implatation energy) 및 1 x 1014cm-2의 도즈량의 조건하에서 샘플 (1)로 B가 이온 주입되는 한편, 60keV의 주입 에너지 및 2 x 1013cm-2의 도즈량의 조건하에서 샘플 (2)에 B가 이온 주입되었다. 그 후에, 샘플 (1) 및 (2)에서 깊이 방향으로의 B, Si 및 Ga의 분포 프로파일은 2차 이온 질량 분석(SIMS; secondary ion mass spectrometry))에 의해 측정되었다. 그 결과는 도 1 및 도 2에 도시되어 있다. 도 1은 샘플 (1)에 대한 것이고 도 2는 샘플 (2)에 대한 것이다.
도 1 및 도 2에 도시된 바와 같이, 60keV의 주입 에너지 하에서 B 농도의 피크 깊이는 계산된 기대치 0.12㎛보다 깊은 약 0.15㎛ 내지 0.16㎛이었다. 도 1 및 도 2에서, 표면 근처에 Si의 분포는 측정에 따른 고유의 현상이다.
샘플 (1) 및 (2)는 각각 5㎜ 각으로 분할되었고, N2 분위기에서 300℃, 400℃, 500℃, 600℃, 700℃, 800℃ 및 900℃에서 30분간 각각 어닐링되었다. 그 후에, Au/In 전극은 각 샘플의 4각에서 형성되었고, 그 저항값은 4 단자법에 의해 측정되었다. 이하 설명되는 것은 저항값의 측정 결과이다. B 이온 주입이 없는 샘플의 판 저항값은 약 100Ω/□이었다.
도 3은 어닐링 온도에 대하여 1 x 10-14cm-2의 도즈량을 갖는 샘플 (1)의 판 저항값의 의존성을 도시한다. 어닐링전의 값은 측정 한계의 판 저항값(100 GΩ/□)이다. 도 3에 도시된 바와 같이, 판 저항값이 어닐링 온도가 높아짐에 따라 점차 감소하지만, 약 1MΩ/□의 높은 판 저항값은 500℃하에서도 얻어지며, 어느 정도 변화하더라도 약 10MΩ/□의 현저하게 높은 판 저항값이 400℃하에서 얻어진다. 1MΩ/□의 판 저항이 소자 격리 또는 전류를 차단하기 위한 고저항 영역으로서 실제로 충분히 높기 때문에, B의 도즈량이 이온 주입전에 100Ω/□의 초기 판 저항을 갖는 샘플에서는 1 x 1014cm-2이면, 500℃하에서도 1MΩ/□ 이상의 높은 판 저항을 유지하는 고저항 영역이 얻어질 것이다.
도 4는 어닐링 온도에 대하여 2 x 1013cm-2의 B 도즈량을 갖는 샘플 (2)의 판 저항값의 의존성을 도시한다. 이러한 샘플 (2)의 어닐링전의 판 저항값은 5kΩ/□이었다. 도 4에 도시된 바와 같이, 판 저항값은 소자 격리를 위한 또는 전류를 차단하기 위한 고저항 영역의 판 저항값으로서 불충분한 200℃하에서도 약 10kΩ/□이다.
다음에 검토되는 것은 도 1에 도시된 샘플 (1)의 SIMS 프로파일이다. Si의 도핑 농도가 3 x 1019cm-3이고 도핑된 층이 0.25㎛ 두께이면, 3x1019cm-3 x 2.5x10 -5 = 7.5 x 1014cm-2의 Si량이 도핑된다. 판 저항값의 측정과는 별도로 홀(Hall) 측정에 의해 구해진 캐리어 농도(전자 농도)는 8 x 1014cm-2이기 때문에, Si-도핑된 층의 Si 농도가 7.5 x 1014cm-2이라는 점을 고려하면 Si의 활성화비는 약 1(100%)이라는 것을 알 수 있다. 즉, 하나의 전자가 하나의 Si 원자로부터 발생한다는 것은 공지되어 있다. B 이온 주입 층의 전체에 관해서, 500℃하에서도 약 1MΩ/□의 높은 판 저항값을 유지할 수 있는 도즈량이 상술된 바와 같이 1 x 1014cm-2이기 때문에, 성장 직후에 평균적으로 10개의 전자마다 하나의 B 원자가 존재한다.
상기를 보다 상세히 살펴보면, B 원자는 도 1에 도시된 이온 주입 층에서 균일하게 분포하지 않는다. 최저 농도를 갖는 B 이온 주입 층의 일부에서도 고저항이 되어야 하므로, B 농도가 도 1에 도시된 바와 같이 약 2 x 1018cm-3인 0.25㎛ 깊이에서 여전히 저항이 높으면, Si 농도가 3 x 1019cm-3일 때 B 농도([B])에 대한 Si 농도([Si])의 비율은 약 [Si]/[B] = 3 x 1019/ 2 x 1018cm-2 = 15이므로 15개의 전자마다 하나의 B 원자가 존재하게 된다.
다음에 검토되는 것은 B의 도즈량이 2 x 1013cm-2인 샘플 (2)이다. 샘플 (2)의 B 도즈량은 샘플 (1)의 B 도즈량의 1/5이다. 비록 충분히 높지 않지만, 샘플 (2)의 판 저항값은 B 이온 주입에 의해 이온 주입전의 100Ω/□에서 5kΩ/□로 변한다. 이는 판 저항이 높은 판 저항값에 도달하기 전에 B의 단위 이온 주입량에 대한 고효율화로 증가하지만, 단위 이온 주입량에 대한 저항을 증가시키는 효과가 이온 주입의 증가와 함께 감소한다는 것을 의미한다. 역으로 생각하면, 의사-절연 상태(quasi-insulated state)까지 판 저항값을 증가시키는 이온 주입량에서는, 1/2 내지 2배 정도의 이온 주입량의 변화가 절연 상태에 많은 영향을 주지 않는다는 것을 의미한다. 따라서, 절연에 충분한 상술된 B 농도로서 [Si]/[B] = 15는 엄밀하게 요구되지 않으나, 1/2 내지 2배 정도의 여유를 허용하는 것은 타당하다. 따라서, B 농도는 성장 직후의 상태에서의 전자 농도에 비해 약 1/30이면 충분하다.
상술된 것은 Si-도핑된 n형 GaN 층에 고저항 영역을 형성하는 것에 관한 것이었다. 그러나, 일반적으로 고저항 영역이 Si 또는 임의의 다른 도우너로 도핑된 n형 GaN 반도체 층에 형성되는 경우, 및 고저항 영역이 마그네슘(Mg) 또는 임의의 다른 억셉터로 도핑된 p형 GaN 반도체 층에 형성되는 경우에 동일한 것이 적용된다.
본 발명은 본 발명자에 의한 상술된 연구에 기초하여 이루어졌다.
그 목적을 달성하기 위해, 본 발명의 제1 특징에 따르면, 고저항 영역이 붕소 이온 주입에 의해 형성되는, 전기 도전성 질화물 III-V족 화합물 반도체 층에 국부적으로 형성되는 고저항 영역을 포함하는 반도체 장치가 제공된다.
본 발명의 제2 특징에 따르면, 질화물 III-V족 화합물 반도체 층의 선택 부분으로의 붕소 이온 주입에 의해 고저항 영역을 형성하는 단계를 포함하는, 전기 도전성 질화물 III-V족 화합물 반도체 층에 국부적으로 형성되는 고저항 영역을 포함하는 반도체 장치의 제조 방법이 제공된다.
본 발명에서, 고저항 영역의 판 저항은 반도체 장치의 동작 온도의 범위에서 바람직하게 1MΩ/□ 이상이고 보다 바람직하게는 10MΩ/□ 이상이다. 주입된 붕소량은 바람직하게 질화물 III-V족 화합물 반도체 층의 캐리어 농도의 1/30 이상이고 보다 바람직하게는 1/15 이상이다.
본 발명에서, 질화물 III-V족 화합물 반도체 층은 Ga, Al, In 및 B, 및 적어도 N으로 구성되는 그룹으로부터 선택된 III군 원소중 적어도 하나로 형성되고, 적당한 경우에 As 또는 P와 같은 V군 원소를 추가로 함유할 수 있다. 질화물 III-V족 화합물 반도체 층의 특정예로는 GaN 층, AlGaN 층, GaInN 층, AlGaInN 층 등이다.
상기 구성을 갖는 본 발명에 따르면, 붕소(B)가 질화물 III-V족 화합물 반도체 층으로 이온 주입될 때, B는 질화물 III-V족 화합물 반도체 층으로 진입하며, 내부의 결정 격자에 충격을 가하여 결함이 형성된다. 보다 상세하게는, 질화물 III-V족 화합물 반도체 층이 그 주성분으로서, 예를 들면, GaN을 함유할 때, Ga-N 결합은 B 이온 주입에 의해 끊어지거나, 또는 Ga 및 N이 그 위치로부터 이동하게 된다. 이러한 결함은 깊은 레벨의 금지 대역(forbidden band)을 만들고, 캐리어를 트래핑(trapping)하여 캐리어를 감소시킨다. 그 결과, B 이온으로 주입된 영역의 저항은 증가된다. 더욱이, 이들 결함들은, 예를 들면, 약 500℃의 고온 하에서도 안정되고, 깊은 레벨의 결함에 의한 캐리어의 트래핑 효과는 안정하게 유지된다.
B 이온으로 주입된 질화물 III-V족 화합물 반도체 층은 얕은 레벨을 만드는 결함을 포함하지만, 이들 결함들은 인접한 유사한 결함들과 전기적으로 결합하고 이들 결함들에 의해 형성된 얕은 레벨에 의해 트래핑된 캐리어는 얕은 레벨을 따라 이동할 수 있다. 이는 홉핑 도전(hopping conduction)이라 불리며, 어닐링이 이들 결함들을 제거할 수 있어 절연성을 증가시킬 수 있다고 한다. 그러나, 이는 이온 주입을 위한 이온 종류 또는 도즈량에 의존하며, 어닐링은 이들 결함들의 회복을 더욱 가속화하고 저항값을 감소시킬 수 있다.
본 발명의 상기, 및 다른 목적, 특징, 및 장점은 첨부한 도면과 관련한 다음의 상세한 설명으로부터 용이하게 명백해질 것이다.
본 발명의 실시예가 도면을 참조하여 이하 설명된다.
먼저 설명되는 것은 본 발명의 제1 실시예에 따른 GaN FET의 제조 방법이다. 도 5는 제조 방법을 도시한다.
제1 실시예에서, 도 5a에 도시된 바와 같이, GaN 버퍼 층(2)은, 예를 들면, 약 560℃ 저온에서 MOCVD에 의해 c면 사파이어 기판(1)상에 우선 성장된다. 다음으로, 약 1000℃ 성장 온도에서 MOCVD에 의해 GaN 버퍼 층(2)상에 성장되는 것은 2㎛ 두께일 수 있는 도핑되지 않은 GaN 층(3) 및 0.2㎛ 두께일 수 있는 n형 GaN 채널 층(4)이고 3 x 1018cm-3의 농도만큼의 Si로 도핑된다. 다음에 n형 GaN 채널 층(4)상에 성장되는 것은, 예를 들면, CVD에 의해 SiO2막 또는 Si3N4막과 같은 절연막(5)이다. 그 후에, 소자 격리 영역을 위한 위치에 개구를 갖는 레지스트 패턴(도시되지 않음)은 리소그래피에 의해 절연막(5)상에 형성되고, 절연막(5)은 마스크로서 레지스트 패턴을 사용하여 식각함으로써 선택적으로 제거된다. 레지스트 패턴은 그 후에 제거된다.
그 후에, 도 5b에 도시된 바와 같이, 마스크로서 절연막(5)을 사용하고 적어도 n형 GaN 채널 층(4)의 깊이 방향까지 B 이온을 주입하여, 소자 격리 영역으로 동작하는 고저항 영역(6)이 형성된다. B 이온 주입은, n형 GaN 채널 층(4)에 주입된 B의 양이 n형 GaN 채널 층(4)의 캐리어 농도의 1/30 이상, 또는 보다 바람직하게는 1/15 이상인 조건하에서 행해진다. B 이온 주입의 특정 조건은, 예를 들면, 60keV의 주입 에너지, 1 x 1013cm-3의 도즈량이다.
그 후에, 도 5c에 도시된 바와 같이, FET의 소오스 전극과 드레인 전극 및 후술될 쇼트키 다이오드의 저항성 전극(ohmic electrode)을 위한 절연막(5)의 위치에 개구를 갖는 레지스트 패턴(도시되지 않음)은 리소그래피에 의해 형성되고, 절연막(5)은 마스크로서 레지스트 패턴을 사용하여 식각함으로써 선택적으로 제거되어 개구(5a, 5b 및 5c)를 형성한다. 그 후에, 레지스트 패턴을 여전히 유지하여, Ti/Al막 또는 Ti/Al/Pt/Au막과 같은 저항성 금속막이, 예를 들면, 진공 배기에 의해 전체면상에 형성된다. 그 다음에, 레지스트 패턴은 저항성 금속막과 함께 제거된다(리프트-오프(lift-off)). 그 결과, 소오스 전극(7), 드레인 전극(8) 및 전극(9)은 개구(5a, 5b 및 5c)에 각각 형성된다. 이들 소오스 전극(7), 드레인 전극(8) 및 전극(9)은 n형 GaN 채널 층(4)과 저항성 접촉을 한다.
그 후에, 도 5d에 도시된 바와 같이, FET의 쇼트키 게이트 전극 및 쇼트키 다이오드의 쇼트키 전극을 위한 위치에 개구를 갖는 레지스트 패턴(도시되지 않음)이 형성된다. 마스크로서 레지스트 패턴을 사용하여, 절연막(5)은 식각함으로써 선택적으로 제거되어 개구(5d 및 5e)를 형성한다. 그 후에, 레지스트 패턴을 여전히 유지하여, Ti/Au막 또는 Ti/Pt/Au막과 같은 쇼트키 금속막이, 예를 들면 진공 배기에 의해 전체면상에 형성된다. 그 후에, 레지스트 패턴은 쇼트키 금속막과 함께 제거된다. 그 결과, 쇼트키 게이트 전극(10) 및 쇼트키 전극(11)은 개구(5d 및 5e)에 각각 형성된다. 쇼트키 게이트 전극(10), n형 GaN 채널 층(4), 소오스 전극(7) 및 드레인 전극(8)은 GaN FET를 형성하는 한편, 쇼트키 게이트 전극(11), n형 GaN 채널 층(4) 및 전극(9)은 쇼트키 다이오드를 형성한다.
그 후에, 배선을 위한 위치에 개구를 갖는 레지스트 패턴(도시되지 않음)은 리소그래피에 의해 형성되고, 다음에 Ti/Pt/Au막과 같은 금속막은, 예를 들면 진공 배기에 의해 전체면상에 형성된다. 그 다음, 레지스트 패턴은 금속막과 함께 제거된다. 그 결과, 소오스 전극(7)에 전기적으로 접속된 배선(12), 쇼트키 다이오드 의 드레인 전극(8)과 전극(9)에 전기적으로 접속된 배선(13), 및 쇼트키 다이오드의 쇼트키 전극(11)에 전기적으로 접속된 배선(14)이 형성된다.
상술된 바와 같이, 제1 실시예에 따르면, 소자 격리 영역으로 동작하는 고저항 영역(6)이 n형 GaN 채널 층(4)의 캐리어 농도의 1/30 이상, 또는 보다 바람직하게는 1/15 이상인 B 이온을 소자 격리 영역을 위한 위치의 n형 GaN 채널 층(4)으로 주입함으로써 형성되기 때문에, 소자 격리 영역에 요구되는 실제로 수용가능한 1MΩ/□ 이상인 높은 판 저항값을 나타내는 고저항 영역(6)은, 동작 온도가 500℃일 때도 획득될 수 있다. 따라서, 소자는 GaN FET 본래의 고성능을 충분히 달성할 수 있고, 고주파, 고온 및 고전력으로 동작하는 고성능 GaN FET가 실현될 수 있다.
다음에 설명되는 것은 본 발명의 제2 실시예에 따른 GaN 반도체 레이저의 제조 방법이다. 도 6 내지 도 8은 제조 방법을 도시한다. GaN 반도체 레이저는 SCH(separate confinement heterostructure) 구조를 갖는다.
제2 실시예에서, 도 6에 도시된 바와 같이, GaN 버퍼 층(22)은, 예를 들면, 약 560℃의 저 성장 온도에서 MOCVD에 의해 c면 사파이어 기판(21)상에 우선 성장된다. 다음으로, MOCVD에 의해 GaN 버퍼 층(22)상에 성장되는 것은, 예를 들면, n형 GaN 콘택트층(23), n형 AlGaN 클래딩(cladding) 층(24), n형 GaN 광도파 층(25), Ga1-xInxN/Ga1-yInyN 다중 양자 웰 구조의 활성층(26), p형 GaN 광도파 층(27), p형 AlGaN 클래딩 층(28) 및 p형 GaN 콘택트층(29)이다. 성장 온도는, 예를 들면, In, 즉 n형 GaN 콘택트층(23), n형 AlGaN 클래딩 층(24), n형 GaN 광도파 층(25), p형 GaN 광도파 층(27), p형 AlGaN 클래딩 층(28) 및 p형 GaN 콘택트층(29)을 포함하지 않는 층 성장을 위하여 1000℃로 설정되는 한편, 성장 온도는, 예를 들면, Ga1-xInxN/Ga1-yInyN 다중 양자 웰 구조의 활성층(26)의 성장을 위하여 700 내지 800℃로 설정된다. 이들 층들의 두께에 대한 예로는, GaN 버퍼 층(22)은 50㎚이며, n형 GaN 콘택트층(23)은 3㎛이며, n형 AlGaN 클래딩 층(24)은 0.5㎛이며, n형 GaN 광도파 층(25)은 0.1㎛이며, p형 GaN 광도파 층(27)은 0.1㎛이며, p형 AlGaN 클래딩 층(28)은 0.5㎛이고, p형 GaN 콘택트층(29)은 0.5㎛이다. n형 GaN 콘택트층(23), n형 AlGaN 클래딩 층(24), n형 GaN 광도파 층(25)은 실리콘(Si), 예를 들면, 도우너로 도핑되는 한편, p형 GaN 광도파 층(27), p형 AlGaN 클래딩 층(28) 및 p형 GaN 콘택트층(29)은, 예를 들면 억셉터로서, 마그네슘(Mg)으로 도핑된다. 그 후에, 이들 층들로 도핑된 도우너 및 억셉터를 전기적으로 활성화하기 위하여, 특히 p형 GaN 광도파 층(27), p형 AlGaN 클래딩 층(28) 및 p형 GaN 콘택트층(29)으로 도핑된 억셉터를 전기적으로 활성화하기 위하여 어닐링이 행해진다. 어닐링 온도는, 예를 들면, 700℃로 설정된다.
그 후에, 도 7에 도시된 바와 같이, 전류 차단 층을 위한 위치에 개구를 갖는 레지스트 패턴(30)이 리소그래피에 의해 p형 GaN 콘택트층(29)상에 형성된다. 마스크로서 레지스트 패턴(30)을 사용하여, p형 AlGaN 클래딩 층(28)의 1/2 깊이에 도달하는 에너지에 의해 B 이온이 주입되어 전류 차단 층으로서 동작하는 고저항 영역(31)을 형성한다. B 이온 주입은, p형 GaN 콘택트층(29) 및 p형 AlGaN 클래딩 층(28)에 주입된 B의 양이 p형 GaN 콘택트층(29) 및 p형 AlGaN 클래딩 층(28)의 캐리어 농도의 1/30 이상, 또는 보다 바람직하게는 1/15 이상인 조건하에서 행해진다. B 이온 주입의 조건 예에서, p형 GaN 콘택트층(29) 및 p형 AlGaN 클래딩 층(28)의 캐리어 농도가 2 x 1018cm-3일 때, 주입 에너지는 160keV이고, 도즈량은 2 x 1013cm-2이다.
다음에, 레지스트 패턴(30)이 제거된 후, 줄무늬형 레지스트 패턴(도시되지 않음)은 p형 GaN 콘택트층(29)상에 형성된다. 마스크로서 레지스트 패턴을 사용하여, 예를 들면, 반응성 이온 식각(RIE)은 p형 GaN 콘택트층(29), p형 AlGaN 클래딩 층(28), p형 GaN 광도파 층(27), 활성층(26), n형 GaN 광도파 층(25), n형 AlGaN 클래딩 층(24) 및 n형 GaN 콘택트층(23)의 상부를 줄무늬 형태로 패터닝하기 위해 수행된다. 식각 마스크로서 사용된 레지스트 패턴은 그 후에 제거된다. 그 다음, Ni/Au막 또는 Ni/Pt/Au막 형태인 p-측 전극(32)은, 예를 들면, p형 GaN 콘택트층(29) 및 고저항 영역(31)상에 형성되고, Ti/Al막일 수 있는 n-측 전극(33)은 식각된 부분의 n형 GaN 콘택트층(23)상에 형성된다.
그 후에, 레이저 구조를 형성한 c면 사파이어 기판(21)은, 예를 들면, 벽개(cleavage)에 의해 바아(bar) 형태로 처리되어 캐비티(cavity) 에지를 형성하고, 예를 들면, 에지 코팅을 캐비티 에지상에 인가한 후, 바아는 벽개에 의해 칩으로 분할된다. 그 결과, SCH 구조를 갖는 의도한 GaN 반도체 레이저가 완성된다.
제2 실시예에 따르면, 전류 차단 층(31)으로서 동작하는 고저항 영역(31)이 p형 GaN 콘택트층(29) 및 p형 AlGaN 클래딩 층(28)의 캐리어 농도의 1/30 이상, 또는 보다 바람직하게는 1/15 이상인 B 이온을, 전류 차단 층을 위한 위치의 이들 p형 GaN 콘택트층(29) 및 p형 AlGaN 클래딩 층(28)으로 주입함으로써 형성되기 때문에, 고저항 영역(31)은, 동작 온도가 500℃일 때도 전류 차단 층에 요구되는 실제로 수용가능한 1MΩ/□ 이상인 높은 판 저항을 나타낸다. 따라서, 레이저는 GaN 반도체 레이저 본래의 고성능을 완전히 달성하고, 고성능 GaN 반도체 레이저가 실현될 수 있다.
첨부한 도면을 참조하여 본 발명의 특정의 바람직한 실시예를 설명하였지만, 본 발명은 이들 실시예에 한정되지 않고, 다양한 변화 및 수정이 첨부된 특허 청구범위에 한정된 본 발명의 사상 또는 범위를 벗어나지 않고 기술 분야의 당업자에 의해 실시될 수 있다는 것을 알 수 있다.
예를 들면, 제1 및 제2 실시예에 사용된 수치, 구조, 기판, 원료 및 공정은 단지 예이고, 임의의 다른 적당한 수치, 구조, 기판, 원료 및 공정이 사용될 수 있다.
상세하게는, 제1 및 제2 실시예가 c면 사파이어 기판을 사용하지만, 탄화규소(SiC) 기판, GaN 기판, 또는 산화 아연(ZnO) 기판이 적당한 경우에 사용될 수 있다.
상술된 바와 같이, 본 발명에 따르면, 고온 하에도 고저항을 유지할 수 있는 고저항 영역은 전기 도전성을 갖는 질화물 III-V족 화합물 반도체 층으로의 국부적 인 붕소 이온 주입에 의해 고저항 영역을 형성함으로써 얻어질 수 있다.

Claims (8)

  1. 전기 도전성 질화물 III-V족 화합물 반도체 층에 국부적으로 형성되는 고저항 영역을 포함하는 반도체 장치에 있어서,
    상기 고저항 영역이 붕소 이온 주입에 의해 형성되는 반도체 장치.
  2. 제1항에 있어서,
    상기 고저항 영역은 동작 온도의 범위에서 1MΩ/□ 이상인 판 저항값을 갖는 반도체 장치.
  3. 제1항에 있어서,
    상기 이온 주입에 의한 붕소량은 상기 질화물 III-V족 화합물 반도체 층의 캐리어 농도의 1/30 이상인 반도체 장치.
  4. 제1항에 있어서,
    상기 이온 주입에 의한 붕소량은 상기 질화물 III-V족 화합물 반도체 층의 캐리어 농도의 1/15 이상인 반도체 장치.
  5. 전기 도전성 질화물 III-V족 화합물 반도체 층에 국부적으로 형성되는 고저항 영역을 포함하는 반도체 장치의 제조 방법에 있어서,
    상기 질화물 III-V족 화합물 반도체 층의 선택 부분에 붕소 이온을 주입하여 상기 고저항 영역을 형성하는 단계
    를 포함하는 반도체 장치의 제조 방법.
  6. 제5항에 있어서,
    상기 붕소는, 상기 고저항 영역이 동작 온도의 범위에서 1MΩ/□ 이상인 판 저항값을 나타내도록 이온 주입되는 반도체 장치의 제조 방법.
  7. 제5항에 있어서,
    상기 이온 주입에 의한 붕소량은 상기 질화물 III-V족 화합물 반도체 층의 캐리어 농도의 1/30 이상인 반도체 장치의 제조 방법.
  8. 제5항에 있어서,
    상기 이온 주입에 의한 붕소량은 상기 질화물 III-V족 화합물 반도체 층의 캐리어 농도의 1/15 이상인 반도체 장치의 제조 방법.
KR1019990002637A 1998-01-28 1999-01-27 반도체 장치 및 그 제조 방법 KR100563165B1 (ko)

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