KR100556321B1 - 전기 광학 장치 - Google Patents

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Abstract

본 발명에 따르면, 신뢰성 저하의 문제를 방지할 수 있으며, 고 집적화에도 대응할 수 있는 구조의 접속부를 갖는 전기 광학 장치 및 반도체 장치를 제공한다.
본 발명에 있어서, 접속부(1)는, 제 1 절연막(9) 상에 형성된 제 1 도전층(2)과, 제 1 도전층(2)을 덮도록 형성된 제 2 절연막(11)과, 제 2 절연막(11) 상에 형성된 제 2 도전층(3)과, 제 2 절연막(11), 제 1 절연막(9)을 관통하는 콘택트 홀(4)을 포함하며, 제 1 도전층(2)과 제 2 도전층(3)이 콘택트 홀(4)의 측면에서 접촉하는 것에 의해 이들 배선이 전기적으로 접속된 것이다. 그리고, 콘택트 홀(4)의 적어도 기저면에 대응하는 영역에, 제 1 절연막(9)의 에칭에 대한 내성을 갖는 에칭 정지층(6)이 마련되어 있다.

Description

전기 광학 장치{ELECTRO-OPTICAL DEVICE}
도 1은 본 발명의 제 1 실시예의 액정 표시 장치(전기 광학 장치)에 있어서 배선 간의 접속부를 도시하는 도면이며, 도 1 (a)는 접속부의 평면도, 도 1 (b)는 도 1 (a)의 C-C' 선에 따르는 단면도,
도 2는 본 발명의 제 2 실시예의 액정 표시 장치(전기 광학 장치)에 있어서 배선 간의 접속부를 도시하는 도면이며, 도 2 (a)는 접속부의 평면도, 도 2 (b)는 도 2 (a)의 D-D' 선에 따르는 단면도,
도 3은 동, 접속부의 고 집적화 효과를 설명하기 위한 종래의 접속부의 구성을 나타내는 평면도,
도 4는 동, 액정 표시 장치의 전체 구성을 나타내는 평면도,
도 5는 도 4의 H-H' 선에 따르는 단면도,
도 6은 종래의 접속부를 도시하는 도면이며, 도 6 (a)는 접속부의 평면도, 도 6 (b)는 도 6 (a)의 A-A'선에 따르는 단면도,
도 7은 본 발명의 접속부의 적용 개소의 일례를 나타내는 블럭도.
도면의 주요 부분에 대한 부호의 설명
1, 31 : 접속부 2, 32a, 32b, 32c : 제 1 도전층
3, 33 : 제 2 도전층 4, 34 : 콘택트 홀
5 : 인접 제 1 도전층 6, 35 : 에칭 정지층
7, 37 : 기판 8, 38 : 하지 절연막
9, 39 : 제 1 절연막 11, 40 : 제 2 절연막
본 발명은 전기 광학 장치 및 반도체 장치에 관한 것이며, 특히 전기 광학 장치나 반도체 장치에 이용되는 콘택트 홀을 포함하는 접속부의 구조에 관하는 것이다.
액정 표시 장치 또는 EL(electroluminescence) 소자를 탑재하는 표시 장치 등의 전기 광학 장치 또는 반도체 장치에 있어서는, 기판 상에 예컨대 소정의 회로를 구성하는 트랜지스터, 다이오드 등의 다수의 소자가 형성되며, 이들 소자를 서로 접속하기 위한 다수의 배선이 형성된다. 이러한 종류의 배선에는, 절연막을 거쳐서 상하에 위치하는 2 층의 도전층으로 이루어지는 배선을 콘택트 홀을 거쳐서 접속하는 구성이 많이 사용되어 있다. (예컨대, 특허 문헌 1 참조). 이러한 종류의 접속부의 종래 구성을 도 6 (a), (b)에 나타낸다.
도 6 (a)에 도시하는 바와 같이, 이 접속부(60)는, 도시한 가로 방향으로 연장되는 제 1 배선(61)과 도시한 세로 방향으로 연장되는 제 2 배선(62)이 그 교차 개소에 마련된 콘택트 홀(63)을 거쳐서 접속된 것이다. 또한, 이 접속부(60)의 우측에서 제 2 배선(62)과 거의 평행하게 연장되는 배선(64)은, 제 1 배선과 동일한 층으로 형성된 인접 배선이다.
도 6 (b)는, 도 6 (a)의 A-A'선에 따르는 단면도이다. 도 6(b)에서 도시하는 바와 같이 기판(65) 상에 제 1 절연막(66), 제 2 절연막(67)이 순차적으로 적층되며, 제 2 절연막(67) 상에 제 1 배선(61)이 형성되고, 제 1 배선(61)을 덮도록 제 2 절연막(67) 상에 제 3 절연막(68)이 형성되어 있다. 그리고, 제 1 배선(61) 상에 제 3 절연막(68)을 관통하여 제 1 배선(61)의 표면에 도달하는 콘택트 홀(63)이 형성되어 있고, 콘택트 홀(63) 내에 제 2 배선(62)이 형성되어 콘택트 홀(63)의 기저면에서 제 1 배선(61)과 제 2 배선(62)이 접촉하는 것에 의해, 이들 배선(61, 62)이 전기적으로 접속되어 있다.
특허 문헌 1
일본국 특허공개 평성 제7-326666호 공보
발명이 해결하고자 하는 과제
종래의 도 6 (a)의 구조에 있어서는, 평면적으로는 제 1 배선(61)의 단부와 제 2 배선(62)의 가장자리가 가지런하게 되어 있다. 이 때문에, 이용한 포토리소 그래피 기술이나 노광 장치 등에 의해 결정되는 설계 룰(rule)에 따라 생각하면, 동일한 층으로 구성하는 패턴 사이의 최소 공간 치수를 S로 한 경우, 제 1 배선(61)의 단부와 인접 배선(64)의 가장자리와의 간격은 S 이며, 제 2 배선(62)의 가장자리와 인접 배선(64)의 가장자리와의 간격도 S가 된다. 따라서, 서로 평행하게 연장되는 제 2 배선(62)의 가장자리와 인접 배선(64)의 가장자리와의 간격을 이보다 더 작게 하는 것은 불가능하다. 액정 표시 장치나 반도체 장치 등의 전자 장치에 있어서는, 소자의 미세화, 고 집적화가 요구되고 있어, 상기와 같은 접속부의 구성으로서는 이 요구에 대응할 수 없었다.
예컨대, 주변 회로가 내장된 액정 표시 장치에 있어서, 비디오 신호를 샘플링하는 입출력 배선부에서는, 비트수가 많아질수록, 평행하게 연장되는 비디오 신호선의 개수가 증가하고, 제 2 도전층과 비디오 신호선의 콘택트 홀의 개수가 비약적으로 많아지게 되어, 해당 입출력 배선부가 차지하는 면적이 증대한다.
본 발명은, 상기 과제를 해결하도록 이루어진 것이며, 소자의 미세화, 고 집적화에 대응할 수 있는 구조의 접속부를 갖는 전기 광학 장치 및 반도체 장치를 제공하는 것을 목적으로 한다.
상기의 목적을 달성하기 위해서, 본 발명의 전기 광학 장치는, 전기 광학 물질을 갖는 전기 광학 장치에 있어서, 기판 상에, 제 1 절연층과, 상기 제 1 절연층 상에 형성된 제 1 도전층과, 상기 제 1 도전층을 덮도록 형성된 제 2 절연층과, 상 기 제 2 절연층 상에 형성된 제 2 도전층과, 상기 제 2 절연층을 적어도 관통하는 콘택트 홀을 포함하고, 상기 제 1 도전층과 상기 제 2 도전층이 상기 콘택트 홀의 측면의 일부 또는 기저면의 일부에서 접촉하는 것에 의해 상기 제 1 도전층과 상기 제 2 도전층이 전기적으로 접속된 접속부를 구비하며, 적어도 상기 콘택트 홀의 기저면의 하위 방향에 대응하는 영역에, 상기 제 1 절연층의 에칭에 대한 내성을 갖는 에칭 정지층이 마련된 것을 특징으로 한다.
본 발명의 전기 광학 장치는 제 1 도전층과 제 2 도전층이 콘택트 홀의 측면의 일부 또는 기저면의 일부에서 접촉하는 것에 의해 이들 도전층이 전기적으로 접속된 접속부를 구비하고 있다. 따라서, 이 구성에 의하면, 제 1 도전층과 제 2 도전층으로 이루어지는 인접 패턴을 촘촘히 배치할 수 있어, 고 집적화를 도모할 수 있다. 그러나, 콘택트 홀 형성 공정에서의 절연층의 에칭시에 콘택트 홀 기저면에 다른 절연층이 노출되어 있었다고 하면, 에칭이 깊숙이까지 진행되어 버릴 우려가 있다. 이 경우, 콘택트 홀 내벽면을 따라서 형성되는 제 2 도전층의 커버리지(coverage)가 나빠져서, 단선 불량, 신뢰성 불량 등의 원인으로 되는 것으로 생각된다. 이에 반하여, 본 발명의 경우, 적어도 콘택트 홀의 기저면의 하위 방향에 대응하는 영역에 제 1 절연층의 에칭에 대한 내성을 갖는 에칭 정지층이 마련되어 있기 때문에, 제 2 절연층, 제 1 절연층을 순차적으로 에칭했다고 하더라도, 에칭이 에칭 정지층에 도달한 시점에서 에칭이 정지하여, 그 이상 진행되지 않는다. 따라서, 콘택트 홀의 형상이 비정상적으로 깊게 되는 일이 없고, 그 내벽면을 따라 제 2 도전층이 확실히 형성되기 때문에, 신뢰성 저하의 문제를 방지할 수 있다.
상기 에칭 정지층의 구성 재료로서는, 제 1 절연층의 에칭에 있어서의 에칭 선택비가 충분하게 크게 되는 것이면, 도전막, 반도체 막을 막론하고 이용할 수 있다. 예컨대 액티브 매트릭스 방식의 전기 광학 장치에 있어서의 주사선 등의 배선, 또는 트랜지스터 등의 소자를 구성하는 도전막이나 반도체 막 중에서, 콘택트 홀의 기저면에 대응하는 위치에 형성할 수 있는 막이 있으면, 그 막을 이용하는 것이 바람직하다. 그 경우, 에칭 정지층을 형성하기 위한 목적으로만 특별한 공정을 마련할 필요가 없어, 제조 프로세스가 복잡하게 되지 않게 된다. 또, 상기 도전막 또는 상기 반도체 막은, 이들이 소자나 배선을 구성하여 전기적으로 기능하는 것일 필요는 없고, 다른 소자나 배선으로부터 전기적으로 절연되어 있는 것이면 좋다.
또한, 평면적으로 볼 때 콘택트 홀의 패턴이 제 1 도전층의 패턴의 외부 방향으로 확장되어 있으며, 콘택트 홀의 패턴이 확장된 측에 제 1 도전층과 동일한 층의 다른 패턴이 배치되어 있는 것이 바람직하다.
이 구성에 의하면, 제 1 도전층의 설계 룰(rule)이 변하지 않더라도, 예컨대 제 1 도전층과 제 2 도전층으로 이루어지는 인접 패턴을 촘촘히 배치하는 구성을 구체적으로 실현할 수 있어, 고 집적화를 도모할 수 있다.
본 발명의 반도체 장치는, 기판 상에, 제 1 절연층과, 상기 제 1 절연층 상에 형성된 제 1 도전층과, 상기 제 1 도전층을 덮도록 형성된 제 2 절연층과, 상기 제 2 절연층 상에 형성된 제 2 도전층과, 상기 제 2 절연층을 적어도 관통하는 콘택트 홀을 포함하고, 상기 제 1 도전층과 상기 제 2 도전층이 상기 콘택트 홀의 측 면의 일부 또는 기저면의 일부에서 접촉하는 것에 의해 상기 제 1 도전층과 상기 제 2 도전층이 전기적으로 접속된 접속부를 구비하며, 적어도 상기 콘택트 홀의 기저면의 하위 방향에 대응하는 영역에, 상기 제 1 절연층의 에칭에 대한 내성을 갖는 에칭 정지층이 형성된 것을 특징으로 한다.
에칭 정지층으로서는, 도전막, 반도체 막 중 어느 하나를 이용할 수 있다. 이들 도전막 또는 상기 반도체 막은, 소자나 배선을 구성하여 전기적으로 기능하는 것일 필요는 없고, 다른 소자나 배선으로부터 전기적으로 절연되어 있는 것이면 좋다. 또한, 평면적으로 볼 때에 콘택트 홀의 패턴이 제 1 도전층의 패턴의 외부 방향으로 확장되어 있으며, 콘택트 홀의 패턴이 확장된 측에 제 1 도전층과 동일한 층의 다른 패턴이 배치되어 있는 것이 바람직하다.
본 발명의 반도체 장치에 있어서도, 상기 본 발명의 전기 광학 장치와 같은 작용, 효과를 얻을 수 있어, 고 집적화에 대응할 수 있음과 동시에 신뢰성이 높은 접속부를 갖는 반도체 장치를 실현할 수 있다.
제 1 실시예
이하, 본 발명의 제 1 실시예를 도 1 (a), (b)를 참조하여 설명한다.
도 1 (a)는, 본 실시예의 액정 표시 장치(전기 광학 장치)에 있어서의 배선 사이의 접속부를 나타내는 평면도, 도 1 (b)는 도 1 (a)의 C-C' 선에 따르는 단면도이다. 본 실시예의 액정 표시 장치는 주변 회로를 내장한 액티브 매트릭스 방식 이며, 소자 기판과 대향 기판 사이에 액정이 유지되어 있다. 그리고, 소자 기판 상에 다수의 박막 트랜지스터 (Thin Film Transistor, 이하, TFT라 약기한다)를 갖고 있고, 이들 TFT을 구성하는 실리콘 층, 제 1 도전층, 제 2 도전층, 화소 전극 등의 도전막이 절연막을 거쳐서 기판 측으로부터 순서대로 형성되어 있다.
본 실시예에 있어서의 접속부(1)는, 평면적으로는 도 1(a)에 도시하는 바와 같이, 도시한 가로 방향으로 연장되는 제 1 도전층(2)과 도시한 세로 방향으로 연장되는 제 2 도전층(3)이 그 교차 개소에 마련된 콘택트 홀(4)을 거쳐서 접속된 것이다. 또, 이 접속부(1)의 우측에 제 2 도전층(3)과 거의 평행하게 연장되는 배선(5)은 인접 제 1 도전층이다. 단, 제 1 도전층(2)과 제 2 도전층(3)은 완전하게 교차하고 있는 것은 아니고, 제 1 도전층(2)의 단부는 제 2 도전층(3)의 폭 방향의 일부에서 제 2 도전층(3)과 겹치고 있을 뿐이다. 직사각형 형상의 콘택트 홀(4)은 제 2 도전층(3)의 폭 방향의 거의 중앙에 배치되며, 제 1 도전층(2)의 단부의 외부 방향(인접 제 1 도전층(5)측)으로 확장되어 있고, 콘택트 홀(4)의 일부에 제 1 도전층(2)이 겹쳐져 있다. 그리고, 콘택트 홀(4)의 패턴을 둘러싸도록 직사각형 형상의 에칭 정지층(6)이 마련되어 있다.
주변 회로를 내장한 액티브 매트릭스 방식의 액정 표시 장치를 상정하면, 주변 회로에 있어서, 배선과 배선의 접속부, 또는 배선과 소자의 접속부에 본 발명의 구성이 적용된다. 여기서는 도 1(a)에 도시하는 바와 같이 제 2 도전층(3)을 1 개로 하여, 제 1 도전층(2)만을 제 2 도전층(3)에 접속한 경우를 예를 들어 설명하였지만, 본 발명은 제 1 도전층이 1 개인 경우에 한정되지 않고, 제 1 도전층이 다수 개인 경우, 상기 제 1 도전층의 각각에 제 2 도전층을 접속하는 경우에도 적용할 수 있는 것이다.
단면 구조를 보면, 도 1 (b)에 도시하는 바와 같이 기판(7) 상에 하지 절연막(8), 제 1 절연막(9)가 순차적으로 적층되고, 제 1 절연막(9) 상에 제 1 도전층(2)이 형성되며, 제 1 도전층(2)을 덮도록 제 1 절연막(9) 상에 제 2 절연막(11)이 형성되어 있다. 그리고, 제 2 절연막(11)을 완전히 관통하고, 제 1 절연막(9)을 완전하게는 관통하지 않는 콘택트 홀(4)이 형성되어 있다. 즉, 콘택트 홀(9)의 기저면이 제 1 절연막(9)의 막 두께 방향의 도중에 위치하고 있으며, 콘택트 홀(9)의 하위 방향으로 제 1 절연막(9)이 잔존하고 있다. 또한, 콘택트 홀(4)의 측면의 일부에 제 1 도전층(2)의 단부가 위치하고 있으며, 콘택트 홀(4)의 내벽면을 따라 제 2 도전층(3)이 형성되고, 제 2 도전층(3)과 제 l 도전층(2)이 접촉하는 것에 의해, 이들 도전층(2, 3)이 전기적으로 접속되어 있다. 그리고, 하지 절연막(8) 상의 콘택트 홀(4) 기저면의 하위 방향에 대응하는 위치에 에칭 정지층(6)이 형성되어 있다. 이 에칭 정지층(6)은, 제 1 절연막(9)과의 에칭 선택비가 높고, 제 1 절연막(9)에 대한 에칭 내성이 충분히 높은 것이다.
또, 구체적인 구성 재료의 예로서는, 하지 절연막(8), 제 1, 제 2 절연막(9, 11)으로서 실리콘 산화막, 실리콘 질화막, 아크릴 등의 수지막 등이 이용되며, 제 1 도전층(2) 및 제 2 도전층(3)으로서 A1, Ta, Ti, Cr 등의 금속막, 또는 도전성을 갖는 다결정 실리콘 막 등이 이용되고, 에칭 정지층(6)으로서 실리콘 등의 반도체 막, 금속막 등의 여러 가지의 막이 이용된다. 단, 본 실시예의 경우, 에칭 정지층(6)으로서 TFT를 구성하는 반도체 층과 동일한 층으로 이루어지는 실리콘 막을 이용하는 것이 바람직하다. 본 실시예에 있어서, 에칭 정지층(6)으로서 이용한 실리콘 막은 TFT의 반도체 층과 일체의 것이 아니라, TFT의 반도체 층으로부터 고립된 별개의 패턴이다. 따라서, 이 에칭 정지층(6)은, 전기적으로는 플로팅 상태에 있다.
상기 구성의 접속부(1)를 형성할 때는, 제 1 도전층(2)을 덮도록 제 2 절연막(11)을 적층한 후, 주지의 포토리소그래피, 에칭 기술을 이용하여 제 2 절연막(11)의 에칭을 실행한다. 여기서, 제 1 도전층(2)의 단부가, 형성되고 있는 콘택트 홀(4)의 측면에 노출된다. 이어서, 콘택트 홀(4)을 보다 깊게 하여 다음 공정에서 형성되는 제 2 도전층(3)과의 접속을 확실하게 하기 위해서, 제 1 절연막(9)의 일부를 에칭한다. 도 1 (b)에서는 제 1 절연막(9)의 막 두께 방향의 일부분밖에 에칭되어 있지 않지만, 가령 제 1 절연막(9)의 막 두께 방향의 전부가 에칭되었다고 해도, 에천트(etchant)가 에칭 정지층(6)에 도달한 시점에서 에칭은 자연스럽게 정지한다. 그 후, 제 2 도전층(3)이되는 도전층을 성막하고, 패터닝함으로써 제 2 도전층(3)을 형성하면, 본 실시예의 접속부(1)가 완성된다.
또, 제 1 절연막(9)과 제 2 절연막(11)으로서 상이한 종류의 재료를 이용한 경우에는, 에천트를 바꿈으로써 상기 2 단계의 절연막 에칭을 실행할 수 있다. 제 1 절연막(9)과 제 2 절연막(11)으로서 동일한 종류의 재료를 이용한 경우에는, 에천트를 바꾸지 않고, 제 2 절연막(11)의 오버코팅 에칭으로 제 1 절연막(9)도 에칭되어, 도 1(b)와 같은 상태가 된다. 또한, 상이한 종류의 재료이더라도, 양자의 에칭 선택비가 작은 경우에는, 에천트를 바꾸지 않더라도 도 1 (b)와 같은 상태가 되는 것을 충분히 고려할 수 있다. 이러한 여러 가지의 경우에 있어서 본 실시예의 구성이 유효하게 된다.
본 실시예의 액정 표시 장치에 있어서는, 콘택트 홀(4)의 패턴을 제 1 도전층(2)의 단부의 외측으로 확장하게 하는 구성으로 하고, 이와 더불어 제 2 도전층(3)을 인접 제 1 도전층(5) 근방에 배치하는 것에 의해서 인접 패턴을 촘촘히 배치할 수 있어, 고 집적화를 도모할 수 있다. 예컨대, 게이트 층의 패턴 사이의 최소 공간 치수가 도 6(a)의 경우와 같이 S였다고 해도, 결과적으로 제 2 도전층(3)과 인접 제 1 도전층(5)의 간격을 도 6 (a)의 경우보다도 좁힐 수 있다. 이와 같이, 이 접속부(1)의 구성을 채용함으로써 인접 패턴을 촘촘히 배치할 수 있어, 고 집적화를 도모할 수 있다.
또한, 하지 절연막(8) 상의 콘택트 홀(4)의 기저면의 하위 방향에 대응하는 영역에 제 1 절연층(9)의 에칭에 대한 내성을 갖는 에칭 정지층(6)이 마련되어 있기 때문에, 제 1 절연층(9)의 에칭 시에 에천트가 에칭 정지층(6)에 도달한 시점에서 에칭이 정지하여, 그 이상 진행하는 일이 없다. 따라서, 콘택트 홀(4)이 매우 깊게 됨에 따라 콘택트 홀(4)의 최심부에서 제 2 도전층(3)을 구성하는 도전막의 커버리지가 나빠져, 제 2 도전층(3)이 단선하여 신뢰성이 저하되는 것과 같은 불량이 발생하지 않는다. 즉, 콘택트 홀(4)의 내벽면을 따라 제 2 도전층(3)이 확실하게 형성되기 때문에, 제 2 도전층(3)의 단선에 의한 신뢰성 저하의 문제를 방지할 수 있다.
제 2 실시예
이하, 본 발명의 제 2 실시예를 도 2 (a),(b)을 참조하여 설명한다.
도 2(a)는, 본 실시예의 액정 표시 장치(전기 광학 장치)에 있어서의 배선 사이의 접속부를 나타내는 평면도, 도 2(b)는, 도 2(a)의 D-D' 선에 따르는 단면도이다. 또, 도 3(a) 및 도 3(b)은, 도 2(a)와 대비하여 설명하기 위한 종래의 접속부를 나타내는 평면도이다. 본 실시예도 제 1 실시예와 마찬가지로, 주변 회로를 내장한 액티브 매트릭스 방식의 액정 표시 장치이며, 기판측으로부터 실리콘 층, 제 1 도전층, 제 2 도전층, 화소 전극 등의 도전막을 갖는 예를 들어 설명한다.
본 실시예의 접속부(31)는, 도 2(a)에 도시하는 바와 같이 도시한 세로 방향으로 대략 평행하게 연장되는 3 개의 제 1 도전층(32a, 32b, 32c) 중, 우측의 제 1 도전층(32a)을 타넘도록 하여 중앙의 제 1 도전층(32b)에 제 2 도전층(33)을 접속한 예이다. 주변 회로를 내장한 액티브 매트릭스 방식의 액정 표시 장치를 상정하면, 비디오 신호를 샘플링하는 입출력 배선부에서, 제 1 도전층(32a, 32b, 32c)이 비디오 신호를 공급하는 비디오 신호선에 대응하고, 제 2 도전층(33)이 샘플링을 위한 소자에 접속되는 배선에 대응한다. 비디오 신호선은 비트수에 따라 증가한다. 예컨대 비디오 신호선을 3 개로 전개하는 3 비트의 경우의 블럭도를 도 7에 나타낸다. 비디오 신호선(32a, 32b, 32c)이 대략 평행하게 배치되고, 각각의 비디오 신호선에 접속된 배선(33a, 33b, 33c)이 마련되며, 배선(33a, 33b, 33c)가 각각 샘플링 소자(71a, 71b, 71c)를 거쳐서 소스선에 접속되어 있다. 본 발명은, 비디오 신호선(32a, 32b, 32c)이 배선(33a, 33b, 33c)과 각각 접속되는 컨택트 부분에 적용된다. 샘플링 소자(71a, 71b, 71c)는 예컨대 TFT로 구성된다. 여기서는 도 2 (a)에 도시하는 바와 같이 제 1 도전층을 3 개로 하며, 그 중앙에 배치된 제 1 도전층(32b)에만 제 2 도전층(33)을 접속한 경우를 예로 들어 설명하지만, 본 발명은, 제 1 도전층이 3 개인 경우로만 한정되지 않고, 상술한 바와 같이 비트수에 따라 비디오 신호선(제 1 도전층)이 증대하여, 그 모든 비디오 신호선의 각각에 제 2 도전층을 접속하는 경우에도 적용할 수 있는 것이다.
도 2 (a)의 설명으로 되돌아간다. 중앙의 제 1 도전층(32b)의 폭 방향으로부터 양방향으로 확장되도록 콘택트 홀(34)이 형성되며, 콘택트 홀(34)의 패턴을 둘러싸도록 직사각형 형상의 에칭 정지층(35)이 마련되어 있다. 그리고, 제 2 도전층(33)이 에칭 정지층(35)의 패턴과 겹치도록 우측의 제 1 도전층(32a)을 타넘어 연장되고 있다.
단면 구조를 보면, 도 2(b)에 도시하는 바와 같이 기판(37) 상에 하지 절연막(38), 제 1 절연막(39)이 순차적으로 적층되며, 제 1 절연막(39) 상에 제 1 도전층(32a, 32b, 32c)가 형성되고, 이들 제 1 도전층(32a, 32b, 32c)을 덮도록 제 1 절연막(39) 상에 제 2 절연막(40)이 형성되어 있다. 그리고, 제 2 절연막(40)을 관통하는 콘택트 홀(34)이 형성되고, 콘택트 홀(34)의 기저면의 일부에 제 1 도전층(32b)이 위치하고 있으며, 콘택트 홀(34)의 내벽면을 따라 제 2 도전층(33)이 형성되고, 제 2 도전층(33)과 제 1 도전층(32b)이 접촉하는 것에 의해, 이들 배선이 전기적으로 접속되어 있다. 그리고, 하지 절연막(38) 상의 콘택트 홀(34) 기저면에 대응하는 위치에 에칭 정지층(35)이 형성되어 있다. 이 에칭 정지층(35)은 제 1 절연막(39)과의 에칭 선택비가 높아 제 1 절연막(39)에 대한 에칭 내성이 충분하게 높은 것이다. 즉, 본 실시예의 도 2(b)에서는, 제 1 실시예의 도 1 (b)와 달리, 콘택트 홀(34)의 개소에서 제 1 절연막(39)이 모두 에칭된 상태를 나타내고 있다.
또, 각 층의 구체적인 구성 재료로서는, 제 1 실시예에서 예시한 것과 동일한 것을 이용할 수 있다. 상기 구성의 접속부(31)를 형성하는 순서에 관해서도 제 1 실시예와 마찬가지다.
이 예와 같이, 1 개의 제 1 도전층을 타넘어 다른 제 1 도전층과 제 2 도전층을 접속하는 접속부를 설계하는 경우, 종래의 구조에서는, 도 3의 상측에 도시하는 바와 같이 콘택트 홀(44)이 완전하게 제 1 도전층(42b) 상에 위치하는 것과 같은 배치로 되어 있었다. 이에 반해, 도 3의 하측에 도시하는 바와 같이, 접속부를 마련할 제 1 도전층(42e)의 선폭을 가늘게 하여 제 1 도전층(42e)의 양측 방향으로 콘택트 홀(44)이 확장되는 구성을 채용하면, 게이트 층의 패턴 사이의 최소 공간 치수의 룰 S를 유지한 채로 양측의 제 1 도전층(42d, 42f)을 중앙의 제 1 도전층(42e) 근방에 치수 t 만큼 접근시킬 수 있기 때문에, 도 3의 상측의 구조와 비교하여 인접 패턴을 촘촘히 배치할 수 있어, 고 집적화를 도모할 수 있다. 본 실시예의 접속부(31)는 기본적으로 도 3의 하측의 구성을 채용한 것이어서, 이 고 집적화의 효과를 얻을 수 있다.
그리고 동시에, 콘택트 홀(34)의 기저면에 대응하는 영역에 제 1 절연막(39)의 에칭에 대한 내성을 갖는 에칭 정지층(35)이 마련되어 있기 때문에, 제 1 절연 막(39)의 에칭시에 에천트가 에칭 정지층(35)에 도달한 시점에서 에칭이 정지하여, 그 이상 진행하는 일이 없다. 따라서, 콘택트 홀(34)의 형상이 비정상적으로 깊게 되는 일이 없고, 그 내벽면을 따라 제 2 도전층(33)이 확실하게 형성되기 때문에, 제 2 도전층(33)의 단선에 의한 신뢰성 저하의 문제를 방지할 수 있다. 전술한 바와 같이, 예컨대 주변 회로를 내장한 액티브 매트릭스 방식의 액정 표시 장치의, 비디오 신호를 샘플링하는 입출력 배선부에 본 발명을 적용하면, 더 큰 고 집적화의 효과를 얻을 수 있다.
액정 표시 장치의 전체구성
본 실시예의 액정 표시 장치(100)는, 도 4, 도 5에 도시하는 바와 같이 TFT 어레이 기판(10)과 대향 기판(20)이 밀봉재(seal)(52)에 의해서 접합되고, 이 밀봉재(52)에 의해서 구획된 영역 내에 액정(50)이 봉입, 유지되어 있다. 밀봉재(52)의 형성 영역의 내측의 영역에는, 차광성 재료로 이루어지는 차광막(주변 구획)(53)이 형성되어 있다. 밀봉재(52)의 외측의 영역에는, 데이터선 구동 회로(201) 및 외부 회로 실장 단자(202)가 TFT 어레이 기판(10)의 한 변을 따라 형성되어 있고, 이 한 변에 인접하는 2 변을 따라 주사선 구동 회로(204)가 형성되어 있다. TFT 어레이 기판(10)의 남는 한 변에는, 화상 표시 영역의 양측에 마련된 주사선 구동 회로(204)의 사이를 접속하기 위한 복수의 배선(205)이 마련되어 있다. 또한, 대향 기판(20)의 모서리부의 적어도 1 개소에서는, TFT 어레이 기판(10)과 대향 기판(20) 사이에서 전기적 도통을 이루기 위한 기판간 도통재(206)가 배치되어 있다.
상기 실시예에서 언급했던 바와 같은 접속부(1, 31)는, 예컨대 데이터선 구동 회로(201), 주사선 구동 회로(204) 등의 주변 회로에 많이 이용되고 있다. 예컨대, 주변 회로에 DAC(Digital Analog Convertor) 등의 회로를 내장하는 경우, 주변 회로부의 디지털 데이터를 샘플링하는 래치의 입출력 배선부에서는, 비트수가 많아질수록, 제 2 도전층과 제 1 도전층의 콘택트 홀수가 비약적으로 증가하여, 입출력 배선부가 차지하는 면적이 증대해 버린다. 또한, 면적의 증대를 억제하고자 하면, 컨택트를 배치할 수 있는 여유가 없어진다. 이러한 점에 있어서, 본 발명에 의하면, 개개의 접속부에 대하여, 위에서 설명한 바와 같이 고 집적화를 도모할 수 있는 결과, 액정 표시 장치 전체로서 주변 회로를 소형화할 수 있기 때문에, 표시 영역 외부의 주변 영역을 좁게 하는 것에 의해 프레임의 협폭화를 도모될 수 있다라는 효과를 얻을 수 있다.
또, 본 발명의 기술 범위는 상기 실시예에 한정되는 것이 아니라, 본 발명의 취지를 일탈하지 않는 범위에 있어서 여러 가지의 변경을 가하는 것이 가능하다. 예컨대 제 1, 제 2 실시예에 있어서는, 하층 측의 제 1 도전층에 상층 측의 제 2 도전층을 접속하는 접속부에 대하여, 제 1 도전층보다도 하층 측에 있는 실리콘 층을 에칭 정지층으로 이용하는 예를 나타내었다. 이 예 대신에, 예컨대 같은 층 구성에 있어서, 하층 측의 제 2 도전층과 상층 측의 화소 전극을 접속하는 접속부의 경우는, 제 2 도전층보다도 하층 측에 있는 제 1 도전층을 에칭 정지층으로 이용하더라도 좋다. 기타, 여러 가지의 층을 이용하여 본 발명의 구성을 실현할 수 있다. 또한, 위에서는 액정 표시 장치로 대표되는 전기 광학 장치의 예를 들었지만, 본 발명은, 액정 표시 장치에 한정되지 않고, EL 소자를 탑재하는 표시 장치 등의 모든 전기 광학 장치, 또는 그 밖의 반도체 장치에 적용하는 것도 가능하다.
이상, 상세히 설명한 바와 같이, 본 발명에 의하면, 전기 광학 장치나 반도체 장치를 구성하는 각종 회로 등에 있어서, 인접 패턴을 촘촘하게 배치할 수 있어, 고 집적화를 도모할 수 있는 것과 동시에, 접속부의 콘택트 홀 형상이 비정상적으로 깊게 되는 일이 없이, 그 내벽면을 따라 도전층이 확실하게 형성되기 때문에, 신뢰성 저하의 문제를 방지할 수 있다.

Claims (9)

  1. 전기 광학 물질을 갖는 액티브 매트릭스형 전기 광학 장치로서,
    기판 상에, 제 1 절연층과,
    상기 제 1 절연층 상에 형성된 제 1 도전층과,
    상기 제 1 도전층을 덮도록 형성된 제 2 절연층과,
    상기 제 2 절연층 상에 형성된 제 2 도전층과,
    상기 제 2 절연층을 적어도 관통하는 콘택트 홀
    을 포함하되,
    상기 제 1 도전층과 상기 제 2 도전층이 상기 콘택트 홀의 측면의 일부 또는 저면의 일부에서 접촉하는 것에 의해 상기 제 1 도전층과 상기 제 2 도전층이 전기적으로 접속된 접속부를 구비하고,
    상기 콘택트 홀은 상기 제 1 도전층의 폭 방향으로부터 양쪽으로 돌출하도록 형성되고, 또한 당해 콘택트 홀의 저면의 아래쪽에 해당하는 영역에, 상기 콘택트 홀을 둘러싸는 형상을 갖고, 또한 상기 제 1 절연층의 에칭에 대한 내성을 갖는 에칭 정지층이 마련된 것
    을 특징으로 하는 전기 광학 장치.
  2. 제 1 항에 있어서,
    상기 에칭 정지층은 상기 액티브 매트릭스를 구성하는 박막 트랜지스터를 형성하는 도전막, 또는 반도체막 중 어느 하나로 이루어지는 것을 특징으로 하는 전기 광학 장치.
  3. 제 2 항에 있어서,
    상기 도전막 또는 상기 반도체막은 다른 소자 또는 배선으로부터 전기적으로 절연되어 있는 것을 특징으로 하는 전기 광학 장치.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    평면적으로 볼 때, 상기 콘택트 홀의 패턴은 상기 제 1 도전층의 패턴의 외부 방향으로 확장되어 있고, 상기 콘택트 홀의 패턴이 확장된 쪽에 상기 제 1 도전층과 동일한 층의 다른 도전 패턴이 배치되어 있는 것을 특징으로 하는 전기 광학 장치.
  5. 삭제
  6. 삭제
  7. 삭제
  8. 삭제
  9. 제 4 항에 있어서,
    상기 제 1 도전층은 비디오 신호선인 것을 특징으로 하는 전기 광학 장치.
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101100891B1 (ko) 2005-05-23 2012-01-02 삼성전자주식회사 박막트랜지스터 기판 및 이를 포함한 디스플레이장치
KR100820620B1 (ko) * 2005-08-05 2008-04-10 세이코 엡슨 가부시키가이샤 전기 광학 장치의 제조 방법
EP1819202B1 (en) * 2006-02-10 2011-04-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP5014869B2 (ja) * 2006-04-26 2012-08-29 共同印刷株式会社 湿度インジケータ用塗料とその製造方法、該塗料を用いてなる湿度インジケータ
KR101246830B1 (ko) 2006-06-09 2013-03-28 삼성디스플레이 주식회사 표시 장치 및 이의 구동 방법
KR20080008795A (ko) * 2006-07-21 2008-01-24 삼성전자주식회사 표시 기판 및 이를 구비한 표시 장치
JP2008041835A (ja) * 2006-08-03 2008-02-21 Nec Electronics Corp 半導体装置とその製造方法
JP5130711B2 (ja) 2006-12-26 2013-01-30 セイコーエプソン株式会社 電気光学装置及びその製造方法
US8563425B2 (en) * 2009-06-01 2013-10-22 Advanced Micro Devices Selective local interconnect to gate in a self aligned local interconnect process
CN110095889B (zh) * 2018-01-30 2022-06-17 瀚宇彩晶股份有限公司 显示面板及其制作方法

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63143845A (ja) 1986-12-08 1988-06-16 Hitachi Ltd 半導体集積回路装置
JPH07106416A (ja) 1993-08-20 1995-04-21 Gold Star Electron Co Ltd 半導体素子の配線構造
JPH07326666A (ja) 1994-05-30 1995-12-12 Nec Corp 金属配線の形成方法
KR100192589B1 (ko) 1996-08-08 1999-06-15 윤종용 반도체 장치 및 그 제조방법
JPH10163315A (ja) 1996-11-28 1998-06-19 Nec Ic Microcomput Syst Ltd 半導体回路装置
JPH10340953A (ja) 1997-06-09 1998-12-22 Nec Kyushu Ltd 半導体装置
JP3934236B2 (ja) 1998-01-14 2007-06-20 株式会社半導体エネルギー研究所 半導体装置およびその作製方法
JP3666305B2 (ja) 1999-06-14 2005-06-29 セイコーエプソン株式会社 半導体装置、電気光学装置及び半導体装置の製造方法
JP2001185617A (ja) 1999-12-24 2001-07-06 Seiko Epson Corp 半導体装置及びその製造方法
JP3669282B2 (ja) 2000-05-19 2005-07-06 セイコーエプソン株式会社 電気光学装置及び電子機器
KR100382729B1 (ko) * 2000-12-09 2003-05-09 삼성전자주식회사 반도체 소자의 금속 컨택 구조체 및 그 형성방법

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Publication number Publication date
KR20030091709A (ko) 2003-12-03
CN1259718C (zh) 2006-06-14
TW200408297A (en) 2004-05-16
US20040041152A1 (en) 2004-03-04
CN2686095Y (zh) 2005-03-16
CN1461054A (zh) 2003-12-10
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