KR100495603B1 - 실리콘 마이크로기계구조의 제작 - Google Patents

Abstract

한 물질과 귀금속 층(8)을 포함하는 마이크로구조의 상기 물질을, 제조 중 원하지 않는 갈바닉 에칭으로부터 보호하기 위한 방법으로서, 상기 마이크로구조 상에 상기 물질보다 낮은 산화환원 전위를 갖고 상기 귀금속 층(8)에 전기적으로 접속되는 희생 금속 층(12)을 형성하는 단계를 포함한다.

Description

실리콘 마이크로기계구조의 제작{FABRICATION OF SILICON MICRO MECHANICAL STRUCTURES}

본 발명은 실리콘 마이크로기계구조에 관한 것이며, 특히 액상 에칭 작업을 사용하여 그러한 구조를 제작하는 것에 관련된다. 더 구체적으로는, 본 발명은 원치 않는 갈바닉 에칭(galvanic etching)으로부터 그러한 구조를 보호함을 다룬다.

실리콘은 집적회로(Ics), 특히 대규모 집적 회로(VLSI) 소자 등과 같은 것들을 제작하는 반도체 기술에 사용된다. 그러한 부품을 생산하는 많은 단계는 플루오르화 수소산(HF)과 같은 강한 에칭액을 사용하는 습식 에칭공정을 포함한다.

그런데, 실리콘은 HF에 담가졌을 때 부식이 일어날 수 있다. 일반적으로 이러한 영향은 미약하나, VLSI 모듈을 제조할 때 쓰이는 실리콘의 통상적인 경우에서와 같이, Al, As, C, Ga, P, Sb 등과 같은 원소들로 실리콘을 고농도로 도핑하면 그 영향이 증대될 수 있다. 실리콘의 부식은 또한, 자외선(UV)광에 노출되거나 외부 전위에 의한 실리콘구조의 애노드 분극작용으로 인하여 증대될 수 있다.

HF 용액 속에서의 실리콘 에칭의 경우, pn 다이오드의 접합깊이 측정, 실리콘 전기연마, 그리고 다공성 실리콘 제작에 사용되는 바와 같은 자외선광에 노출될 때 다량 도핑된 실리콘이 부식될 수 있다.

그러한 부식은 또한 외부전압이나 조명의 사용 없이도 가중될 수 있다. 만일, 장치 안에서 실리콘의 일부가 귀금속, 예를 들어 금배선에 전기적으로 접속되어 있으면, 상기 장치가 HF 용액에 잠겨 졌을 때 실리콘 부분을 현격히 에칭시키기에 충분한 전위를 가진 갈바니 전지가 형성된다. 이러한 구성에서 귀금속은 캐소드, 실리콘은 애노드의 역할을 한다. 캐소드에서 양성자가 수소분자로 환원되고 그 결과 실리콘이 에칭될 것이다. 이러한 실리콘의 에칭은 용액의 산성도에 비례하여 증가하는데, 용액의 산성도가 높을수록 더 많은 양성자가 들어있기 때문이다.

HF 용액 속에서 실리콘과 금을 각각 애노드와 캐소드로 사용하였을 경우의 갈바니 전지 형성을 도 1에 나타내었다. 도 1은 전압(V)에 대한 전류(log i)의 변화를 나타낸다. Si n+와 금 사이의 부식 전위는, Si n+ 전류(애노드 측)와 금 전류(캐소드 측)를 나타내는 두 곡선의 교차점으로 나타낸다. 실리콘 표면의 산화환원 전위는 그것의 반응 화학성분에 관계된다. 불순물 유형과 농도(n, n⁺, p, p⁺)가 다르면 산화율도 다르고 따라서, 생성되는 전류도 다르다.

화학적 센서, 마이크로기계장치 및 광집적소자 등의 여러 실리콘 전기기계 마이크로시스템(MEMS, ElectroMechanical MicroSystems) 소자 속에는, 통상적으로 귀금속 배선과 실리콘의 조합이 사용된다. MEMS를 제조 시 귀금속은 프리 스탠딩 구조(free standing structures)를 만들기 위해 쓰여지는데 수산화칼륨 같이 상대적으로 강한 에칭액을 사용한다. Al과 같은 표준 금속들은 그러한 용액에 의해 에칭되어 버릴 것이다. 배선은 상기 구조의 제조 전에 완료되어야 한다는 것을 주의해야 하는데 이는 공정이 그 이후로 훨씬 더 어렵기 때문이다.

실리콘 산화물막은 그러한 장치에서 전기적 격리층, 패시베이션, 또는 마스킹 필름으로 광범하게 쓰인다. 공정의 마지막 과정에서 이 필름들을 패턴화 하거나 제거할 때, HF 기반 용액이 효과적이며 널리 쓰이는 습식 에칭액이다.

귀금속과 실리콘 부분이 HF의 존재하에 전기적으로 접속되어 있으면, 실리콘이 갈바니 전기에 의해 부식될 수 있다. 그러한 원치 않는 효과를 피하기 위해, HF 에칭 동안 귀금속이나 실리콘, 또는 양쪽 모두를 보호하기 위한 좋은 용액이 있어야 한다. 그러나, 다수의 MEMS 장치의 경우 그러한 보호가 항상 가능한 것은 아니다. 그러한 MEMS 장치는 보호막의 퇴적과 패턴화를 제한하는 프리 스탠딩 구조를 가질 수 있다.

그 외의 기존 기술에는 실리콘 구조와 금속 부분 사이에 전압을 가하여 실리콘의 환원적 분극으로 실리콘의 에칭을 막는 방법이 있다. 그러나, 그러한 기술을 사용하기 위하여서는, 모든 금속과 실리콘 구조가 전위를 공급하기 위하여 두 접촉지역에서 함께 접속되어야 한다. 이것은 많은 격리된 구조를 가진 소자들에겐 문제인데, 왜냐하면 매우 복잡하고 공간을 많이 차지하는 추가 배선이 요구될 수 있기 때문이다. 또한 이것으로 인하여 장치가 완성된 후 추가 배선을 제거하기 위한 에칭 단계가 이미 복잡한 공정에 추가로 필요하게되는 것은 당업자에게는 자명한 사실이다.

원치 않는 갈바닉 에칭으로부터 실리콘 마이크로기계구조를 보호할 방법을 제시하여, 상술한 현 기술의 결점을 극복해야 할 것이다. 또한 그러한 방법이 현행 공정에 쉽게 결합되는 것이 바람직할 것이다.

이하, 본 발명의 실시예에 대하여, 첨부 도면을 참조하여 설명할 것이다.

도 1은 HF 용액 내에서 실리콘과 금 사이의 전압에 대한 전류 변화를 나타내는 그래프.

도 2는 도 1과 같은 유형의 변화이나, 본 발명에 따른 방법에 의한 것을 나타내는 그래프.

도 3 은 종래 기술에 따라 제조한 캔틸레버를 나타내는 개략도.

도 4 는 본 발명에 따라 제조한 캔틸레버를 나타내는 개략도.

본 발명에 의하면, 제조 중에 일어나는 원치 않는 갈바닉 에칭으로부터 마이크로구조 물질을 보호하기 위한 방법이 제공되는데, 상기한 구조는 상기 물질과 귀금속 층을 포함하며, 그 방법은 상기 물질보다 더 낮은 산화환원 전위를 갖는 희생 금속 층을 상기 마이크로구조 상에 형성하는 단계를 포함하며, 상기 희생 금속 층은 상기 귀금속 층에 전기적으로 접속된다.

본 발명은 실리콘 마이크로기계구조를, 원치 않는 갈바닉 에칭으로부터 보호하여, 현 기술의 상술한 결점을 극복하는 방법을 유용하게 제공한다. 그런 방법은 기존의 공정에 쉽게 결합될 수 있다.

그 희생 금속 층은 알루미늄으로 될 수 있다. 그 물질은 실리콘을 포함할 수 있다. 본 발명의 실시예로는, 희생 금속 층이 상기한 구조의 일 측면에 형성되어 상기 귀금속 층에 접속시키는 단계를 포함하는 것이 있다. 희생 금속 층은 귀금속 층 상에 형성되어도 좋다. 희생 금속 층은 마이크로구조의 제조 후 에칭 액으로 제거될 수 있다. 그 희생 금속 층은 그러한 제조 후에 상기 마이크로구조 상에 남겨도 좋다. 희생 금속 층은 귀금속 층의 다른 부분에 각각 접속된 다수의 패드에 형성하여도 좋다.

본 발명의 다른 형태에 의하면, 한 물질, 귀금속 층 및 귀금속 층에 전기적으로 접속되고 상기 물질보다 낮은 산화환원 전위를 가진 희생 금속 층을 포함하는 마이크로구조가 제공된다.

본 발명의 바람직한 실시예에서는, 원치 않는 갈바닉 에칭(galvanic etching)으로부터 실리콘을 보호하는 새로운 방법을 제공한다. 본 발명은 다른 에칭액에도 적용할 수 있으나, 여기서부터는 HF 에칭액에 대해서만 설명하겠다.

상술한 바와 같이, 실리콘과 금을 각각 애노드와 캐소드로 사용한 경우, HF 용액 속에서의 갈바니 전지 형성을 도 1에 나타내었다. 도 1은 전압(V)에 대한 전류(log i)의 변화를 보여준다. Si n+ 전류(곡선 1, 애노드측)와 금 전류(곡선 2, 캐소드측)를 나타내는 두 곡선의 교차점이 Si n+와 금 사이의 부식 전위로 표시된다.

실리콘의 보호는, 집적 산화적 전극을 형성하는 희생층으로 실리콘을 환원적으로 보호하는 것에 기반한다. 실리콘보다 낮은 산화환원 전위를 갖고 있으며 귀금속 층에 전기적으로 접속된 희생 층을 퇴적함으로써, 부식 전위가 실리콘 전류 부식을 무시할 수 있는 정도의 전위로 이동하게된다.

이러한 영향은 도 2에 나타나 있는데, 알루미늄과 금을 각각 애노드와 캐소드로 사용한 경우 HF 용액 속에서의 갈바니 전지 형성을 보여준다. 도 1의 갈바니 전지와는 대조적으로, 부가적인 알루미늄 패드가 집적 산화적 전극으로서 접속되어 있다. 부식은 알루미늄 부식전류(곡선 3, 애노드측)와 금 전류(곡선 4, 캐소드측)를 각각 나타내는 두 곡선들의 교차점으로 정의된다. 부식 전위는 Al-Au 전지에 의해 고정되고, 이 전위에서 실리콘의 부식은 적다.

도 2에서 볼 수 있듯이, 실리콘 부식 전류는 부식전위가 log i의 더 높은 값으로 이동할 때 눈에 띄게 감소된다. 도 1의 "Si n+ 갈바니 전류"와 도 2의 "Si n+ 부식 전류"는 동일한 것에 해당함을 알게 될 것이다. Al은 부식 전위를 이동시키기 위한 바람직한 물질인데, 이는 상대적으로 낮은 산화환원 전위를 갖고 있기 때문이다. 그러나 Cr, Zn, Mg 등의 다른 물질도 사용될 수 있다.

일반적으로 용액(전해액)으로의 침적 시, B 물질에 전기적으로 접속된 A 물질(A의 산화환원 전위가 B의 것 보다 낮을 때)의 부식을 방지하기 위해서는, A보다 산화환원 전위가 더 낮은 C 물질이 B에 부착되어야 한다.

최저와 최고 산화환원 전위를 갖는 물질들이 부식 전위를 결정하며, 이 전위로부터 그 물질들에 연결된 다른 모든 물질들의 부식 전류가 결정된다. 각각의 부식 전위가 log i의 더 높은 값으로 이동했을 때 실리콘 부식 전류가 감소하는 것은 이 때문이다.

집적 애노드 전극의 역할을 하는 금속 희생 층을 가함으로써 이루어지는 이러한 캐소드 보호는, HF 용액의 공격으로부터 보호하기 위해 상기 구조를 매립하거나 캡슐화 할 필요가 없으며, 추가적인 배선도 필요 없다는 장점이 있다.

단 한가지 필요한 일은 희생 물질의 패드 층이나 필름을 상기 구조에 부가하는 것이다. 그 희생 물질은 보호해야 할 상기 구조의 측면에 배치하고 귀금속에 접속시킬 수도 있고, 또는 상기 구조의 상부에 인가하여 공간을 절약하게 할 수도 있다. 그 희생 패드는 에칭액에 닿는 면적이 매우 넓어야 하는데, 이는 에칭액과 희생 패드 간 경계면에서의 최대 전류밀도에 의해 그 효율성이 제한되지 않도록 하기 위함이다.

일단 에칭이 끝나면 희생 물질 층이 남는데, 이는 적당한 에칭액으로 에칭하여 없애거나 그대로 둘 수 있다. 그러나 후자의 경우, 남아있는 희생 층이 작용하는 전기 접속을 단락시키면 안 된다. 그러한 목적으로 희생 필름은 단락을 방지하도록 구성되어야 한다. 예를 들어, 희생 층은 귀금속 층의 퇴적 후에 곧바로 퇴적하여 동시에 구성할 수 있다.

도 3과 도 4는, 자기저장 기술에 사용하기 위한 캔틸레버/팁 구조(6)의 제조에 본 발명을 적용하는 것을 나타낸다. 여기서 금 배선(8)은 고농도로 도핑된 실리콘 캔틸레버(10)에 접속되어 있고, 제작과정의 마지막 단계에서, 잔존하는 모든 실리콘 산화물 보호물, 특히 고농도로 도핑된 부분을 제거하기 위해 최종적인 HF 기반 에칭이 필요하다. 도 3에서는, 아무런 희생적 알루미늄 패드도 부가되지 않았으며 HF 에칭 후에 실리콘 캔틸레버(6)가 부식된 것을 볼 수 있는 반면에, 도 4는 금 배선(8)에 접속된 부가적인 알루미늄 층(12)을 사용할 때 부식이 거의 일어나지 않았음을 나타낸다.

여기까지 설명한 본 발명의 실시예에서는, 희생 알루미늄 층이 집적 애노드전극에 적용된다. 그러나, 본 발명이 집적 시스템 제조에 있어서, 원치 않는 갈바닉 에칭으로부터 보호하기 위한 보충적 도구로 널리 사용될 수 있음을 알 수 있을 것이다. 다른 유형의 갈바니 전지가 다른 물질과 에칭액으로 형성될 수도 있다. 본 발명은 상술한 바와 같이 종래의 보호 기술에 수반된 문제점을 극복하였기 때문에 특히 MEMS 응용에 있어서 유용하게 사용되는데, 절대로 이에 한정되지는 않는다. 본 발명은 또한, 주로 구리(높은 산화 환원 전위를 갖고 있음) 배선과 절연 웨이퍼(기본적으로 트랜지스터들이 완전히 격리되어 있음) 상의 실리콘이 갈바닉 습식 에칭 문제를 초래하게 되는 CMOS 경우에도 적용할 수 있다.

본 발명은 또한, 새로이 부상하고 있는 RF 기계 필터 디자인 등의 마이크로 전자회로로 MEMS 장치를 집적하는 경우에도 바람직하다.

본 발명은 다공성 실리콘에 응용해도 좋을 것인데 왜냐하면 실리콘 도핑유형과 농도에 관계 없이 다공성과 무공성 부분을 제조하는데 융통성이 증가되기 때문이다.

Claims (13)

1. 한 물질과 귀금속 층(8)을 포함하는 마이크로구조의 상기 물질을, 제조 중에 일어나는 원치 않는 갈바닉 에칭(galvanic etching)으로부터 보호하는 방법에 있어서,

   상기 마이크로구조 상에 상기 물질보다 산화환원 전위가 낮은 희생 금속 층(12)을 형성하는 단계 - 상기 희생 금속 층은 상기 귀금속 층(8)에 전기적으로 접속됨 - 를 포함하는 것을 특징으로 하는 마이크로구조의 물질을 보호하는 방법.
2. 제1항에 있어서, 상기 희생 금속 층(12)이 알루미늄으로 된 것을 특징으로 하는 마이크로구조의 물질을 보호하는 방법.
3. 제1항에 있어서, 상기 물질이 실리콘을 포함하는 것을 특징으로 하는 마이크로구조의 물질을 보호하는 방법.
4. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 희생 금속 층(12)을 상기 마이크로구조의 일 측면에 형성하여 상기 귀금속 층(8)에 접속시키는 단계를 포함하는 것을 특징으로 하는 마이크로구조의 물질을 보호하는 방법.
5. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 희생 금속 층(12)을 상기 귀금속 층(8) 상에 형성하는 단계를 포함하는 것을 특징으로 하는 마이크로구조의 물질을 보호하는 방법.
6. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 희생 금속 층(12)을 상기 마이크로구조의 제조 후에 에칭액으로 제거하는 단계를 포함하는 것을 특징으로 하는 마이크로구조의 물질을 보호하는 방법.
7. 제1항 내지 제3항 중 어느 한 항에 있어서, 상기 희생 금속 층(12)을 상기 마이크로구조의 제조 후 그 위에 그대로 남겨 두는 것을 특징으로 하는 마이크로구조의 물질을 보호하는 방법.
8. 제7항에 있어서, 상기 귀금속 층의 다른 부분에 각각 접속된 복수의 패드에 희생 금속 층(12)을 형성하는 단계를 포함하는 것을 특징으로 하는 마이크로구조의 물질을 보호하는 방법.
9. 실리콘을 포함하는 물질, 상기 귀금속 층(8), 귀금속 층(8)에 전기적으로 접속되어 있고 상기 물질보다 낮은 산화환원 전위를 갖는 희생 금속 층(12)을 포함하며,

   상기 희생 금속 층(12)은 상기 마이크로구조가 에칭액에 노출될 경우 상기 희생 금속층(12)이 상기 에칭액에 접촉하도록 배치되는 것을 특징으로 하는 마이크로구조.
10. 제9항에 있어서, 상기 희생 금속 층(12)은 알루미늄인 것을 특징으로 하는 마이크로구조.
11. 제9항 또는 제10항에 있어서, 상기 희생 금속 층(12)은 상기 귀금속 층(8)상에 배치된 것을 특징으로 하는 마이크로구조.
12. 제9항 또는 제10항에 있어서, 상기 희생 금속 층(12)은 상기 마이크로구조의 일 측면에 배치되고 상기 귀금속 층(8)에 접속된 것을 특징으로 하는 마이크로구조.
13. 제12항에 있어서, 상기 희생 금속 층(12)은 상기 귀금속 층(8)의 다른 부분에 각각 접속된 복수의 패드를 포함하는 것을 특징으로 하는 마이크로구조.