KR100468170B1 - 반도체레이저소자및그설계방법 - Google Patents

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Abstract

반도체 레이저 소자는, 제1 도전형의 클래드층과, 활성층과, 제2 도전형의 클래드층과, 전류 통로를 제한함과 동시에, 전류 통로를 형성하는 소정폭(W)의 스트라이프형 개구부를 지니고 또한 제2 도전형의 클래드층 보다 큰 밴드 갭을 지니고 제 2 도전형의 클래드층 보다도 작은 굴절율을 갖는 전류 블록층을 구비한다. 활성층에서의 개구부에 대응하는 영역의 실효 굴절율과 활성층에서의 개구부의 양측에 대응하는 영역의 실효 굴절율의 차(△n) 및 개구부의 폭(W)이 소정의 관계를 만족하도록 설정된다. 실효 굴절율의 차(△n)는, 전류 블록층의 A1 조성비 및 제2 도전형의 클래드층의 개구부의 양측 부분에서의 두께를 선택함으로써 설정된다.

Description

반도체 레이저 소자 및 그 설계 방법
본 발명은, 반도체 레이저 소자 및 그 설계 방법에 관한 것이다.
최근, 낮은 동작 전류로 동작 가능한 반도체 레이저 소자의 연구 개발이 활발히 행해지고 있다. IEEE JOURNAL OF SELECTED TOPICS IN QUANTUM ELECTRONICS, VOL. 1, NO. 2. pp. 102-109, 1995에는, 투명한 전류 블록층을 채용한 실 굴절율 가이드형 반도체 레이저에서, 그 동작 전류를 저감할 수 있는 것이 보고되고 있다.
이러한 실 굴절율 가이드형 반도체 레이저 소자에서는, 실효 굴절율차가 어느 정도 큰 쪽이 횡모드가 안정하다고 생각되어진다. 예를 들면, 상기 문헌에서는, 실효 굴절율차가 약 5x10-3정도로 되어 있다.
그러나, 상기한 바와 같은 투명한 전류 블록층을 채용한 실 굴절율 가이드형 반도체 레이저 소자에서는, 기본 횡모드 발진으로 보다 광 출력을 크게 하는 것이 곤란하다.
또한, 상기한 실 굴절율 가이드형 반도체 레이저 소자에서는, 공진기 내부의 손실을 저감할 수 있기 때문에, 고 광 출력화가 가능하다. 그러나, 광 자기 기록 매체나 상변화형 광 기록 매체등의 재기입가능한 광학 기록 매체용의 광원으로서 반도체 레이저 소자를 광 픽업 장치에 이용하는 경우, 반도체 레이저 소자의 고출력화가 필요하다. 또한, 4배 이상의 속도로 기입을 행하는 경우, 반도체 레이저 소자의 출력으로서는 적어도 기본 횡모드 발전으로 최고 광출력이 70 mW 이상이고, 더구나 광 픽업 장치로의 탑재시에 있어서의 노이즈 특성등을 저감하기 위해서 수평 방향의 수평 빔 확대각(θ H)이 6.5도 이상인 것이 요구된다.
본 발명의 목적은, 기본 횡모드 발진으로 높은 광 출력을 얻을 수 있는 반도체 레이저 소자 및 그 설계 방법을 제공하는 것이다.
본 발명의 다른 목적은, 기본 횡모드 발진으로 최고 광 출력을 크게 하고 또한 수평 방향의 수평 빔 확대각(θH)을 크게 하는 것이 가능한 반도체 레이저 소자 및 그 설계 방법을 제공하는 것이다.
본 발명에 따른 반도체 레이저 소자는, 제1 도전형의 클래드층과, 활성층과, 제2 도전형의 클래드층과, 전류 통로를 제한함과 동시에, 전류 통로를 형성하는 소정폭의 스트라이프형 개구부를 지니고, 또한 제2 도전형의 클래드층 보다도 큰 밴드 갭을 지니고 제2 도전형 클래드층 보다도 작은 굴절율을 갖는 전류 블록층을 이 순서대로 포함하고, 제2 도전형의 클래드층은, 평탄부와, 평탄부상의 스트라이프형의 리지부를 지니고, 리지부는 전류 블록층의 개구부내에 위치하고, 전류 블록층은, 평탄부 상면 및 리지부 측면을 덮도록 형성되고, 활성층에서의 개구부에 대응하는 영역(즉, 발광 영역중의 개구부에 대향하는 영역 또는/및 발광 영역중의 개구부를 포함하는 영역)의 실효 굴절율과 활성층에서의 개구부의 양측에 대응하는 영역(즉, 발광 영역중의 개구부의 양측에 대향하는 영역 또는/및 발광 영역중의 개구부의 양측을 포함하는 영역)의 실효 굴절율과의 차(△n) 및 개구부의 폭(W)[μm]이,
△n ≥ 2 × 10-3,
W ≤ -1.6 x 103 x △n + 9.3, 및
W ≥ 3.0
의 관계를 만족한다.
이 경우, 소위 리지 도파형 반도체 레이저 소자가 제공된다. 리지부의 폭은, 활성층측으로부터 반대측에 도달함에 따라서 작아져도 좋다.
본 발명의 반도체 레이저 소자에서는, 낮은 동작 전류와 기본 횡모드 발진으로 높은 광출력을 얻을 수 있다. 예를 들면, 100 mW 이상의 광 출력을 얻는 것이 가능해진다.
또한, 실효 굴절율의 차(△n)가 2x10-3 이상이기 때문에, 실 굴절율 가이드형이 양호하게 유지된다. 개구부의 폭(W)은 3.0 ㎛ 이상이기 때문에, 높은 신뢰성을 얻을 수 있다.
실효 굴절율의 차(△n) 및 개구부의 폭(W)은,
W ≤ -1.5 x 103 x △n + 8.55
의 관계를 만족하는 것이 보다 바람직하다. 이 경우, 기본 횡모드 발진으로 150 mW 이상의 광 출력을 얻을 수 있다.
제1 도전형의 클래드층은 AlxGa1-xAs로 이루어지고, 활성층은 AlqGa1-qAs(1＞x＞q≥0)로 이루어지고, 제2 도전형의 클래드층은 AlyGa1-yAs ( y＞q )로 이루어지고, 전류 블록층은 A1zGa1-zAs로 이루어져도 좋다.
이 경우, 낮은 동작 전류와 기본 횡모드 발진으로 높은 광 출력을 얻을 수 있다. 예를 들면, 기본 횡모드 발진으로 100 mW 이상의 광 출력을 얻을 수 있다.
실효 굴절율의 차(△n)는, 전류 블록층의 A1 조성비(z) 및 제2 도전형의 클래드층의 개구부의 양측 부분에서의 두께를 선택함으로써 설정되어도 좋다.
제1 도전형의 클래드층와 A1 조성비(x) 및 제2 도전형의 클래드층의 A1 조성비(y)는, 0.4 이상 0.6 이하인 것이 바람직하다.
전류 블록층의 A1 조성비(z)는 제2 도전형의 클래드층의 A1 조성비(y) 보다도 큰 것이 바람직하다. 전류 블록층의 A1 조성비(z)와 제2 도전형 클래드층의 A1 조성비(y)와의 차는 0.02 이상인 것이 보다 바람직하다. 이 경우, 양호한 실효 굴절율차를 용이하게 실현할 수 있다.
전류 블록층의 A1 조성비(z)는 0.6 이하인 것이 바람직하다. 이에 따라, 전류 블록층의 결정성이 양호하게 되기 때문에, 이 전류 블록층상에 형성되는 층의 결정성도 좋아진다. 이 결과, 신뢰성이 높은 반도체 레이저 소자를 제공할 수 있다.
전류 블록층은, 적어도 제1 도전형의 층을 포함하는 것이 바람직하다. 이 경우, 이 전류 블록층의 제1 도전형의 층과 제2 도전형의 클래드층이 상호 역 도전형이 되기 때문에, 충분한 전류 저지를 행할 수 있다. 전류 블록층이, 제1 도전형의 층만으로 이루어져도 좋다.
전류 블록층은, 활성층상에 형성된 제1 층과, 제1 층상에 형성된 제2 층을 포함하고, 제2층은 제1 도전형이고, 제1 층은 제2층 보다도 낮은 불순물 농도를 가져도 좋다. 이 경우, 전류 블록층으로부터 활성층으로의 불순물 확산을 방지할 수 있다. 특히, 제1 층이 도핑되지 않은 층인 것이 바람직하다.
전류 블록층이 제1 도전형의 층으로 이루어지는 경우, 활성층측에 근접할수록 불순물 농도가 작아져도 좋다.
또한, 제2 도전형의 클래드층중에는, 에칭 정지층 등의 두께가 300 Å 이하의 다른 층이 개재되어도 실효 굴절율차에 거의 영향이 없기 때문에 좋다.
또한, 전류 블록층상은, 발진광을 흡수하는 제1 도전형의 전류 블록층을 구비해도 좋다.
또, 제1 도전형의 클래드층은, 제1 도전형의 반도체 기판상에 형성되는 것이 바람직하고, AlGaAs 계 반도체 레이저 소자에서는, GaAs 기판을 이용하는 것이 바람직하다.
활성층은 단일 양자 웰층으로 이루어진 단일 양자 웰 구조를 가져도 좋고, 양자 웰층과 장벽층이 교대로 적층되는 다중 양자 웰 구조를 가져도 좋고, 양자 효과를 갖지 않은 단일의 층이라도 좋다.
AlGaAs계 반도체 레이저 소자의 다중 양자 웰 구조는, AlqGa1-qAs (1＞X＞q≥0,1＞y＞q≥0)로 이루어진 양자 웰층과, AlpGa1-pAs (x≥p＞q, y≥p＞q )로 이루어진 장벽층을 포함해도 좋다.
반도체 레이저 소자가, 기본 횡모드 발진으로 100 mW 이상의 광 출력을 달성하는 것이 바람직하다. 반도체 레이저 소자가 기본 횡모드 발진으로 150 mW 이상의 광 출력을 달성하는 것이 보다 바람직하다.
본 발명에 따른 다른 반도체 레이저 소자의 설계 방법은, AlxGa1-xAs로 이루어지는 제1 도전형의 클래드층과, AlqGa1-qAs (1＞x＞q≥0)로 이루어지는 활성층과, AlyGa1-yAs ( y＞q ) 로 이루어지는 제2 도전형의 클래드층과, 전류 통로를 제한함과 동시에, 전류 통로를 형성하는 소정폭의 스트라이프형 개구부를 지니고, 또한 AlzGa1-zAs (1≥z＞y)로 이루어지는 전류 블록층을 이 순서대로 포함하는 반도체 레이저 소자의 설계 방법에 있어서, 기본 횡모드 발진으로 소정의 광 출력을 얻을 수 있도록, 활성층에서의 개구부에 대응하는 영역의 실효 굴절율과 활성층에서의 개구부의 양측에 대응하는 영역의 실효 굴절율과의 차(△n) 및 개구부의 폭(W)을 설정하는 단계와, 실효 굴절율의 차(△n)를 얻을 수 있도록 전류 블록층의 Al 조성비(z) 및 제2 도전형의 클래드층의 개구부의 양측 부분에서의 두께를 선택하는 단계를 포함한다.
이에 따라, 낮은 동작 전류로 또한 기본 횡모드 발진으로 고 광 출력을 달성하는 반도체 레이저 소자를 얻을 수 있다.
설정하는 단계는, 실효 굴절율의 차(△n) 및 개구부의 폭(W)[㎛]을 △n≥2x 10-3,
W ≤ -1.6 x 103 x △n + 9.3
의 관계를 만족하도록 설정하는 것이 포함되는 것이 바람직하다. 이에 따라, 기본 횡모드 발진으로 100 mW 이상의 광 출력을 달성하는 반도체 레이저 소자를 얻을 수 있다.
설정하는 단계는, 실효 굴절율의 차(△n) 및 개구부의 폭(W)[㎛]을
W ≤ -1.5 x 103 x △n + 8.55
의 관계를 만족하도록 설정하는 것을 포함하는 것이 보다 바람직하다. 이에 따라, 기본 횡모드 발진으로 150 mW 이상의 광 출력을 달성하는 반도체 레이저 소자를 얻을 수 있다.
설정하는 단계는, 개구부의 폭(W)을 3.0 ㎛ 이상으로 설정하는 것을 포함하는 것이 바람직하다. 이에 따라, 높은 신뢰성의 반도체 레이저 소자를 얻을 수 있다. 제2 도전형의 클래드층은, 평탄부와, 평탄부상의 스트라이프형의 리지부를 지니고, 리지부는 전류 블록층의 개구부내에 위치되고, 전류 블록층은, 평탄부 상면 및 리지부 측면을 덮도록 형성되어도 좋다. 이 경우, 소위 리지 도파형 반도체 레이저 소자가 제공된다. 리지부의 폭은 활성층측으로부터 반대측에 도달함에 따라 작아져도 좋다.
본 발명의 또 다른 반도체 레이저 소자는, 제1 도전형의 클래드층과, 활성층과, 제2 도전형의 클래드층과, 전류 통로를 제한함과 동시에, 전류 통로를 형성하는 소정폭의 스트라이프형 개구부를 지니고, 또한 제2 도전형의 클래드층 보다도 큰 밴드 갭을 지니고 제2 도전형의 클래드층 보다도 작은 굴절율을 갖는 전류 블록층을 순서대로 포함하고, 제2 도전형의 클래드층은, 평탄부와, 평탄부상의 스트라이프형의 리지부를 지니고, 리지부는 전류 블록층의 개구부내에 위치하고, 전류 블록층은 평탄부 상면 및 리지부 측면을 덮도록 형성되어, 활성층에서의 개구부에 대응하는 영역의 실효 굴절율과 활성층에서의 개구부의 양측에 대응하는 영역의 실효 굴절율과의 차(△n) 및 개구부의 폭(W)[㎛]이,
2.4 × 10-3 ≤ △n ≤ 3.5 × 10-3,
W ≥ 2.5,
W ≤ -1.33 x 103 x △n +8.723,및
W ≤ 2.25 x 103 x △n - 2.8
의 관계를 만족한다.
이 경우, 소위 리지 도파형 반도체 레이저 소자가 제공된다. 리지부의 폭은, 활성층측으로부터 반대측에 도달함에 따라 작아진다.
본 발명의 반도체 레이저 소자에서는, 기본 횡모드 발진으로 높은 최고 광 출력 및 큰 수평 빔 확대각을 얻을 수 있다. 기본 횡모드 발진으로 최고 광 출력을 예를 들면 70 mW 이상으로 크게 하는 것이 가능해짐과 동시에, 수평 빔 확대각을 예를 들면 6.5도 이상으로 크게 하는 것이 가능해진다.
실효 굴절율의 차(△n) 및 개구부의 폭(W)[㎛]이,
W ≤ -1.33 x 103 x △n + 7.923
의 관계를 만족하는 것이 보다 바람직하다. 이 경우, 기본 횡모드 발진으로 100 mW 이상의 최고 광 출력이 달성된다.
실효 굴절율의 차(△n) 및 개구부의 폭(W)[㎛]이,
W ≤ 2.25 x 103 x △n - 3.175
의 관계를 만족하는 것이 보다 바람직하다. 이 경우, 수평 빔 확대각을 7도 이상으로 크게 하는 것이 가능해진다.
제1 도전형의 클래드층은 AlxGa1-xAs로 이루어지고, 활성층은 AlqGa1-qAs(1＞x＞q≥0)로 이루어지고, 제2 도전형의 클래드층은 AlyGa1-yAs (y＞q)로 이루어지고, 전류 블록층은 AlzGa1-zAs 로 이루어져도 좋다.
이 경우, 기본 횡모드 발진으로 70 mW 이상의 최고 광 출력을 얻을 수 있음과 동시에, 수평 빔 확대각을 6.5도 이상으로 할 수 있다.
실효 굴절율의 차(△n)는, 전류 블록층의 Al 조성비(z) 및 제2 도전형의 클래드층의 개구부의 양측 부분에서의 두께를 선택함으로써 설정되어도 좋다.
제1 도전형의 클래드층의 A1 조성비(x) 및 제2 도전형의 클래드층의 A1 조성비(y)는, 0.4 이상 0.6 이하인 것이 바람직하다.
전류 블록층의 A1 조성비(z)는 제2 도전형의 클래드층의 A1조성비(y) 보다도 큰 것이 바람직하다. 전류 블록층의 A1 조성비(z)와 제2 도전형의 클래드층의 A1 조성비(y)와의 차가 0.02 이상인 것이 보다 바람직하다. 이 경우, 양호한 실효 굴절율차를 용이하게 실현할 수 있다.
전류 블록층의 A1 조성비(z)는 0.6 이하인 것이 바람직하다. 이에 따라, 전류 블록층의 결정성이 양호하게 되기 때문에, 이 전류 블록층상에 형성되는 층의 결정성도 좋아진다. 이 결과, 고신뢰성의 반도체 레이저 소자를 제공할 수 있다.
전류 블록층은 적어도 제1 도전형의 층을 포함하는 것이 바람직하다. 이 경우, 이 전류 블록층의 제1 도전형의 층과 제2 도전형의 클래드층이 상호 역 도전형이 되기 때문에, 충분한 전류 저지를 행할 수 있다. 전류 블록층은, 제1 도전형의 층만으로 이루어져도 좋다.
전류 블록층은, 활성층상에 형성된 제1 층과, 제1 층상에 형성된 제2 층을 포함하고, 제2 층은 제1 도전형이고, 제1 층은 제2 층 보다도 낮은 불순물 농도를 갖더라도 좋다. 이 경우, 전류 블록층으로부터 활성층으로의 불순물 확산을 방지할 수 있다. 특히, 제1 층이 도핑되지 않은 층인 것이 바람직하다.
전류 블록층이 제1 도전형의 층으로 이루어진 경우, 활성층측으로 근접할수록 불순물 농도가 작아져도 좋다.
또한, 제2 클래드층중에는, 에칭 정지층등의 두께가 300Å이하의 다른 층이 개재되어도 실효 굴절율차에 거의 영향이 없기 때문에 좋다.
또한, 전류 블록층상은, 발진광을 흡수하는 제1 도전형의 전류 블록층을 구비해도 좋다.
또, 제1 도전형의 클래드층은, 제1 도전형의 반도체 기판상에 형성되는 것이 바람직하고, A1GaAs계 반도체 레이저 소자에서는, GaAs 기판을 이용하는 것이 바람직하다.
활성층은 단일 양자 웰층으로 이루어진 단일 양자 웰 구조를 가져도 좋고, 양자 웰층과 장벽층이 교대로 적층되는 다중 양자 웰 구조를 가져도 좋고, 양자 효과를 갖지 않은 단일의 층이라도 좋다.
A1GaAs계 반도체 레이저 소자의 다중 양자 웰 구조는, A1qGa1-qAs (1＞X＞q≥0, 1＞y＞q≥0)로 이루어진 양자 웰층과, AlpGa1-pAs (x≥p＞q, y≥p＞q)로 이루어진 장벽층을 포함해도 좋다.
반도체 레이저 소자가, 기본 횡모드 발진으로 70 mW 이상의 최고 광출력을 달성하는 것이 바람직하다. 반도체 레이저 소자가, 기본 횡모드 발진으로 100 mW 이상의 최고 광출력을 달성하는 것이 보다 바람직하다. 또한, 반도체 레이저 소자가 6.5도 이상의 수평 빔 확대각을 달성하는 것이 바람직하다. 또한, 반도체 레이저 소자가 7도 이상의 수평 빔 확대각을 달성하는 것이 보다 바람직하다.
또, 빔이 원에 가까운 쪽이 장치의 광학적 설정을 용이하게 행할 수 있다. 수직빔 확대각은, 수평 빔 확대각에 비교해서 크고, 예를 들면 15 내지 30도 정도이기 때문에, 수평 빔 확대각은 수직빔 확대각과 동일한 정도까지 커도 좋다.
추가적으로, 공진기 길이는 짧은 쪽이 수평 빔 확대각을 약간 크게 할 수 있게 된다. 한편, 공진기 길이가 거의 300㎛ 보다도 작으면, COD (순간 광학 손실)의 레벨이 낮아진다. 따라서, 공진기 길이는 거의 300 ㎛ 이상 거의 600 ㎛ 이하의 범위내인 것이 바람직하다.
본 발명의 또 다른 반도체 레이저 소자의 설계 방법은, AlxGa1-xAs로 이루어진 제1 도전형의 클래드층과, AlqGa1-qAs (1＞x＞q≥0) 로 이루어진 활성층과, AlyGa1-yAs ( y＞q )로 이루어진 제2 도전형의 클래드층과, 전류 통로를 제한함과 동시에, 전원 통로를 형성하는 소정폭의 스트라이프형 개구부를 지니고, AlzGa1-zAs (1≥z＞y)로 이루어진 전류 블록층을 이 순서대로 포함하는 반도체 레이저 소자의 설계 방법에 있어서, 기본 횡모드 발진으로 소정의 최고 광출력 및 소정의 수평 빔 확대각을 얻을 수 있도록, 활성층에서의 개구부에 대응하는 영역의 실효 굴절율과 활성 층에서의 개구부의 양측에 대응하는 영역의 실효 굴절율과의 차(△n) 및 개구부의 폭(W)을 설정하는 단계와, 실효 굴절율의 차(△n)를 얻을 수 있도록 전류 블록층의 A1 조성비(z) 및 제2 도전형의 클래드층의 개구부의 양측 부분에서의 두께를 선택하는 단계를 포함한다.
이에 따라, 기본 횡모드 발진으로 높은 최고 광출력 및 큰 수평 빔 확대각을 달성하는 반도체 레이저 소자를 얻을 수 있다.
설정하는 단계는, 실효 굴절율의 차(△n) 및 개구부의 폭(W)[㎛]을 2.4 × 10-3 ≤ △n ≤ 3.5 × 10-3,
W ≥ 2.5,
W ≤ -1.33 x 103 x △n + 8.723, 및
W ≤ 2.25 x 103 x △n - 2.8
의 관계를 만족하도록 설정하는 것을 포함하는 것이 바람직하다. 이에 따라, 기본 횡모드 발진으로 70 mW 이상의 최고 광 출력 및 6.5도 이상의 수평 빔 확대각을 달성하는 반도체 레이저 소자를 얻을 수 있다.
설정하는 단계는, 실효 굴절율의 차(△n) 및 개구부의 폭(W)[㎛]을
W ≤ -1.33 x 103 x △n + 7.923
의 관계를 만족하도록 설정하는 것을 포함하는 것이 보다 바람직하다. 이 경우, 기본 횡모드 발진으로 100 mW 이상의 최고 광출력을 달성하는 반도체 레이저 소자를 얻을 수 있다.
설정하는 단계는, 실효 굴절율의 차(△n) 및 개구부의 폭(W)[㎛]을
W ≤ 2.25 x 103 x △n - 3.175
의 관계를 만족하도록 설정하는 것을 포함하는 것이 보다 바람직하다. 이 경우, 7도 이상의 수평 빔 확대각을 달성하는 반도체 레이저 소자를 얻을 수 있다.
제2 도전형의 클래드층은, 평탄부와, 평탄부상의 스트라이프형의 리지부를 지니고, 리지부는 전류 블록층의 개구부내에 위치하고, 전류 블록층은, 평탄부 상면 및 리지부 측면을 덮도록 형성되어도 좋다. 이 경우, 소위 리지 도파형 반도체 레이저 소자가 제공된다. 리지부의 폭은, 활성층측으로부터 반대측에 도달함에 따라 작아져도 좋다.
이하, 본 발명의 제1 실시예에 관한 AlGaAs계 반도체 레이저 소자를 도 1을 이용하여 설명한다.
도 1에서, n형 GaAs 기판(1)상에, 두께 0.5㎛의 Se 도프 n형 GaAs 버퍼층(2), 두께 0.1㎛의 Se 도프 n형 AlsGa1-sAs 버퍼층(3), 및 두께 2. 3㎛의 Se 도프 n형 AlxGa1-xAs 클래드층(4)이 이 순서로 형성되어 있다. 여기서, x＞s＞0 이고, 본 실시예에서는 s = 0.18, x = 0.45이다.
n형 클래드층(4)상에는, 두께 410 Å의 도핑되지 않은 AlvGa1-vAs 광 가이드 층(5), 두께 100 Å의 도핑되지 않은 AlqGa1-qAs 로 이루어진 단일 양자 웰 구조의 활성층(6), 및 두께 410 Å의 도핑되지 않은 AlwGa1-wAs 광 가이드층(7)이 이 순서로 형성되어 있다. 여기서, 1＞x＞v이고, 본 실시예에서는 v = 0.35이다. v＞q≥0, w＞q≥0 이고, 본 실시예에서는 q = 0.035이다. 또한, y1＞w, y2＞w이고, 본 실시예에서는 w = 0.35이다.
광 가이드층(7)상에는, 두께 t ㎛의 Zn 도프 p형 Aly1Ga1-y1As 클래드층(8)이 형성되어 있다. 본 실시예에서는 y1 = 0.45이다.
p형 클래드층(8)의 거의 중앙부상에는, 지면 수직 방향(공진기 길이 방향)으로 연장되는 두께 200Å의 스트라이프형의 Zn 도프 p형 AluGa1-uAs 에칭 정지층(9), 두께 2㎛의 스트라이프형의 Zn 도프 p형 Aly2Ga1-y2As 클래드층(10), 및 두께 0. 4㎛의 스트라이프형의 Zn 도프 p형 GaAs 캡층(11)이 이 순서로 형성되어 있다. p형 에칭 정지층(9)은 폭(W)[㎛]을 갖는다. 이 폭(W)[㎛]이 전류 통로의 개구부 폭이 된다. 여기서, 1≥u＞y1, 1≥u＞y2이고, 본 실시예에서는 u=0. 7, y2=0. 45이다. p형 에칭 정지층(9), p형 클래드층(10) 및 p형 캡층(11)이 스트라이프형의 리지 영역부(12)를 구성한다.
p형 클래드층(8)상에는, 리지 영역부(12)의 측면을 덮도록 두께 0. 3㎛의 도핑되지 않은 AlzlGa1-zlAs 전류 블록층(13), 두께 0.2㎛의 Se 도프 n형 Alz2Ga1-z2As 전류 블록층(14), 및 두께 0. 3㎛의 Se 도프 n형 GaAS 전류 블록층(15)이 이 순서로 형성되어 있다. 여기서, 1≥z1＞y1, 1≥z1＞y2, 1≥z2＞y1, 1≥z2＞y2 이다.
P 형 캡층(11)의 상면, 도핑되지 않은 전류 블록층(13)의 단부면, n형 전류 블록층(14)의 단부면, 및 n형 전류 블록층(15)의 상면 및 단부면에는, 두께 6㎛의 Zn 도프 p형 GaAs 콘택트층(16)이 형성되어 있다. p형 콘택트층(16)상에는 Cr/Au로 이루어진 p측 전극(17)이 형성되고, n형 기판(1)의 하면에는 Cr/Sn/Au 로 이루어진 n측 전극(18)이 형성되어 있다.
다음에, 상기한 반도체 레이저 소자의 제조 방법의 일례를 설명한다.
우선, n형 GaAs 기판(1)상에, n형 GaAs 버퍼층(2), n형 AlGaAs 버퍼층(3), n형 AlGaAs 클래드층(4), 도핑되지 않은 AlGaAs 광 가이드층(5), 도핑되지 않은 활성층(6), 도핑되지 않은 AlGaAs 광 가이드층(7), p형 AlGaAs 클래드층(평탄부)(8), p형 AlGaAs 또는 AlAs 에칭 정지층(9), p형 클래드층(나중의 리지 영역부에 대응)(10), 및 p형 GaAs 캡층(11)을 이 순서로 유기 금속 기상 성장법(MOCVD 법) 또는 분자선 에피택시법(MBE법) 등의 기상 성장 방법에 의해 연속 성장시킨다. 또, p형 캡층(11)은, p형 클래드층(10)이 제조 공정에서 노출하여 산화함으로써, 이 p형 클래드층(10)상에 결정 성장할 수 없게 되는 것을 방지하기 위한 보호층이다.
다음에, p형 GaAs 캡층(11)상에 스트라이프형의 SiO2막을 형성하고, 이 SiO2막을 마스크로서 p형 에칭 정지층(9)까지를 선택 에칭한 후, 상기 마스크를 통한 상태로 에칭 정지층(9)도 에칭에 의해 제거하여 리지 영역부(12)를 형성한다. 또, 에칭 정지층(9)은 A1 조성비가 크기 때문에, 에칭 공정 후에 이 에칭 정지층(9)상에 양호한 결정성을 갖는 결정을 성장시키는 것이 곤란하다. 그 때문에, 본 실시예에서는 에칭 정지층(9)을 제거하고 있다.
다음에, 리지 영역부(12)의 측면을 덮도록 클래드층(8)상에 전류 블록층(13, 14, 15)을 이 순서로 상기 기상 성장법에 의해 연속 성장시키고, 캡층(11)의 상면을 노출시킨다. 그 후, 전류 블록층(13, 14, 15) 및 캡층(11)의 상면에 p형 GaAs 콘택트층(16)을 상기한 기상 성장법에 의해 성장시킨다.
이 반도체 레이저 소자는, 전류 통로를 제한함과 동시에 전류 통로를 형성하는 스트라이프형의 개구부[스트라이프 폭(W)]를 갖는 전류 블록층(13, 14)이 p형 클래드층(8, 10)에 비교해서 큰 밴드 갭을 지니고 또한 작은 굴절율을 갖는다. 이에 따라, 발광 영역(도 1중, 점선 타원으로 모식적으로 도시하는 영역)에서, 상기 개구부에 대응하는 영역(a)의 실효 굴절율이 그 개구부의 양측에 대응하는 영역(b)의 실효 굴절율보다도 크게 될 수 있다. 따라서, 이 반도체 레이저 장치는, 실효 굴절율 가이드형 반도체 레이저 소자로서 동작 가능해진다. 여기서, 실효 굴절율차란, 활성 층에서, 발진 파장의 광이 영역(a)에서 느끼는 굴절율과 영역(b)에서 느끼는 굴절율과의 차를 의미한다.
상기 구성에 의해, 전류 블록층(13, 14)은, 발진광에 대해서 투명한 투명 전류 블록층이 된다.
여기서, 상기 전류 블록층(13, 14)의 각 A1 조성비 z1, z2 또는 p형 클래드층(8)의 두께(t)를 선택함으로써, 비동작시의 실효 굴절율차(개구부에 대응하는 영역(a)의 실효 굴절율-개구부 양측에 대응하는 영역(b)의 실효 굴절율)을 변화시키고, 기본 횡모드 발진에서의 최대광 출력을 측정하였다. 그 결과를 도 2에 도시한다. 또, 이 경우, 반도체 레이저 소자의 전단면에 2%의 반사막, 후단면에 95%의 반사막을 설치함과 동시에, 공진기 길이를 1200㎛으로 하고, 환경 온도 25℃에서 측정을 행하였다. 또한, 도 2중의 각 점에서의 전류 블록층(13, 14)의 각 A1 조성비(z1, z2) 및 p형 클래드층(8)의 두께(t)를 표 1에 도시한다. 시료 No. A1 내지 A5의 스트라이프 폭(W)은 4. 5㎛이다.
[표 1]
도 2로부터, 실효 굴절율차가 3 × 10-3 이하인 경우에, 기본 횡모드로 발진할 수 있는 최대 광출력은 100 mW 이상이 되고, 실효 굴절율차가 2.6 × 10-3 이하인 경우에는, 기본 횡모드로 발진할 수 있는 최대 광출력은 150 mW 이상이 되고, 또한 실효 굴절율차가 2.3 × 10-3 이하인 경우에는, 기본 횡모드로 발진할 수 있는 최대 광출력은 200 mW 이상이 되는 것을 알 수 있다.
추가적으로, 실효 굴절율차가 3 × 10-3 이하인 경우, 광출력 100 mW에서, 발진 임계치 전류는 43 mA, 동작 전류는 140 mA, 수직 확대각은 18도, 수평 확대각은 7도이고, 실효 굴절율차가 2.5 × 10-3 이하인 경우, 광출력 170 mW에서, 발진 임계치 전류는 45 mA, 동작 전류는 185 mA, 수직 확대각은 18도, 수평 확대각은 7도였다.
또한, 실효 굴절율차가 2.3 × 10-3 이하인 경우, 광 출력 200 mW 에서, 발진 임계치 전류는 47 mA, 동작 전류는 235 mA, 수직 확대각은 18도, 수평 확대각은 6.5도였다.
이와 같이, 실효 굴절율차가 3 × 10-3 이하인 경우, 기본 횡모드 발진으로 고 광 출력을 낮은 동작 전류로 얻을 수 있다.
따라서, 본 실시예의 반도체 레이저 소자에서는, 실효 굴절율차가 3 × 10-3이하로 선택되고, 바람직하게는 2.6 × 10-3 이하로 선택된다.
다음에, 전류 블록층(13, 14)의 각 A1 조성비 z1, z2, p형 클래드층(8)의 두께(t) 및 스트라이프 폭(W)을 선택함으로써, 비동작시의 실효 굴절율차(△n)(개구부에 대응하는 영역(a)의 실효 굴절율-개구부의 양측에 대응하는 영역(b)의 실효 굴절율)를 변화시키고, 기본 횡모드 발진에서의 최대 광출력(Pk)을 측정하였다. 그 결과를 표 2에 도시한다. 이 경우, 반도체 레이저 소자의 전단면에 2 %의 반사막을 설치하고, 후단면에 95%의 반사막을 설치함과 동시에, 공진기 길이를 1200㎛으로 하고, 환경 온도 25℃로 측정을 행하였다. 또, 시료 B4, B9, B14, B18, B21는, 각각 시료 A1, A2, A3, A4, A5에 상당한다.
[표 2]
도 3은, 표 1중의 시료 No. B1 내지 B21를 이용할 수 있는 실효 굴절율차(△n), 기본 횡모드 발진 가능한 최대 광출력(Pk) 및 스트라이프 폭(W)의 관계를 도시한다. 모든 시료(B1 내지 B21)에서 기본 횡모드 발진을 얻을 수 있다.
도 3에서, 최대 광출력(Pk)이 100 mW 이상이기 위해서는, 직선 L을 포함하는 직선 L 아래측의 영역을 만족하는 스트라이프 폭(W) 및 실효 굴절율차(△n)를 선택할 필요가 있고, 또한, 최대 광출력(Pk)이 150 mW 이상이기 위해서는, 직선 M을 포함하는 직선 M 아래측의 영역을 만족하는 스트라이프 폭(W) 및 실효 굴절율차(△n)를 선택할 필요가 있다는 것을 알 수 있다.
또, 직선 L은 다음의 식(A1)으로 표현된다.
W = -1.6 x 103 x △n[㎛] + 9.3[㎛]‥‥ (A1)
직선 M은 다음의 식(A2)으로 표현된다.
W = -1.5 x 103 x △n[㎛] + 8.55[㎛]‥‥ (A2)
또, 이러한 반도체 레이저 소자에서는, 동작시에 영역(a)에 캐리어가 주입되어 영역(a)에서의 실질적인 실효 굴절율이 10-3 정도 저하되기 때문에, 실 굴절율 가이드형을 양호하게 유지하기 위해서, 실효 굴절율차는 거의 2 × 10-3 이상인 것이 바람직하다.
특히, 신뢰성의 점에서 스트라이프 폭(W)이 3.0 ㎛ 이상인 것이 바람직하다. 구체적으로는, 반도체 레이저 소자가 1000 시간 이상의 안정 동작을 행하기 위해서는, 스트라이프 폭(W)이 3.0 ㎛ 이상인 것이 바람직하다.
이상으로부터, 기본 횡모드 발진으로 최대 광출력(Pk)이 100 mW 이상이기때문에, 스트라이프 폭(W) 및 실효 굴절율차(△n)는, 이하의 관계를 만족하도록 선택된다.
△n ≥ 2 × 10-3
W ≤ -1.6 × 103[㎛] x △n + 9.3[㎛]
W≥3. 0[㎛]
기본 횡모드 발진으로 최대 광출력(Pk)이 150 mW 이상이기 때문에, 상기한 관계에 덧붙여서, 다음의 관계를 만족하는 것이 보다 바람직하다.
W ≤ -1.5 × 103[㎛] x △n + 8.55[㎛]
밴드 갭이 큰(A1 조성비가 높다) 전류 블록층은 결정성이 비교적 나빠서, 이 결과, 전류 블록층을 재성장시키는 등의 경우에 이 전류 블록층으로부터 활성층(6)에 불순물이 확산될 우려가 있다. 또한, 반도체 레이저 소자를 실효 굴절율 가이드형으로 하고, 무효 전류를 저감하기 위해서, p형 클래드층(8)의 두께는 작고, 바람직하게는 0.25 ㎛ 이하로 설정된다. 따라서, 상기 확산을 억제하기 위해서, 본 실시예와 같이 활성층 6개의 전류 블록층(13)을 도핑되지 않은 층등의 저불순물층으로 하는 것이 바람직하고, 상술된 바와 같이 도핑되지 않은 층으로 하는 것이 보다 바람직하다.
또한, 상기 제1 실시예에서는, 활성층(6)으로서 AlqGa1-qAs( q≥0 )로 이루어진 단일 양자 웰층을 이용하였지만, 활성층(6)으로서 A1qGa1-qAs 웰층과 AlpGa1-pAs 장벽층(p＞q≥0)으로 이루어진 다중 양자 웰 구조층을 이용해도 좋고, 또한, AlqGa1-qAs (q≥0)로 이루어진 양자 효과를 지니지 않는 층을 이용해도 좋다.
다음에, 본 발명의 제2 실시예에 관한 A1GaAs계 반도체 레이저 소자를 도 4 및 도 5를 이용하여 설명한다. 도 4의 반도체 레이저에서, 도 1의 반도체 레이저 소자에 대응하는 부분에 동일 부호를 부여하고 있다.
도 4에서, n형 GaAs 기판(1)상에, 두께 0. 5㎛의 Se 도프 n형 GaAs 버퍼층(2), 두께 0. 1㎛의 Se 도프 n형 A1sGa1-sAs버퍼층(3), 및 두께 2. 2㎛의 Se 도프 A1xGa1-xAs 클래드층(4)이 이 순서로 형성되어 있다. 여기서, x＞s＞0 이고, 본 실시예에서는 s=0.18, x=0.45이다.
n형 클래드층(4)상에는, 두께 200Å의 도핑되지 않은 AlvGa1-vAs 광 가이드층(5), 도핑되지 않은 활성층(6), 및 두께 200Å의 도핑되지 않은 AlwGa1-wAs 광 가이드층(7)이 이 순서로 형성되어 있다. 여기서, 1＞X＞V이고, 본 실시예에서는 v=0. 35이다. 활성층(6)은, 두께 80 Å의 AlqGa1-qAs로 이루어진 양자 웰층(6a, 6a, 6a)과, 두께 80 Å의 AlpGa1-pAs로 이루어진 장벽층(6b, 6b)이 교대로 적층된다. 여기서, v≥p＞q≥0, w≥p＞q≥0 이고, 본 실시예에서는 q = 0.11, p = 0.3이다. 또한, y1＞w, y2＞w이고, 본 실시예에서는 w = 0.35이다.
광 가이드층(7)상에는, 두께 t ㎛의 Zn 도프 p형 Aly1Ga1-ylAs 클래드층(8)이 형성되어 있다. 본 실시예에서는 y1 = 0.45이다.
p형 클래드층(8)의 거의 중앙부상에는, 지면 수직 방향(공진기 길이 방향)으로 연장되는 두께 200Å의 스트라이프형의 Zn 도프 p형 A1uGa1-uAs 에칭 정지층(9), 두께 1. 8㎛의 스트라이프형의 Zn 도프 p형 Aly2Ga1-y2As 클래드층(10), 및 두께 0. 7㎛의 스트라이프형의 Zn 도트 p형 GaAs 캡층(11)이 이 순서로 형성되어 있다. p형 에칭 정지층(9)은 폭(W)[㎛]을 갖고 있다. 이 폭(W)[㎛]이 전류 통로의 개구부 폭이 된다. 여기서, 1≥u＞y1, 1≥u＞y2이고, 본 실시예에서는 u=0. 7, y2=0. 45이다.
p형 에칭 정지층(9), p형 클래드층(10) 및 p형 캡층(11)이 스트라이프형의 리지 영역부(12)를 구성한다.
p형 클래드층(8)상에는, 리지 영역부(12)의 측면을 덮도록 두께 0. 3㎛의 도핑되지 않은 Alz1Ga1-zlAs 전류 블록층(13), 두께 0. 2㎛의 Se 도프 n형 Alz2Ga1-z2As 전류 블록층(14), 및 두께 0. 3㎛의 Se 도프 n형 GaAs 전류 블록층(15)이 이 순서로 형성되어 있다. 여기서, 1≥z1＞y1, 1≥z1＞y2, 1≥z2＞y1, 1≥z2＞y2이다.
p형 캡층(11)의 상면, 도핑되지 않은 전류 블록층(13)의 단부면, n형 전류 블록층(14)의 단부면, 및 n형 전류 블록층(15)의 상면 및 단부면에는, 두께 6㎛의 Zn 도프 p형 GaAs 콘택트층(16)이 형성되어 있다. p형 콘택트층(16)상에는 Cr/Au 로 이루어진 p 측 전극(17)이 형성되고, n형 기판(1)의 하면에는 Cr/Sn/Au 로 이루어진 n 측 전극(18)이 형성되어 있다.
도 4의 반도체 레이저 소자의 제조 방법은, 활성층(6)의 상세한 구조를 제외하고 도 1의 반도체 레이저 소자의 제조 방법과 동일하다.
이 반도체 레이저 소자는, 전류 통로를 제한함과 동시에 전류 통로를 형성하는 스트라이프형의 개구부[스트라이프 폭(W)]를 갖는 전류 블록층(13, 14)이 p형 클래드층(8, 10)에 비교해서 큰 밴드 갭을 지니고 또한 작은 굴절율을 갖는다. 이에 따라, 발광 영역(도 4중, 점선 타원으로 모식적으로 도시하는 영역)에서, 상기 개구부에 대응하는 영역(a)의 실효 굴절율이 그 개구부의 양측에 대응하는 영역(b)의 실효 굴절율보다도 크게 될 수 있다. 따라서, 이 반도체 레이저 장치는, 실효 굴절율 가이드형 반도체 레이저 소자로서 동작 가능해진다.
또, 상기 구성에 의해, 전류 블록층(13, 14)은, 발진광에 대해서 투명한 투명 전류 블록층이 된다.
여기서, 상기 전류 블록층(13, 14)의 각 A1 조성비(z1, z2), p형 클래드층(8)의 두께t 및 스트라이프 폭(W)을 선택함으로써, 비동작시의 실효 굴절율차(△n)(개구부에 대응하는 영역(a)의 실효 굴절율n0-개구부의 양측에 대응하는 영역(b)의 실효 굴절율ns)를 변화시키고, 기본 횡모드 발진에서의 최대 광출력(Pk), 그 때의 수평 방향의 수평 빔 확대각(θ H), COD (순간 광학 손상), 및 비점 격차를 측정하였다. 그 결과를 표 3에 도시한다. 이 경우, 반도체 레이저 소자의 전단면에 12%의 반사막, 후 단면에 95 %의 반사막을 설치함과 동시에, 공진기 길이를 600 ㎛ 로 하고, 환경 온도 25 ℃에서 측정을 행하였다.
[표 3]
도 6에, 표 3중의 시료 No. C1 내지 No. C18를 이용해서 얻은 실효 굴절율 차(△n), 기본 횡모드 발진 가능한 최대 광출력(Pk), 스트라이프 폭(W) 및 수평 빔 확대각(θH)의 관계를 도시한다.
도 6에서, 최대 광출력(Pk)이 70 mW 이상이기 때문에 점선으로 도시하는 직선 A과 점선으로 도시한 직선 X 사이의 영역(RA)를 만족하는 스트라이프 폭(W) 및 실효 굴절율차(△n)를 선택할 필요가 있고, 또한, 최대 광출력(Pk)이 100 mW 이상이기 때문에 점선으로 도시하는 직선 B과 상기 직선 X 사이의 영역(RB)을 만족하는 스트라이프 폭(W) 및 실효 굴절율차(△n)를 선택할 필요가 있다는 것을 알 수 있다.
또한, 도 6에서, 수평 빔 확대각(θ H)이 6.5도 이상이기 위해서는, 실선으로 도시하는 직선 C을 포함하는 직선 C 하측의 영역(RC) 내를 만족하는 스트라이프 폭(W) 및 실효 굴절율차(△n)를 선택할 필요가 있고, 또한, 수평 빔 확대각(θ H)이 7도 이상이기 위해서는, 실선으로 도시하는 직선 D를 포함하는 직선 D 아래측의 영역(RD)내를 만족하는 스트라이프 폭(W) 및 실효 굴절율차(△n)를 선택할 필요가 있다는 것을 알 수 있다.
직선 A은 다음의 식(B1)으로 표현된다.
W = -1.33 × 103[㎛] x △n + 8.723[㎛] ‥‥ (B1)
직선 B은 다음의 식(B2)으로 표현된다.
W = -1.33 × 103[㎛] x △n + 7.923 [㎛]‥‥ (B2)
직선 X는 다음의 식(B3)으로 표현된다.
W = 2.5[㎛] ‥‥ (B3)
직선 C은 다음의 식(B4)으로 표현된다.
W = 2.25 × 103[㎛] x △n - 2.8 [㎛]‥‥ (B4)
직선 D는 다음의 식(B5)으로 표현된다.
W = 2.25 x 103[㎛] x △n - 3.175[㎛]‥‥ (B5)
또한, 도 7에, 상기 표 3에 도시한 시료 No. C9 내지 C14의 COD와 스트라이프 폭(W)과의 관계를 도시한다.
도 7 및 표 3으로부터, 스트라이프 폭(W)이 2.5 ㎛ 보다 작아지면, 최대 광 출력(Pk)이 100 mW 보다 작아지는 한편, COD도 100 mW 보다 작아지고, 장기 수명화를 도모할 수 없다는 것을 알 수 있다.
도 8에, 상기 표 3에 도시한 No. C1, C2, C5, C9, C18의 비점 격차와 실효 굴절율차(△n)와의 관계를 도시한다.
도 8 및 표 3으로부터, 실효 굴절율차(△n)가 2.4 × 10-3 보다 작아지면, 비점 격차가 급격히 커지는 것을 알 수 있다. 이와 같이, 비점 격차가 매우 크면, 광 픽업 장치의 광학 설정등이 어려워지기 때문에, 실효 굴절율차(△n)는 2.4 × 10-3이상이 바람직하다는 것을 알 수 있다.
또한, 실효 굴절율차(△n)가 3.5 × 10-3을 넘으면, 표 3에 도시한 바와 같이, 횡모드 발진이 불안정하게 되고, 기본 횡모드 발진이 곤란하게 된다. 따라서, 실효 굴절율차(△n)는 2.4 × 10-3 이상 3.5 × 10-3 이하가 바람직하다.
재기입가능형 광학 기록 매체용의 광원으로서의 반도체 레이저 소자는, 최대 광출력(Pk)이 70 mW 이상 또한 수평 빔 확대각(θH)이 6.5도 이상인 것이 요망되기 때문에, 본 발명에서는, 영역(RA)와 영역(RC)가 중복되는 영역 및 실효 굴절율차(△n)가 2.4 × 10-3 이상 3.5 × 10-3 이하의 범위를 만족하도록, 스트라이프 폭(W) 및 실효 굴절율차(△n)가 선택된다.
즉, 스트라이프 폭(W) 및 실효 굴절율차(△n)는 다음의 식을 만족하도록 선택된다.
2.4 × 10-3 ≤ △n ≤ 3.5 × 10-3
W ≤ -1.33 × 103[㎛] × △n + 8.723[㎛]
W ≤ 2.25 × 103[㎛] × △n - 2.8[㎛]
W ≥ 2.5[㎛]
최대 광출력(Pk)이 100 mW 이상이 되도록, 상기한 관계에 덧붙여서, 다음의 관계를 만족하는 것이 보다 바람직하다.
W ≤ -1.33 × 103[㎛] × △n + 7.923[㎛]
혹은, 수평 빔 확대각(θH)이 7도 이상이 되도록, 다음의 관계를 만족하는 것이 보다 바람직하다.
W ≤ 2.25 × 103[㎛] × △n - 3.175[㎛]
최대 광출력(Pk)이 100 mW 이상 또한 수평 빔 확대각(θ H)이 7도 이상이 되도록, 다음의 관계를 만족하는 것이 보다 바람직하다.
2.4 × 10-3 ≤ △n ≤ 3.5 × 10-3
W ≥ 2.5[㎛]
W ≤ 1.33 × 103[㎛] × △n - 0.323[㎛]
W ≤ 2.25 × 103[㎛] × △n - 3.175[㎛]
또한, 밴드 갭이 큰(A1 조성비가 높다) 전류 블록층은 결정성이 비교적 나빠서, 이 결과, 전류 블록층을 재성장시키는 등의 경우에 이 전류 블록층으로부터 활성 층(6)에 불순물이 확산될 우려가 있다. 또한, 반도체 레이저 소자를 실효 굴절율 가이드형으로 하고, 무효 전류를 저감하기 위해서, p형 클래드층(8)의 두께는 작고, 바람직하게는 0. 25㎛ 이하로 설정된다. 따라서, 상기 확산을 억제하기 위해서, 본 실시예와 같이 활성층(6)측의 전류 블록층(13)을 도핑되지 않은 층등의 저불순물층으로 하는 것이 바람직하고, 상술된 바와 같이 도핑되지 않은 층으로 하는 것이 보다 바람직하다.
또, 상기 제2 실시예에서는, 활성층(6)으로서, A1qGa1-qAs 양자 웰층과 AlpGa1-pAs 장벽층(p＞q≥0)으로 이루어진 다중 양자 웰 구조층을 이용하고 있지만, AlqGa1-qAs (q≥0)로 이루어진 단일 양자 웰층을 이용해도 좋고, 또한, AlqGa1-qAs(q≥0) 로 이루어진 양자 효과를 지니고 있지 않은 층을 이용해도 좋다.
또한, 상기 제1 및 제2실시예에서는, 에칭 정지층(9)이 p형 클래드층(8, 10)사이, 즉 p형 클래드층중에 존재하고 있으나, 수율의 저하를 허용하면 에칭 정지층(9)을 설치하지 않아도 좋다.
상기 제1 및 제2 실시예에서, A1GaAs 클래드층(4, 8, 10)의 A1 조성비 x, y1, y2는 0. 4 이상 0.6 이하의 범위내에서 적절하게 선택 가능하고, 전류 통로 제한함과 동시에 전류 통로를 형성하는 소정폭의 스트라이프형의 개구부를 지니고 또한 인접하는 A1GaAs 클래드층(8, 10) 보다 A1 조성비가 높은 전류 블록층(13, 14)의 A1 조성비(z1, z2)는, AlGaAs 클래드층(8, 10)의 A1 조성비(y1, y2) 보다도 적어도 0. 02이상 크게 설정된다.
그러나, A1GaAs는, A1 조성비가 0.6보다 커지면, 결정성이 나빠지고 또한 산화하기 쉽게 되여 그 상부로의 결정 성장이 곤란해지는 것을 실험으로 확인하였다. 따라서, 전류 블록층(13, 14)의 A1의 조성비(z1, z2)는 0.6 이하로 선택되는 것이 바람직하다.
또한, 상기 제1 및 제2 실시예에서는, n형 AlGaAs 전류 블록층(14)과 도핑되지 않은 전류 블록층(13)이 동일한 A1 조성비를 가지고 있지만, 전류 블록층(14) 및 전류 블록층(13)이 다른 A1 조성비를 가져도 좋다. 또한, 반도체 레이저 소자가 전류 블록층(13, 14)중 어느 한쪽만을 구비해도 좋다.
본 발명은, 기본 횡모드 발진으로 높은 광 출력을 얻을 수 있는 반도체 레이저 소자 및 그 설계 방법을 제공하며, 또한 기본 횡모드 발진으로 최고 광 출력을 크게 하고 또한 수평 방향의 수평 빔 확대각(θH)을 크게 하는 것이 가능한 반도체 레이저 소자 및 그 설계 방법을 제공한다.
도 1은 본 발명의 제1 실시예에 관한 반도체 레이저 소자의 모식적 단면도.
도 2는 도 1의 반도체 레이저 소자의 실효 굴절율차(△n)와 기본 횡모드 발진가능한 최대 광출력(Pk)과의 관계도.
도 3은 도 1의 반도체 레이저 소자의 실효 굴절율차(△n), 기본 횡모드 발진 가능한 최대 광출력(Pk) 및 스트라이프 폭(W)의 관계도.
도 4는 본 발명의 제2 실시예에 관한 반도체 레이저 소자의 모식적 단면도.
도 5는 도 4의 반도체 레이저 소자의 활성층 및 그 근방의 모식적 밴드 구조도.
도 6은 도 4의 반도체 레이저 소자의 실효 굴절율차(△n), 기본 횡모드 발진 가능한 최대 광출력(Pk), 스트라이프 폭(W) 및 수평 빔 확대각(θ H)의 관계도.
도 7은 도 4의 반도체 레이저 소자의 스트라이프 폭(W)과 COD(순간 광학 손실)의 관계도.
도 8은 도 4의 반도체 레이저 소자의 실효 굴절율차(△n)와 비점 격차(非点隔差)와의 관계를 도시한 도면.
＜도면의 주요 부분에 대한 부호의 설명＞
1 : n형 GaAs 기판
2 : Se 도프 n형 GaAs 버퍼층
3 : Se 도프 n형 AlsGal-sAs 버퍼층
4 : Se 도프 n형 AlxGa1-xAs 클래드층
5 : AlvGa1-vAs 광 가이드층
6 : 활성층
7 : AlwGa1-wAs 광 가이드층
8 : Zn 도프 p형 Aly1Ga1-ylAs 클래드층
9 : Zn 도프 p형 AluGa1-uAs 에칭 정지층
10 : Zn 도프 p형 Aly2Ga1-y2As 클래드층
11 : Zn 도프 p형 GaAs 캡층
12 : 리지(ridge) 영역부
13 : 도핑되지 않은 AlzlGa1-zlAs 전류 블록층
14 : Se 도프 n형 Alz2Gal-z2As 전류 블록층
15 : Se 도프 n형 GaAs 전류 블록층
16 : Zn 도프 p형 GaAs 콘택트층
17 : p측 전극
18 : n측 전극

Claims (29)

  1. 제1 도전형의 클래드층,
    활성층,
    제2 도전형의 클래드층, 및
    전류 통로를 제한함과 동시에, 전류 통로를 형성하는 소정폭의 스트라이프형 개구부를 지니고, 또한 상기 제2 도전형의 클래드층 보다도 큰 밴드 갭을 지니고 상기 제2 도전형 클래드층 보다도 작은 굴절율을 갖는 전류 블록층
    을 이 순서대로 포함하고,
    상기 제2 도전형의 클래드층은, 평탄부와, 상기 평탄부상의 스트라이프형의 리지부를 지니고, 상기 리지부는 상기 전류 블록층의 상기 개구부내에 위치하고,
    상기 전류 블록층은, 상기 평탄부 상면 및 상기 리지부 측면을 덮도록 형성되고,
    상기 활성층에서의 상기 개구부에 대응하는 영역의 실효 굴절율과 상기 활성층에서의 상기 개구부의 양측에 대응하는 영역의 실효 굴절율과의 차(△n) 및 상기 개구부의 폭(W)[㎛]이,
    △n ≥ 2 × 10-3,
    W ≤ -1.6 × 103 × △n + 9.3, 및
    W≥3. 0
    의 관계를 만족하는 것을 특징으로 하는 반도체 레이저 소자.
  2. 제1항에 있어서, 상기 실효 굴절율의 차(△n) 및 상기 개구부의 폭(W)이,
    W ≤ -1.5 × 103 × △n + 8.55
    의 관계를 만족하는 것을 특징으로 하는 반도체 레이저 소자.
  3. 제1항에 있어서, 상기 제1 도전형의 클래드층은 A1xGa1-xAs로 이루어지고, 상기 활성층은 AIqGa1-qAs (1＞x＞q≥0)로 이루어지고, 상기 제2 도전형의 클래드층은 A1yGa1-yAs( y＞q )로 이루어지고, 상기 전류 블록층은 A1zGa1-zAs 로 이루어지는 것을 특징으로 하는 반도체 레이저 소자.
  4. 제1항에 있어서, 상기 전류 블록층은 A1을 포함하고,
    상기 실효 굴절율의 차(△n)는, 상기 전류 블록층의 A1 조성비 및 상기 제2 도전형의 클래드층의 개구부의 양측 부분에서의 두께를 선택함으로써 설정되는 것을 특징으로 하는 반도체 레이저 소자.
  5. 제4항에 있어서, 상기 전류 블록층의 A1 조성비(z)는 상기 제2 도전형 클래드층의 A1 조성비(y) 보다도 큰 것을 특징으로 하는 반도체 레이저 소자.
  6. 제 4항에 있어서, 상기 전류 블록층의 A1 조성비(z)는 0.6 이하인 것을 특징으로 하는 반도체 레이저 소자.
  7. 제1항에 있어서, 상기 리지부의 폭은 상기 활성층측으로부터 반대측에 도달함에 따라 작아지는 것을 특징으로 하는 반도체 레이저 소자.
  8. 제1항에 있어서, 상기 전류 블록층은, 적어도 상기 제1 도전형의 층을 포함하는 것을 특징으로 하는 반도체 레이저 소자.
  9. 제1항에 있어서, 상기 전류 블록층은, 상기 활성층상에 형성된 제1 층과, 상기 제1 층상에 형성된 제2 층을 포함하고, 상기 제2 층은 상기 제1 도전형이고, 상기 제1 층은 상기 제2 층 보다도 낮은 불순물 농도를 갖는 것을 특징으로 하는 반도체 레이저 소자.
  10. A1xGa1-xAs로 이루어진 제1 도전형의 클래드층과, AlqGa1-qAs (1＞x＞q≥0) 로 이루어진 활성층과, A1yGa1-yAs ( y＞q ) 로 이루어진 제2 도전형의 클래드 층과, 전류 통로를 제한함과 동시에, 전류 통로를 형성하는 소정폭의 스트라이프형 개구부를 지니고, 또한 A1zGa1-zAs (1≥z＞y)로 이루어진 전류 블록층을 이 순서대로 포함하는 반도체 레이저 소자의 설계 방법에 있어서,
    기본 횡모드 발진으로 소정의 광출력을 얻을 수 있도록, 상기 활성층에서의 상기 개구부에 대응하는 영역의 실효 굴절율과 상기 활성층에서의 상기 개구부의 양측에 대응하는 영역의 실효 굴절율과의 차(△n) 및 상기 개구부의 폭(W)을 설정하는 단계, 및
    상기 실효 굴절율의 차(△n)를 얻을 수 있도록 상기 전류 블록층의 A1 조성비(z) 및 상기 제2 도전형의 클래드층의 개구부의 양측 부분에서의 두께를 선택하는 단계를 포함하고,
    상기 설정하는 단계는 상기 실효 굴절율의 차(△n) 및 상기 개구부의 폭(W)[㎛]를
    △n ≥ 2 × 10-3,
    W ≤ -1.6 × 103 × △n + 9.3
    의 관계를 만족하도록 설정하는 것을 특징으로 하는 반도체 레이저 소자의 설계 방법.
  11. 제10항에 있어서, 상기 설정하는 단계는 상기 실효 굴절율의 차(△n) 및 상기 개구부의 폭(W)[㎛]을
    W ≤ -1.5 × 103 × △n + 8.55
    의 관계를 만족하도록 설정하는 것을 특징으로 하는 반도체 레이저 소자의 설계 방법.
  12. 제10항에 있어서, 상기 설정하는 단계는 상기 개구부의 폭(W)을 3.0㎛ 이상으로 설정하는 것을 특징으로 하는 반도체 레이저 소자의 설계 방법.
  13. 제10항에 있어서, 상기 제2 도전형의 클래드층은 평탄부와, 상기 평탄부상의 스트라이프형의 리지부를 지니고, 상기 리지부는 상기 전류 블록층의 상기 개구부내에 위치하고,
    상기 전류 블록층은 상기 평탄부 상면 및 상기 리지부 측면을 덮도록 형성되는 것을 특징으로 하는 반도체 레이저 소자의 설계 방법.
  14. 제13항에 있어서, 상기 리지부의 폭은 상기 활성층측으로부터 반대측에 도달함에 따라 작아지는 것을 특징으로 하는 반도체 레이저 소자의 설계 방법.
  15. 제1 도전형의 클래드층,
    활성층,
    제2 도전형의 클래드층, 및
    전류 통로를 제한함과 동시에, 전류 통로를 형성하는 소정폭의 스트라이프형 개구부를 지니고, 또한 상기 제2도전형의 클래드층 보다도 큰 밴드 갭을 지니고 상기 제2 도전형의 클래드층 보다도 작은 굴절율을 갖는 전류 블록층
    을 이 순서대로 포함하고,
    상기 제2 도전형의 클래드층은 평탄부와, 상기 평탄부상의 스트라이프형의 리지부를 지니고, 상기 리지부는 상기 전류 블록층의 상기 개구부내에 위치하고,
    상기 전류 블록층은 상기 평탄부 상면 및 상기 리지부 측면을 덮도록 형성되고,
    상기 활성층에서의 상기 개구부에 대응하는 영역의 실효 굴절율과 상기 활성층에서의 상기 개구부의 양측에 대응하는 영역의 실효 굴절율과의 차(△n) 및 상기 개구부의 폭(W)[㎛]이,
    2.4 × 10-3 ≤ △n ≤ 3.5 × 10-3,
    W ≥ 2.5
    W ≤ -1.33 × 103 × △n + 8.723, 및
    W ≤ 2.25 × 103 × △n - 2.8
    의 관계를 만족하는 것을 특징으로 하는 반도체 레이저 소자.
  16. 제15항에 있어서, 상기 실효 굴절율의 차(△n) 및 상기 개구부의 폭(W)[㎛]이,
    W ≤ -1.33 × 103 × △n + 7.923
    의 관계를 만족하는 것을 특징으로 하는 반도체 레이저 소자.
  17. 제15항에 있어서, 상기 실효 굴절율의 차(△n) 및 상기 개구부의 폭(W)[㎛]이,
    W ≤ 2.25 × 103 × △n - 3.175
    의 관계를 만족하는 것을 특징으로 하는 반도체 레이저 소자.
  18. 제15항에 있어서, 상기 전류 블록층은 A1을 포함하고,
    상기 실효 굴절율의 차(△n)는 상기 전류 블록층의 A1 조성비 및 상기 제2 도전형의 클래드층의 개구부의 양측 부분에서의 두께를 선택함으로써 설정되는 것을 특징으로 하는 반도체 레이저 소자.
  19. 제15항에 있어서, 상기 제1 도전형의 클래드층은 A1xGa1-xAs로 이루어지고,
    상기 활성층은 A1qGa1-qAs (1＞X＞q≥0)로 이루어지고, 상기 제2 도전형의 클래드층은 AlyGa1-yAs ( y＞q )로 이루어지고, 상기 전류 블록층은 AlzGa1-zAs 로 이루어지는 것을 특징으로 하는 반도체 레이저 소자.
  20. 제19항에 있어서, 상기 전류 블록층의 A1 조성비(z)는 상기 제2 도전형의 클래드층의 A1 조성비(y) 보다도 큰 것을 특징으로 하는 반도체 레이저 소자.
  21. 제19항에 있어서, 상기 전류 블록층의 A1 조성비(z)는 0.6 이하인 것을 특징으로 하는 반도체 레이저 소자.
  22. 제15항에 있어서, 상기 리지부의 폭은 상기 활성층측으로부터 반대측에 도달함에 따라 작아지는 것을 특징으로 하는 반도체 레이저 소자.
  23. 제15항에 있어서, 상기 전류 블록층은 적어도 제1 도전형의 층을 포함하는 것을 특징으로 하는 반도체 레이저 소자.
  24. 제15항에 있어서, 상기 전류 블록층은 상기 활성층상에 형성된 제1 층과, 상기 제1 층상에 형성된 제2 층을 포함하고, 상기 제2층은 상기 제1 도전형이고, 상기 제1 층은 상기 제2층 보다도 낮은 불순물 농도를 갖는 것을 특징으로 하는 반도체 레이저 소자.
  25. AlxGa1-xAs로 이루어진 제1 도전형의 클래드층과, AlqGa1-qAs(1＞x＞q≥0) 로 이루어진 활성층과, AlyGa1-yAs ( y＞q ) 로 이루어진 제2 도전형의 클래드층과, 전류 통로를 제한함과 동시에, 전원 통로를 형성하는 소정폭의 스트라이프형 개구부를 지니고, AlzGa1-zAs (1≥z＞y)로 이루어진 전류 블록층을 이 순서대로 포함하는 반도체 레이저 소자의 설계 방법에 있어서,
    기본 횡모드 발진으로 소정의 최고 광출력 및 소정의 수평 빔 확대각을 얻을 수 있도록, 상기 활성층에서의 상기 개구부에 대응하는 영역의 실효 굴절율과 상기 활성층에서의 상기 개구부의 양측에 대응하는 영역의 실효 굴절율과의 차(△n) 및 상기 개구부의 폭(W)을 설정하는 단계, 및
    상기 실효 굴절율의 차(△n)를 얻을 수 있도록 상기 전류 블록층의 A1 조성비(z) 및 제2 도전형의 클래드층의 개구부의 양측 부분의 두께를 선택하는 단계를 포함하고,
    상기 설정하는 단계는 상기 실효 굴절율의 차(△n) 및 상기 개구부의 폭(W)[㎛]을
    2.4 × 10-3 ≤ △n ≤ 3.5 × 10-3,
    W≥2. 5,
    W ≤ -1.33 × 103 × △n + 8.723, 및
    W ≤ 2.25 × 103 × △n - 2.8
    의 관계를 만족하도록 설정하는 것을 특징으로 하는 반도체 레이저 소자의 설계 방법.
  26. 제25항에 있어서, 상기 설정하는 단계는 상기 실효 굴절율의 차(△n) 및 상기 개구부의 폭(W)[㎛]을
    W ≤ -1.33 × 103 × △n +7.923의 관계를 만족하도록 설정하는 것을 특징으로 하는 반도체 레이저 소자의 설계 방법.
  27. 제25항에 있어서, 상기 설정하는 단계는 상기 실효 굴절율의 차(△n) 및 상기 개구부의 폭(W)[㎛]를
    W ≤ 2.25 × 103 × △n - 3.175의 관계를 만족하도록 설정하는 것을 특징으로 하는 반도체 레이저 소자의 설계 방법.
  28. 제25항에 있어서, 상기 제2 도전형의 클래드층은 상기 평탄부와, 상기 평탄부 상의 스트라이프형의 리지부를 지니고, 상기 리지부는 상기 전류 블록층의 상기 개구부내에 위치하고,
    상기 전류 블록층은, 상기 평탄부 상면 및 상기 리지부 측면을 덮도록 형성되는 것을 특징으로 하는 반도체 레이저 소자의 설계 방법.
  29. 제28항에 있어서, 상기 리지부의 폭은 상기 활성층측으로부터 반대측에 도달함에 따라 작아지는 것을 특징으로 하는 반도체 레이저 소자의 설계 방법.
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