KR100465867B1 - 반도체 소자의 미세 콘택 패턴 제조 방법 - Google Patents

Abstract

본 발명은 반도체 소자의 미세 콘택 패턴 제조 방법에 관한 것으로서, 특히 반도체 기판 상부에 식각 대상물을 형성하고, 식각 대상물 상부에 콘택홀 영역을 정의하는 포토레지스트 패턴을 형성하고, 포토레지스트 패턴에 적어도 2회 이상의 베이크 공정을 실시한 후 리플로우 공정을 진행함으로써 측벽 폭이 균일하고 대칭적으로 증가된 포토레지스트 패턴을 형성한다. 그러므로, 본 발명은 포토레지스트의 리플로우 공정시 포토레지스트 패턴 형성 후 48시간 이내에 적어도 2회 이상의 멀티 스텝 베이크 공정을 5초∼300초 동안 실행함으로써 포토레지스트 패턴의 리플로우시 패턴에 잔류하는 용매를 제거하여 웨이퍼 외곽 영역에서도 대칭적인 포토레지스트 패턴의 선폭을 확보할 수 있어 균일한 선폭의 미세 콘택홀을 형성할 수 있다.

Description

반도체 소자의 미세 콘택 패턴 제조 방법{Method for manufacturing contact pattern of semiconductor device}

본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 특히 포토레지스트 패턴의 리플로우(reflow)를 이용하여 디자인 룰의 콘택홀 선폭을 축소할 수 있는 반도체 소자의 미세 콘택 패턴 제조 방법에 관한 것이다.

현재 반도체 소자의 패턴의 제조 방법은 반도체 기판의 식각 대상물, 예를 들어 실리콘막, 절연막, 또는 도전막 위에 포토레지스트 패턴을 형성하고 식각 대상물을 식각해서 원하는 소자 패턴을 형성하고 있다. 그런데, 반도체 소자의 고집적화에 따라 반도체 소자의 크기가 축소됨에 따라 콘택홀의 선폭이 점점 작아지고 있으며 이로 인해 축소된 콘택홀을 위한 미세한 포토레지스트 패턴을 형성하는 기술이 요구되고 있다.

하지만, 현재 사진 공정에서는 파장 248nm의 KrF 등의 포토 마스크를 사용해서는 균일한 선폭을 갖는 180nm이하의 미세 콘택홀용 포토레지스트를 패터닝하기 어렵다. 따라서 최근에는 이러한 미세 패턴을 구현하기 위하여 포토레지스트 패턴에 열을 가하여 리플로우시킴으로써 포토레지스트 패턴의 선폭을 줄이는 기술이 이용되고 있다.

도 1a 내지 도 1c는 종래 기술에 의한 반도체 소자의 미세 콘택 패턴을 적용한 콘택홀 제조 방법을 설명하기 위한 공정 순서도이다.

도 1a에 도시된 바와 같이, 반도체 기판(10) 상부에 식각 대상물(20)을 형성하고, 식각 대상물(20) 상부에 사진 공정을 실시하여 콘택홀 영역을 정의하는 포토레지스트 패턴(30)을 형성한다. 이때, 포토레지스트 패턴(30)의 디자인 룰에 따른 콘택홀 선폭은 w1로 표시한다.

도 1b에 도시된 바와 같이, 포토레지스트 패턴(30)의 리플로우를 위한 1회 베이크 공정을 실시하여 측벽 폭이 증가된 포토레지스트 패턴(30')을 형성한다. 이때, 리플로우 공정에 의해 측벽 폭이 증가된 포토레지스트 패턴(30')의 콘택홀 선폭은 w1보다 축소된 w2를 갖는다.

그리고나서 도 1c에 도시된 바와 같이, 측벽 폭이 증가된 포토레지스트 패턴(30')을 이용하여 식각 대상물(20)을 식각하여 미세 콘택홀(40)을 형성한다.

하지만 상기와 같은 종래 기술에 의한 미세 콘택홀 제조 공정은 예를 들어 파장 248nm의 KrF 또는 193nm 파장의 ArF 등의 포토 마스크를 이용해서 200nm크기의 콘택홀을 형성한 후에 리플로우를 위한 베이크 공정을 실시하여 130nm이하의 콘택홀을 형성하고 있으나, 웨이퍼 외곽 영역에서 포토레지스트의 리플로우가 불균일하게 진행되어 결국 도 1b의 w2와 같이 측벽 폭이 비대칭적으로 증가된다.

그러므로, 종래 기술에서는 포토레지스트의 리플로우가 불균일하게 진행되어 콘택홀 선폭이 불균일하게 되는 것을 방지하고자 포토레지스트의 성분 또는 공정 조건을 개선하는 작업이 진행되고 있다. 특히 리플로우 공정시 리플로우 비율에 따라 콘택홀의 선폭 균일도가 영향을 받게되는데 이러한 점을 고려하여 포토레지스트의 제조 성분을 조정하여 리플로우 비율을 제어하였다.

그러나, 이와 같은 포토레지스트의 성분을 조정하여 리플로우 비율을 제어하다 보면, 도 2a 및 도 2b와 같이 콘택홀 식각 공정시 외곽 영역에 있는 포토레지스트 패턴에서 비대칭 현상이 발생하게 된다. 도 2a 내지 도 2c는 종래 기술에 의한 반도체 소자의 미세 콘택 패턴에 의해 비대칭 및 대칭적인 콘택홀 상태를 나타낸 도면들로서, 도 2a 및 도 2b는 웨이퍼 외곽 영역의 비대칭적인 콘택홀 상태이며 도 2c는 웨이퍼 중심 영역의 대칭적인 콘택홀 상태를 나타낸 것이다.

이러한 포토레지스트 패턴의 비대칭 현상은 일반적으로 포토레지스트의 매트릭스 수지가 패터닝 후에 패턴에 잔류하는 수분 또는 용매에 의한 수지의 가소성 특성 때문에 본래의 유리 전이 온도가 상당히 낮아지게 되고 이로 인해 포토레지스트의 리플로우시 온도에 민감하게 반응해서 빠른 속도로 리플로우가 진행하게 된다. 더욱이 포토레지스트의 패터닝시 많은 용매가 존재할 경우 웨이퍼 외곽 영역에 인접한 부분의 다량의 포토레지스트가 리플로우되면서 콘택홀 영역으로 다량의 플로우가 발생되는 레지스트의 벌크 효과(bulk effect)로 인하여 도 2c에 도시된 웨이퍼 중심 영역의 콘택홀에 비하여 도 2a 및 도 2b와 같이 비대칭적인 콘택홀이 형성되게 된다.

따라서, 종래 기술에 의한 포토레지스트의 리플로우 공정에 의한 비대칭적인 콘택홀 형성은 반도체 소자의 수율을 저하시키는 원인으로 작용한다.

본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 포토레지스트의 리플로우 공정시 멀티 스텝(multi-step) 방식의 베이크 공정을 적용함으로써 습식 현상에 얻어진 포토레지스트 패턴에 잔류하는 용매를 제거하여 웨이퍼 외곽 영역에서도 대칭적인 포토레지스트 패턴을 확보할 수 있어 균일한 선폭의 미세 콘택홀을 형성할 수 있는 반도체 소자의 미세 콘택 패턴 제조 방법을 제공하는데 있다.

도 1a 내지 도 1c는 종래 기술에 의한 반도체 소자의 미세 콘택 패턴을 적용한 콘택홀 제조 방법을 설명하기 위한 공정 순서도,

도 2a 내지 도 2c는 종래 기술에 의한 반도체 소자의 미세 콘택 패턴에 의해 비대칭 및 대칭적인 콘택홀 상태를 나타낸 도면들,

도 3a 내지 도 3c는 본 발명에 따른 반도체 소자의 미세 콘택 패턴을 적용한 콘택홀 제조 방법을 설명하기 위한 공정 순서도,

도 4a 내지 도 4c는 본 발명의 제 1 내지 제 3실시예에 따른 반도체 소자의 미세 콘택 패턴에 의해 대칭적인 콘택홀 상태를 나타낸 도면들.

*도면의 주요 부분에 대한 부호의 설명*

100 : 반도체 기판 110 : 식각 대상물

120 : 포토레지스트 패턴

120a : 측벽이 대칭적으로 증가된 포토레지스트 패턴

130 : 콘택홀

상기 목적을 달성하기 위하여 본 발명은 반도체 소자의 콘택 패턴 제조 방법에 있어서, 반도체 기판 상부에 식각 대상물을 형성하는 단계; 상기 식각 대상물 상부에 콘택홀 영역을 정의하는 포토레지스트 패턴을 형성하는 단계; 및 상기 포토레지스트 패턴이 리플로우되도록 48시간 이내에 적어도 2회 이상의 베이크 공정을 5초∼300초 동안 실행하여 측벽 폭이 대칭적으로 증가된 포토레지스트 패턴을 형성하는 단계를 포함하여 이루어진다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.

도 3a 내지 도 3c는 본 발명에 따른 반도체 소자의 미세 콘택 패턴을 적용한 콘택홀 제조 방법을 설명하기 위한 공정 순서도이다.

도 3a에 도시된 바와 같이, 반도체 기판(100) 상부에 식각 대상물(110)을 형성하고, 식각 대상물(110) 상부에 노광 및 습식 현상 공정을 실시하여 콘택홀 영역을 정의하는 포토레지스트 패턴(120)을 형성한다. 이때, 포토레지스트 패턴(120)의 디자인 룰에 따른 콘택홀 선폭은 w1로 표시한다.

본 발명이 적용된 포토레지스트 패턴(120)은 폴리 비닐 페놀계, 폴리 하이드록시 스타이렌계, 폴리 노르보넨계, 폴리 아다만계, 폴리아미드계, 폴리아크릴레이트계, 폴리메타 아크릴레이트계의 단중합체 또는 공중합체의 포토레지스트이다. 혹은 에틸 3-에톡시 프로피오네이트, 메틸 3-메톡시 프로피오네이트, 사이클로헥사논, 프로필렌글리콜 메틸 에테르 아세테이트, 메틸에틸케톤, 벤젠, 톨루엔, 디옥산, 디메텔 포름아미드의 단독 용매 또는 이들의 혼합 용매를 사용한 포토레지스트이다.

그리고 본 발명의 포토레지스트 패턴(120)은 그 두께를 0.2um∼1.5um로 하는 것이 바람직하다.

이어서 도 3b에 도시된 바와 같이, 포토레지스트 패턴(120)의 리플로우 공정을 실시하되, 오븐에서 적어도 2회 이상의 멀티 베이크 공정을 실시하여 측벽 폭이 대칭적으로 증가된 포토레지스트 패턴(120a)을 형성한다. 그러므로, 본 발명의 리플로우 공정에 의해 측벽 폭이 증가된 포토레지스트 패턴(120a)의 콘택홀 선폭은 w1보다 축소되면서 균일한 w3를 갖는다.

본 발명에서 베이크 공정의 광원으로는 KrF, ArF, EUV, E-beam, 또는 X-ray를 사용한다. 그리고 베이크 공정은 포토레지스트에 적용되는 용매의 끓는점, 인화점 등의 성질에 따라 적용되는 공정 조건과 온도가 결정된다. 바람직하게는 본 발명의 베이크 공정은 메트릭스 수지의 유리 전이 온도인 5℃∼50℃의 온도에서 1차 베이킹 공정을 실행하고 50℃∼180℃에서 2차 베이킹 공정을 실행하며, 1,2차 베이킹 공정은 5초∼300초 동안 실행한다.

그리고나서 도 3c에 도시된 바와 같이, 측벽 폭이 증가된 포토레지스트 패턴(120a)을 이용하여 식각 대상물(110)을 식각하여 미세 콘택홀(130)을 형성한다.

한편, 본 발명의 리플로우 공정시 포토레지스트 패턴(120)을 형성한 반도체 웨이퍼는 48시간 이내에 적어도 2회 이상 베이크 공정을 실행하는 것이 바람직하다.

본 발명에서와 같이 일정 온도에서 멀티 스텝 베이킹 공정으로 포토레지스트의 리플로우를 진행하게 되면, 도 3b와 같이 리플로우된 포토레지스트 패턴(120a)의 콘택홀 선폭(w3)이 일정한 균일성을 갖게 된다. 본 발명에 의한 포토레지스트 패턴(120a)을 이용하여 콘택홀 식각을 진행하게 되면, 도 4a 내지 도 4c에 도시된 바와 같은 안정된 형태의 미세 콘택홀을 얻는다.

한편 본 발명의 원리는 포토레지스트 패턴(120)을 형성하고 포토레지스트 패턴(120)에 존재하는 다량의 용매를 레지스트의 유리전이 온도이하에서 1차 또는 2차 베이킹 공정에 의해 제거하고 그 이후에 2차 또는 3차 등의 포토레지스트 리플로우를 위한 베이킹 공정을 진행하여 메트릭스 수지가 용매로부터 받는 영향을 최소화한다. 이에 따라, 매트릭스 수지 특유의 점탄성 특성을 이용한 멀티 스텝 베이킹 공정에 의하여 외곽 영역의 포토레지스트 패턴에서도 중심 영역의 패턴과 동일하게 균일한 리플로우 비율로 포토레지스트 패턴이 리플로우되기 때문에 이후 콘택홀 식각 공정시 안정된(대칭적) 콘택홀 프로파일(profile)을 얻을 수 있다.

아래 본 발명의 실시예는 200nm의 콘택홀을 포토레지스트의 리플로우 공정을이용하여 약 140nm의 콘택홀 크기로 축소시킬 경우 습식 현상에 얻어진 포토레지스트 패턴에 잔류하는 용매 제거를 위하여 본 발명과 같이 적어도 2회이상의 멀티 스텝 베이킹 공정을 진행한 경우와 종래와 같이 1회의 베이킹 공정을 진행한 경우를 비교하여 실험을 실시하였다. 도 4a 내지 도 4c는 본 발명의 제 1 내지 제 3실시예에 따른 반도체 소자의 미세 콘택 패턴에 의해 대칭적인 콘택홀 상태를 나타낸 도면들이다.

제 1실시예)

본 발명의 제 1실시예는 KrF 포토레지스트를 이용하여 형성된 200nm의 콘택홀용 포토레지스트 패턴에 잔류하는 용매 제거를 위한 베이크 공정을 진행하되, 레지스트의 유리 전이 온도 이하의 온도에서 2회의 베이킹으로 포토레지스트 패턴을 리플로우함으로써 포토레지스트 패턴의 콘택홀 선폭을 140nm 크기까지 축소하였다. 이때, 2회의 베이크 공정은 각각 131℃에서 90초 동안 2차로 실시한다. 이러한 베이크 공정을 통하여 형성된 콘택홀용 포토레지스트 패턴이 그림 4a에 도시되어 있다. 도 4a에 도시된 바와 같이, 본 발명의 리플로우 공정에 의해 웨이퍼 외곽 영역에 있는 140nm 선폭으로 축소된 포토레지스트 패턴의 비대칭 현상이 개선되었음을 알 수 있다.

제 2실시예)

본 발명의 제 2실시예는 KrF 포토레지스트를 이용하여 형성된 190nm의 콘택홀용 포토레지스트 패턴에 레지스트의 유리 전이 온도 이하의 온도에서 3회의 베이킹으로 포토레지스트 패턴을 리플로우함으로써 포토레지스트 패턴의 콘택홀 선폭을 130nm 크기까지 축소하였다. 이때 3회의 베이크 공정은 각각 125℃에서 60초 동안 2차로 베이킹을 실시하고 147℃에서 60초동안 3차로 베이킹을 실시한다. 이러한 베이크 공정을 통하여 형성된 콘택홀용 포토레지스트 패턴이 그림 4b에 도시되어 있다. 도 4b에 도시된 바와 같이, 본 발명의 리플로우 공정에 의해 웨이퍼 외곽 영역에 있는 130nm 선폭으로 축소된 포토레지스트 패턴의 비대칭 현상이 개선되었음을 알 수 있다.

제 3실시예)

본 발명의 제 3실시예는 KrF 레지스트를 이용하여 형성된 180nm의 콘택홀 포토레지스트 패턴에 레지스트의 유리 전이 온도 이하의 온도에서 2회의 베이킹으로 레지스트의 리플로우를 진행함으로써 포토레지스트 패턴의 콘택홀 선폭을 120nm 크기까지 축소하였다. 이때 2회의 베이크 공정은 115℃에서 90초 동안 1차로 베이킹을 실시하며 125℃에서 90초동안 2차로 베이킹을 실시한다. 이러한 베이크 공정을 통하여 형성된 콘택홀용 포토레지스트 패턴이 그림 4c에 도시되어 있다. 도 4c에 도시된 바와 같이, 본 발명의 리플로우 공정에 의해 웨이퍼 외곽 영역에 있는 120nm 선폭으로 축소된 포토레지스트 패턴의 비대칭 현상이 개선되었음을 알 수 있다.

제 4실시예)

본 발명의 제 4실시예는 ArF 레지스트를 이용하여 형성된 190nm의 콘택홀 포토레지스트 패턴에 레지스트의 유리 전이 온도 이하의 온도에서 2회의 베이킹으로 레지스트의 리플로우를 진행함으로써 포토레지스트 패턴의 콘택홀 선폭을 120nm 크기까지 축소하였다. 이때 2회의 베이크 공정은 127℃에서 90초 동안 1차로 베이킹을 실시하며 149℃에서 90초동안 2차로 베이킹을 실시한다.

제 5실시예)

본 발명의 제 5실시예는 KrF 레지스트를 이용하여 형성된 180nm의 콘택홀 포토레지스트 패턴에 레지스트의 유리 전이 온도 이하의 온도에서 2회의 베이킹으로 레지스트의 리플로우를 진행함으로써 포토레지스트 패턴의 콘택홀 선폭을 110nm 크기까지 축소하였다. 이때 2회의 베이크 공정은 130℃에서 90초 동안 1차로 베이킹을 실시하며 152℃에서 90초동안 2차로 베이킹을 실시한다.

제 6실시예)

본 발명의 제 6실시예는 KrF 레지스트를 이용하여 형성된 180nm의 콘택홀 포토레지스트 패턴에 레지스트의 유리 전이 온도 이하의 온도에서 2회의 베이킹으로 레지스트의 리플로우를 진행함으로써 포토레지스트 패턴의 콘택홀 선폭을 145nm 크기까지 축소하였다. 이때 2회의 베이크 공정은 120℃에서 90초 동안 1차로 베이킹을 실시하며 140℃에서 90초동안 2차로 베이킹을 실시한다.

제 7실시예)

본 발명의 제 7실시예는 KrF 레지스트를 이용하여 형성된 180nm의 콘택홀 포토레지스트 패턴에 레지스트의 유리 전이 온도 이하의 온도에서 2회의 베이킹으로 레지스트의 리플로우를 진행함으로써 포토레지스트 패턴의 콘택홀 선폭을 155nm 크기까지 축소하였다. 이때 2회의 베이크 공정은 120℃에서 45초 동안 1차로 베이킹을 실시하며 140℃에서 45초동안 2차로 베이킹을 실시한다.

그러므로, 본 발명의 실시예를 적용하여 포토레지스트의 리플로우 공정을 진행할 경우 포토레지스트 패턴의 측벽을 대칭적으로 리플로우할 수 있으며 웨이퍼 중심 영역 및 외곽 영역에서 모두 균일하고 안정된 미세한 선폭을 갖는 콘택홀용 포토레지스트 패턴을 얻는다.

상기한 바와 같이, 본 발명은 포토레지스트의 리플로우 공정시 적어도 2회이상의 멀티 스텝 베이크 공정을 적용함으로써 포토레지스트 패턴의 리플로우시 패턴에 잔류하는 용매를 제거하여 웨이퍼 외곽 영역에서도 대칭적인 포토레지스트 패턴의 선폭을 확보할 수 있어 균일한 선폭의 미세 콘택홀을 형성할 수 있다.

따라서, 본 발명에 의한 포토레지스트의 리플로우 공정에 의해 안정되고 미세한 선폭의 콘택홀이 제조 공정이 가능하므로 반도체 소자의 수율을 향상시킬 수 있는 이점이 있다.

한편, 본 발명은 상술한 실시예에 국한되는 것이 아니라 후술되는 청구범위에 기재된 본 발명의 기술적 사상과 범주내에서 당업자에 의해 여러 가지 변형이 가능하다.

Claims (11)

1. 반도체 소자의 콘택 패턴 제조 방법에 있어서,

   반도체 기판 상부에 식각 대상물을 형성하는 단계;

   ArF광원용 또는 KrF광원용 포토레지스트를 이용하여, 상기 식각 대상물 상부에 콘택홀 영역을 정의하는 포토레지스트 패턴을 형성하는 단계; 및

   상기 포토레지스트 패턴이 리플로우되도록 포토레지스트 패턴 형성 후 48시간 이내에 적어도 2회 이상의 베이크 공정을 5초∼300초 동안 실행하여 측벽 폭이 대칭적으로 증가된 포토레지스트 패턴을 형성하는 단계를 포함하여 이루어지되,

   상기 2회 이상의 베이크 공정 중 1차 베이크 공정은 5℃∼50℃의 온도에서 실행하고, 상기 2회 이상의 베이크 공정 중 2차 베이크 공정은 50℃∼180℃의 온도에서 실행하며,

   상기 포토레지스트 패턴은 폴리 비닐 페놀계, 폴리 하이드록시 스타이렌계, 폴리 노르보넨계, 폴리 아다만계, 폴리아미드계, 폴리아크릴레이트계, 폴리메타 아크릴레이트계의 단중합체 또는 공중합체중 어느 하나의 포토레지스트이고,

   상기 포토레지스트는 에틸 3-에톡시 프로피오네이트, 메틸 3-메톡시 프로피오네이트, 사이클로헥사논, 프로필렌글리콜 메틸 에테르 아세테이트, 메틸에틸케톤, 벤젠, 톨루엔, 디옥산, 디메텔 포름아미드의 단독 용매 또는 이들의 혼합 용매를 사용한 포토레지스트인 것을 특징으로 하는 반도체 소자의 미세 콘택 패턴 제조 방법.
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5. 제 1항에 있어서, 상기 포토레지스트 패턴의 두께는 0.2um∼1.5um인 것을 특징으로 하는 반도체 소자의 미세 콘택 패턴 제조 방법.
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