KR19990071372A - 반도체소자의 제조장비, 이를 이용한 반도체소자의 패턴 형성방법 및 이를 적용한 반도체소자 제조용 포토레지스트 - Google Patents

반도체소자의 제조장비, 이를 이용한 반도체소자의 패턴 형성방법 및 이를 적용한 반도체소자 제조용 포토레지스트 Download PDF

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Abstract

본 발명은 사진공정에서 현상 후, 포토레지스트 패턴에 유브이(UV)베이크를 수행하여 패턴을 형성하는 반도체소자의 제조장비, 이를 이용한 반도체소자의 패턴 형성방법 및 반도체소자 제조용 포토레지스트에 관한 것이다.
본 발명의 제조장비는 사진공정의 포토레지스트 도포 및 노광 후, 현상공정을 수행하는 스피너 또는 트랙장비에 상기 현상된 웨이퍼에 유브이광을 조사시켜 상기 포토레지스트 패턴의 플로우공정시 안정된 플로우를 유도하기 위한 유브이 베이크부를 구비하여 이루어지는 것을 특징으로한다. 또한, 본 발명에 의한 반도체소자의 패턴 형성방법은 웨이퍼 상에 포토레지스트를 도포하여 노광하여 포토레지스트를 현상 및 세정하여 포토레지스트 패턴을 형성시키는 단계; 상기 포토레지스트 패턴에 유브이 베이크를 수행하는 단계; 및 상기 유브이 베이크 후, 상기 포토레지스트 패턴을 플로우 베이크하는 단계를 구비하여 이루어진다.
따라서, 노광 광원의 파장보다 더 작은 크기를 갖는 콘택홀 패턴을 웨이퍼 전면에 균일하게 형성시킬 수 있는 효과가 있다.

Description

반도체소자의 제조장비, 이를 이용한 반도체소자의 패턴 형성방법 및 이를 적용한 반도체소자 제조용 포토레지스트
본 발명은 반도체소자의 제조에 관한 것으로서, 보다 상세하게는 사진공정에서 현상 후, 포토레지스트 패턴 상에 유브이(UV : Ultra Violet, 이하 " UV " 이라함)광을 조사한 후, 플로우공정을 수행함으로서 원하는 크기의 패턴을 형성할 수 있도록 하는 반도체소자의 제조장비, 이를 이용한 반도체소자의 패턴 형성방법 및 이를 적용한 반도체소자 제조용 포토레지스트에 관한 것이다.
통상, 반도체소자는 증착공정, 사진공정, 식각공정 및 이온주입공정 등의 일련의 공정들을 수행하여 이루어진다.
즉, 반도체소자는 웨이퍼 상에 다결정막, 산화막, 질화막 및 금속막 등과 같은 여러 층의 박막을 증착한 후, 사진공정, 식각공정 및 이온주입공정등을 통해 패턴(Pattern)을 형성시켜 완성한다. 상기 사진공정은 포토마스크(Photo Mask)를 사용하여 원하는 반도체 집적회로의 패턴을 상기 웨이퍼 상에 형성시키는 반도체소자 제조공정의 핵심기술이다. 상기 사진공정은 노광시 사용하는 광원에 따라 16M DRAM, 64M DRAM 나아가서 256M 및 1G DRAM 이상의 반도체소자 제조공정에 이용되고 있다. 현재 상기 사진공정의 광원으로는 각각 g-line(436 nm), i-line(365 nm), DUV(248 nm) 및 KrF 레이저(193 nm) 등이 사용되고 있다.
상기 사진공정에 사용되는 포토레지스트(Photoresist)는 빛에 의해 화학반응이 일어나 일반적으로 용해도 따위가 변화되는 감광성 고분자재질로 만들어진다. 즉, 미세회로가 기형성된 포토마스크를 통하여 빛이 조사됨에 따라 빛이 조사된 포토레지스트 부분에는 화학반응이 일어나 빛이 조사되지 않은 부분에 비하여 더욱 가용성 재질로 변형되거나 불가용성 재질로 변형됨에 따라 적당한 현상액으로 현상하면 각각 포지티브(Positive) 또는 네가티브(Negative)형 포토레지스트 패턴이 형성된다. 상기 포토레지스트 패턴은 상기 사진공정 이후의 공정 즉, 식각 및 이온주입공정 등에서 마스크 역할을 한다.
상기 포토레지스트는 노광파장에 따라 g-line, i-line, DUV용 포토레지스트로 구분되며, 보통 상기 포토레지스트들은 광원의 노광파장보다 작은 크기의 패턴은 구현하기 어려운 문제점이 있었다.
현재 사진공정에서 콘택홀(Contact Hole)패턴은 라인 앤 스페이스(Line & Space)패턴에 비하여 해상도가 낮으며, 웨이퍼 전면의 패턴 균일도도 좋지않다.
따라서, 상기 포토레지스트의 한계 해상도를 극복하며, 64M DRAM 이상의 고집적 반도체소자가 요구하는 0.20㎛ 이하의 크기를 갖는 콘택홀 패턴의 형성을 위하여는 새로운 기술이 적용되어야한다.
현재 노광파장보다 작은 크기를 갖는 콘택홀을 구현하기 위하여 다음과 같은 방법이 이용되고 있다.
첫째, 포토레지스트 패턴의 플로우(Flow) 방법으로서, 원하는 크기 이상의 콘택홀의 포토레지스트 패턴을 일반적인 크롬(Cr) 마스크를 사용하여 형성한 후, 상기 포토레지스트 패턴에 상기 포토레지스트의 연화점 이상의 열을 가하여 상기 포토레지스트 고분자의 연화 및 점도가 감소되어 플로우되도록하여 상기 포토레지스트 패턴의 크기를 작게한다.
둘째, 변형 노광방법으로서, 변형조명과 위상반전마스크(PSM : Phase Shift Mask)를 사용하여 노광함으로서 상기 포토레지스트의 노광과 비노광 부위가 좀더 명확하게 구분되어, 통상의 조명과 포토마스크를 사용하여 노광할 때 보다 더 작은 콘택홀을 갖는 포토레지스트 패턴을 구현한다.
노볼락 레진(Novolak Resin), PAC(Photo Active Compound), 솔벤트(Solvent) 및 첨가제(Additives) 등을 포함하여 이루어지는 i-line용 포토레지스트의 플로우 방법은, 열에 의해 PAC이 열분해되어 레진(Resin)과 가교(Cross Linking)반응하여 열특성이 증가하는 현상과 열에 의한 점도의 감소에 의한 포토레지스트 패턴 플로우현상 간의 속도차이를 이용한다. 상기 i-line용 포토레지스트는 가교반응이 일어나면서 연속적으로 상기 플로우가 진행되기 때문에, 상기 가교반응에 의해 상기 플로우 현상이 적절히 제어된다. 즉, 상기 i-line용 포토레지스트의 플로우 현상은 온도변화에 따라 완만하게 진행되어 공정 및 설비에 따른 온도변화에 크게 영향을 받지않는다. 상기 i-line용 포토레지스트의 경우 플로우 방법으로 0.25㎛ 크기의 패턴을 구현할 수 있었다.
또한, 상기 i-line용 포토레지스트에 변형조명과 위상반전마스크를 적용함으로서, 0.28㎛ 크기의 패턴을 구현할 수 있었다.
도1은 종래의 반도체소자의 패턴 형성방법에 관한 것으로서 구체적으로 i-line용 포토레지스트를 사용하여 콘택홀 패턴 형성방법을 설명하기 위한 공정순서도이다.
도1에서 보는 바와 같이, 먼저 웨이퍼 상에 포토레지스트를 도포하는 S2단계로서, i-line용 포토레지스트를 에치엠디에스(HMDS : Hexamethyldisilazane)가 도포된 상기 웨이퍼 상에 소정두께 도포한다. 계속하여 상기 도포된 포토레지스트를 소프트 베이크(Soft Bake)시키는 S4단계로서, 상기 포토레지스트가 포함하고 있는 솔벤트를 제거하므로써 상기 포토레지스트의 접착력을 증가시키고, 또한 상기 포토레지스트가 상기 웨이퍼 상에 일정한 두께로 도포된 상태를 유지토록 한다. 계속하여 상기 소프트 베이크가 끝난 상기 포토레지스트 상에 포토마스크를 정렬시켜 노광하는 S6단계로서, 상기 i-line용 포토레지스트가 도포된 상기 웨이퍼를 i-line용 스텝퍼로 이동시켜 상기 웨이퍼 상에 미세홀패턴이 형성된 위상반전마스크를 정렬시킨 후, i-line을 상기 위상반전마스크를 통과하여 상기 포토레지스트가 도포된 상기 웨이퍼으로 조사시켜 노광한다. 계속하여 상기 노광된 웨이퍼를 피이비(PEB : Post Exposure Bake)시키는 S8단계로서, 상기 노광이 완료된 웨이퍼를 소정의 온도로 베이크하여 포토레지스트 패턴 상에 상기 노광 광원의 입사광과 반사광의 간섭에 의해 보강 및 상쇄 현상이 일어나면서 생기는 정재파 효과에 의해 발생하는 물결무늬를 제거하여 상기 포토레지스트패턴의 프로파일을 향상시키고, 상기 포토레지스트 패턴의 해상도를 향상시킨다. 계속하여 상기 피이비가 완료된 상기 웨이퍼를 현상 및 세정하여 상기 포토레지스트 패턴을 형성시키는 S10단계로서, 상기 피이비가 완료된 상기 웨이퍼를 현상장치로 이동시켜 상기 포토레지스트 상에 현상액을 공급하여 패턴을 형성한 후, 세정액으로 현상불순물을 제거한다.
계속하여 상기 현상된 웨이퍼를 하드 베이크(Hard Bake)시키는 S12단계로서, 현상이 완료된 상기 포토레지스트 패턴을 건조시키고, 경화시켜 상기 포토레지스트 패턴을 견고하게 만든다.
계속하여 상기 하드 베이크 후, 플로우베이크를 하는 S14단계로서, 상기 포토레지스트의 연화점 이상의 열을 상기 포토레지스트 패턴에 가하여 상기 포토레지스트 고분자를 연화 및 점도가 감소하도록하여 상기 포토레지스트 패턴을 플로우시켜 패턴의 크기를 작게한다. 그러나 상기와 같이 i-line용 포토레지스트와 상기 변형조명을 사용하는 위상반전마스크를 사용하여 플로우방법을 수행할 경우 0.18 ㎛의 해상도를 갖는 상기 포토레지스트 패턴을 형성할 수 있으나, 비노광부위도 일부 불균일하게 노광되어 고분자인 포토레지스트 패턴의 열적 특성이 불균일하게 된다. 즉, 플로우를 위한 베이크시 패턴밀도가 높은 셀(Cell)지역과 패턴밀도가 낮은 페리(Peri)지역의 비노광부위에 가해진 노광량이 불균일하다. 따라서, 상기 노광량의 불균일은 열에 의한 경화에 따른 플로우 속도의 차이가 발생하여 상기 셀지역과 페리지역의 경계지역에서 콘택홀 패턴이 찌그러지는 벌크효과(Bulk effect)가 발생하는 문제점이 있었다.
또한, DUV용 포토레지스트의 플로우 방법의 적용은 상기 DUV용 포토레지스트는 상기 i-line용 포토레지스트 보다 열적으로 매우 취약하여 플로우시 사용되는 베이크오븐(Bake Oven)의 온도 균일도에 상당히 민감하여 급격하게 플로우되며, 웨이퍼 전면에 균일한 크기를 갖는 콘택홀 패턴 분포를 얻기가 어려운 문제점이 있었다. 상기 문제점은 플로우시 상기 DUV용 포토레지스트의 플로우 과정이 상기 i-line용 포토레지스트의 플로우 과정이 다르기 때문이다. 그러므로 상기 DUV용 포토레지스트의 경우 플로우가 일어나는 온도 또는 플로우 발생 온도보다 낮은 온도에서 가교반응이 발생하는 메카니즘이 결여되어 있기 때문에 i-line용 포토레지스트와 같은 효과를 기대할 수 없는 문제점이 있었다.
도2 내지 도5는 도1의 공정순서도에 의한 i-line용 포토레지스트 및 위상반전마스크를 사용한 플로우방법으로 콘택홀 패턴형성을 나타내는 공정단면도들이다.
도2에서 보는 바와 같이, 상부에 피패턴형성막(4)이 형성되어 있는 웨이퍼(2)에 i-line용 포토레지스트(6)를 도포한 후 소프트 베이크를 한다. 계속하여 도3에서 보는 바와 같이, 상기 웨이퍼(2)을 i-line용 스텝퍼로 이동시켜 상기 i-line용 포토레지스트(6)가 도포된 상기 웨이퍼(2) 위에 미세홀패턴이 형성되어있는 위상반전마스크(7)를 정렬시켜 i-line를 이용하여 노광을 실시한다. 계속하여 도4와 같이 상기 노광된 상기 웨이퍼(2)을 피이비를 실시한 후, 현상 및 세정을 하여 제1콘택홀 패턴(8)을 형성한다. 이때 상기 제1콘택홀 패턴(8)의 크기는 0.25 ㎛ 급이다. 계속하여 도5와 같이 상기 제1콘택홀 패턴(8)을 플로우베이크시켜 제2콘택홀(9)를 형성한다. 그러나, 상기 변형조명을 사용하는 위상반전마스크를 사용하여 플로우를 수행할 경우 비노광부위도 일부 불균일하게 노광되어 고분자인 포토레지스트 패턴의 열적 특성이 불균일하게 되어 열에 의한 경화에 따른 플로우 속도의 차이가 발생하여 도5에서 보는 바와 같이, 플로우베이크시 상기 제2콘택홀(9)이 찌그러지는 벌크효과(Bulk effect)가 발생하는 문제점이 있었다.
본 발명의 목적은, i-line 포토레지스트와 위상반전마스크가 동시에 적용되는 공정에서 플로우방법이 가능하도록하여 균일하고 원하는 크기를 갖는 콘택홀 패턴을 형성시키는 반도체소자의 패턴 형성방법을 제공하는 데 있다.
본 발명의 다른 목적은, DUV용 포토레지스트에 플로우방법이 적용되도록 하여 균일하고 원하는 크기를 갖는 콘택홀 패턴을 형성시키는 반도체소자의 패턴 형성방법을 제공하는 데 있다.
본 발명의 또 다른 목적은 상기 반도체소자의 패턴 형성방법을 위한 반도체소자의 제조장비를 제공하는 데 있다.
본 발명의 또다른 목적은 상기 반도체소자의 패턴 형성방법에 적용되는 반도체소자 제조용 포토레지스트를 제공하는 데 있다.
도1은 종래의 반도체소자의 패턴 형성방법을 나타내는 공정순서도이다.
도2 내지 도5는 도1의 공정순서도에 의한 반도체소자의 패턴 형성방법을 나타내는 공정단면도들이다.
도6은 본 발명에 의한 반도체소자의 제조장비의 일 실시예를 설명하기 위한 구성도이다.
도7은 도6의 반도체소자의 제조장비의 유브이 베이크부를 설명하기위한 단면도이다.
도8은 본 발명의 일 실시예에 의한 반도체소자의 패턴 형성방법을 나타내는 공정순서도이다.
도9 내지 도12는 도8의 공정순서도에 의한 반도체소자의 패턴 형성방법을 나타내는 공정단면도들이다.
※도면의 주요부분에 대한 부호의 설명
2, 12 ; 웨이퍼 4, 14 ; 피패턴형성막
6, 16 ; 포토레지스트 7, 17 ; 위상반전마스크
8, 18 ; 제 1 콘택홀 패턴 9, 20 ; 제 2 콘택홀 패턴
30 ; 반도체소자 제조장비 32 ; 로딩부
34 ; 에치엠디에스 도포부 36 ; 포토레지스트 도포부
37 ; 베이크부 38 ; 소프트 베이크부
40 ; 하드 베이크부 42 ; 피이비부
44 ; 현상부 46 ; 웨이퍼에지노광부
48 ; 유브이 베이크부 50 ; 제 1 이송암
52 ; 제 2 이송암 60 ; 유브이램프
61 ; 극초단파가이드 62 ; 수은전구
63 ; 반사경 64 ; 석영판
70 ; 핫플레이트 80 ; 인터페이스
90 ; 노광장비
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조장비는 웨이퍼 로딩부로부터 이송된 웨이퍼상에 특정의 포토레지스트를 도포하는 포토레지스트 도포부; 상기 포토레지스트가 도포된 상기 웨이퍼상에 포토마스크를 정렬시켜 노광한 웨이퍼를 현상하여 포토레지스트 패턴을 형성시키는 현상부; 및 상기 현상된 웨이퍼에 유브이(UV)광을 조사시켜 상기 포토레지스트 패턴의 플로우공정시 안정된 플로우를 유도하기 위한 유브이 베이크부; 를 포함하여 이루어진다.
상기 반도체소자의 제조장비는 스피너(Spinner) 또는 트렉(Track)장비일 수 있다.
상기 반도체소자의 제조장비에는 웨이퍼 로딩부로부터 이송된 웨이퍼 표면에 포토레지스트의 접착력을 증대시키기 위한 에치엠디에스(HMDS) 도포부, 상기 포토레지스트가 도포된 웨이퍼, 노광된 웨이퍼 및 현상된 웨이퍼를 베이크할 수 있는 베이크부 및 웨이퍼 모서리부분을 소정두께 노광하는 웨이퍼에지노광(WEE : Wafer Edge Exposure)부가 더 설치되는 것이 바람직하다.
상기 반도체소자의 제조장비에는 웨이퍼 모서리부분을 소정두께 노광하는 웨이퍼에지노광부가 더 설치되는 것이 바람직하다.
상기 웨이퍼 로딩부, 상기 에치엠디에스 도포부, 상기 포토레지스트 도포부, 상기 현상부, 상기 베이크부 및 상기 유브이 베이크부는 하나 이상의 복수개가 설치되는 것이 바람직하다.
상기 베이크부는 용도에 따라 상기 웨이퍼에 도포된 포토레지스트에 포함된 용제를 제거하기위한 소프트 베이크(Soft Bake)부, 포토레지스트 패턴에 나타나는 정재파 효과에 의한 물결무늬를 제거하기위한 피이비(Post Expourse Bake)부 및 상기 포토레지스트 패턴을 경화시키기위한 하드 베이크(Hard Bake)부로 구분할 수 있다.
상기 유브이 베이크부는 상부에 유브이(UV)를 발생시킬 수 있는 유브이램프(UV Lamp) 및 하부에 상기 유브이램프와 소정간격 이격되어 웨이퍼가 안착되며, 상기 웨이퍼를 가열시킬 수 있는 핫플레이트(Hot Plate)를 구비하여 이루어진다.
상기 유브이램프는 극초단파여기램프(Microwave-Excited Lamp) 또는 머큐리제논아크램프(Mercury-Xenon Lamp)일 수 있다.
상기 목적을 달성하기 위한 본 발명에 따른 다른 반도체소자의 제조장비는 현상공정이 수행된 웨이퍼에 유브이(UV)광을 조사시켜 상기 웨이퍼상의 포토레지스트 패턴의 플로우공정시 안정된 플로우를 유도하기 위한 유브이 베이크부 및 상기 유브이 베이크부와 인접하여 상기 포토레지스트 패턴을 식각마스크로 하는 하부막질의 식각공정이 수행되는 공정챔버를 포함하여 이루어진다.
상기 유브이 베이크부와 상기 공정챔버는 로드락챔버로 연결될 수 있다.
상기 유브이 베이크부는 상부에 유브이(UV)를 발생시킬 수 있는 유브이램프(UV Lamp) 및 하부에 상기 유브이램프와 소정간격 이격되어 웨이퍼가 안착되며, 상기 웨이퍼를 가열시킬 수 있는 핫플레이트(Hot Plate)를 구비하여 이루어진다.
상기 유브이램프는 극초단파여기램프(Microwave-Excited Lamp) 또는 머큐리제논아크램프(Mercury-Xenon Lamp)일 수 있다.
본 발명에 따른 반도체소자의 패턴 형성방법은 웨이퍼 상에 포토레지스트를 도포하는 단계, 상기 도포된 포토레지스트를 소프트 베이크(Soft Bake) 시키는 단계, 상기 소프트 베이크가 끝난 상기 포토레지스트 상에 포토마스크를 정렬시켜 노광하는 단계, 상기 노광이 끝난 상기 포토레지스트를 피이비(PEB : Post Exposure Bake) 시키는 단계, 상기 피이비가 끝난 상기 포토레지스트를 현상 및 세정하여 포토레지스트 패턴을 형성시키는 단계, 상기 포토레지스트 패턴을 유브이 베이크(UV Bake) 시키는 단계; 및 상기 유브이 베이크 후, 상기 포토레지스트 패턴을 플로우 베이크(Flow Bake) 시키는 단계를 포함하여 이루어진다.
상기 포토레지스트는 베이스수지, 광활성제, 용제 및 베이스수지와 가교결합될 수 있는 첨가제로서 2,4,6-트리아미노-1,3,5-트리아진을 포함하여 이루어진 것을 사용할 수 있다.
또한, 상기 포토레지스트는 i-line용 또는 딥유브이(DUV : Deep Ultraviolet)용이 바람직하며, 상기 i-line용 포토레지스트 사용시는 상기 포토마스크는 위상반전마스크(PSM : Phase Shift Mask)가 될 수 있다.
상기 포토레지스트 패턴은 콘택홀 패턴(Contact Hole Pattern)일 수 있으며, 상기 유브이 베이크시키는 단계 전(前)에 하드 베이크시키는 단계를 더 첨가할 수 있다.
상기 유브이 베이크는 상기 포토레지스트 패턴에 유브이광을 조사하면서 플로우베이크보다 낮은 온도의 베이크공정을 동시에 수행하는 것이 바람직하다.
상기 유브이광 조사시 공정시간은 10 내지 80 초가 바람직하며, 상기 유브이 베이크시 베이크공정의 공정온도는 50 내지 140 ℃ 이며, 상기 플로우베이크의 공정온도는 140 내지 200 ℃ 가 바람직하다.
상기 플로우베이크는 1회 이상 반복할 수 있다.
본 발명에 따른 다른 반도체소자의 패턴 형성방법은 반도체 기판 상에 포토레지스트를 도포하는 단계, 상기 도포된 포토레지스트를 소프트 베이크(Soft Bake) 시키는 단계, 상기 소프트 베이크가 끝난 상기 포토레지스트 상에 포토마스크를 정렬시켜 노광하는 단계, 상기 노광이 끝난 상기 포토레지스트를 피이비(PEB : Post Exposure Bake)를 시키는 단계, 상기 피이비가 끝난 상기 포토레지스트를 현상 및 세정하여 포토레지스트 패턴을 형성시키는 단계, 상기 포토레지스트 패턴을 하드 베이크(Hard Bake) 시키는 단계, 상기 하드 베이크가 끝난 상기 포토레지스트 패턴을 현상액처리하는 단계, 및 상기 현상처리된 상기 포토레지스트 패턴을 플로우베이크(Flow Bake) 시키는 단계를 구비하여 이루어진다.
상기 포토레지스트는 베이스수지, 광활성제, 용제 및 베이스수지와 가교결합될 수 있는 첨가제로서 2,4,6-트리아미노-1,3,5-트리아진을 포함하여 이루어진 것을 사용할 수 있다.
또한, 상기 포토레지스트는 i-line용일 수 있으며, 상기 포토마스크는 위상변위마스크(PSM : Phase Shift Mask)가 바람직하다.
상기 포토레지스트 패턴은 컨택홀패턴(Contact Hole Pattern)일 수 있다.
상기 하드 베이크가 끝난 후 상기 포토레지스트 패턴의 현상처리를 2회 이상 반복 수행할 수 있다.
상기 플로우베이크의 공정온도는 140 내지 200 ℃가 바람직하며, 상기 플로우 베이크시 공정시간은 80 내지 120 초 일 수 있다.
본 발명은 반도체소자의 고집적화에 따라 선폭을 보다 작게하기 위하여 사진공정에서 현상 후, 포토레지스트 패턴 상에 유브이광을 조사하여 상기 포토레지스트 패턴의 플로우공정시 패턴이 찌그러지는 현상을 방지하여 효과적으로 원하는 패턴 크기를 형성할 수 있도록 하는 반도체소자의 제조 장비 및 이를 이용한 반도체소자의 패턴 형성방법에 관한 것이다.
또한, 상기 본 발명의 또다른 목적을 달성하기 위한 본 발명에 따른 포토레지스트는, 베이스수지, 광활성제, 용제 및 베이스수지와 가교결합될 수 있는 첨가제로서 2,4,6-트리아미노-1,3,5-트리아진을 포함하여 이루어진다.
이때 상기 2,4,6-트리아미노-1,3,5-트리아진이 베이스수지와 광활성제 및 용제의 총량에 대하여 0.001 내지 5중량%로 포함되는 것이 바람직하다.
이하, 본 발명의 구체적인 일 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
도6은 본 발명에 의한 반도체소자의 제조장비의 일 실시예를 설명하기 위한 구성도이며, 도7은 도6의 극초단파여기램프가 부착된 유브이 베이크부를 설명하기위한 단면도이다.
도6은 본 발명에 의한 반도체소자의 제조장비(30)와 노광장비(90)가 인터페이스(80)를 통하여 인라인(In Line)으로 연결된 상태를 나타내고있다.
상기 반도체소자의 제조장비(30)는 웨이퍼가 내재된 웨이퍼 카세트가 적재되는 웨이퍼 로딩부(32), 상기 웨이퍼 로딩부(32)로부터 이송된 웨이퍼 표면에 포토레지스트의 접착력을 증대시키기 위한 에치엠디에스(HMDS) 도포부(34), 상기 에치엠디에스 도포부(34)에서 에치엠디에스가 도포된 상기 웨이퍼 상에 포토레지스트를 도포하는 포토레지스트 도포부(36), 상기 포토레지스트 도포부(36)에서 상기 포토레지스트가 도포된 후, 노광된 웨이퍼를 현상하여 포토레지스트 패턴을 형성시키는 현상부(44), 상기 포토레지스트가 도포된 웨이퍼에 포함된 용제를 제거하기위한 소프트 베이크(Soft Bake)부(38), 상기 포토레지스트가 도포된 웨이퍼의 노광 후, 포토레지스트 패턴에 나타나는 미세한 구조의 정재파 등을 제거하기위한 피이비부(42) 및 상기 포토레지스트 패턴을 경화시키기위한 하드 베이크부(40)를 포함하는 베이크부(37) 및 상기 현상된 웨이퍼에 유브이(UV)광을 조사시켜 상기 포토레지스트 패턴의 플로우시 안정된 플로우를 유도하는 유브이 베이크부(48)를 포함하여 이루어진다.
상기 반도체소자의 제조장비는 스피너 또는 트렉장비일 수 있으며, 상기 반도체소자의 제조장비에는 웨이퍼 모서리부분을 소정두께 노광하는 웨이퍼에지노광부가 더 설치되는 것이 바람직하다. 상기 반도체소자의 제조장비는반도체소자 제조공정의 효율적인 멀티공정(Multi Process)을 위하여 상기 웨이퍼 로딩부(32), 상기 에치엠디에스 도포부(34), 상기 포토레지스트 도포부(36), 상기 현상부(44), 상기 소프트 베이크(Soft Bake)부(38), 상기 피이비부(42) 및 상기 하드 베이크부(40) 및 상기 유브이 베이크부(48)는 하나 이상의 복수개가 설치되는 것이 바람직하다.
상기 유브이 베이크부(48)는 챔버 상부에 유브이(UV)를 발생시킬 수 있는 유브이램프 및 챔버 하부에 상기 유브이램프와 소정간격 이격되어 웨이퍼가 안착되며, 상기 웨이퍼를 가열시킬 수 있는 핫플레이트를 구비하여 이루어진다.
상기 유브이램프는 극초단파여기램프 또는 머큐리제논아크램프가 바람직하다. 상기 극초단파여기램프(60)가 장착된 유브이 베이크부(48)를 실예로 살펴보면, 극초단파가이드(61)가 부착된 수은전구(62), 상기 수은전구(62)를 감싸며, 상기 극초단파가이드(61)에 의해 인가된 극초단파에 의해 상기 수은전구(62)에서 발산하는 유브이를 웨이퍼에 집중시킬 수 있는 하면에 석영판(64)이 부착된 반사경(63)을 포함하여 이루어지는 상기 극초단파여기램프(60) 및 상기 극초단파여기램프(60)와 소정간격 이격되어 웨이퍼(68)가 안착되며, 상기 웨이퍼(68)를 가열시킬 수 있는 핫플레이트(70)를 구비하여 이루어진다.
상기 핫플레이트(70)에 웨이퍼(68)가 장착되면 극초단파가이드(61)가 에너지를 상기 수은이 내재된 수은전구(62)에 가해 상기 수은을 플라즈마 상태로 만들어 유브이를 발생시킨다. 상기 유브이는 상기 반사경(63)에 의해 여러방향으로 발산되는 유브이를 반사시켜 상기 웨이퍼(68)에 효율적으로 도달시킨다.
본 발명에 의한 반도체소자 제조설비(30)의 동작순서를 살펴보면, 처음 상기 웨이퍼 로딩부(32)에 웨이퍼가 내재된 웨이퍼 카세트가 로딩되면 제 1 이송암(50)에 의해 상기 웨이퍼는 상기 에치엠디에스 도포부(34)로 이송된다. 상기 에치엠디에스 도포부(34)는 상기 웨이퍼에 포토레지스트가 효과적으로 도포되도록 소정두께의 에치엠디에스를 도포한다.
계속해서, 상기 에치엠디에스가 도포된 웨이퍼는 포토레지스트 도포부(36)로 제 2 이송암(52)에 의해 이송되어 특정공정의 특정의 포토레지스트가 상기 웨이퍼 표면에 도포된다. 상기 이송암(50, 52)들은 단지 일 실시예를 설명하기 위하여 첨부하였으며, 특정 위치에 한정되는 것이 아님은 당업자에게는 공지의 사실이다.
계속해서, 상기 포토레지스트가 도포된 웨이퍼는 소프트 베이크부(38)로 이송되어 소정의 온도에서 베이크되어 상기 포토레지스트에 포함된 용제를 제거하여 도포된 포토레지스트가 일정한 두께로 도포된 상태를 유지토록 한다.
계속하여, 상기 소프트 베이크를 수행한 상기 웨이퍼는 인터페이스(80)를 통하여 노광장비(90)로 이송되어 노광이 수행된다. 상기 노광이 수행된 웨이퍼는 웨이퍼에지노광부(46)를 통과한 후, 피이비부(42)로 이송되어 소정의 온도에서 베이크되어 현상 후 포토레지스트 패턴에 상기 노광 광원의 입사광과 반사광의 간섭에 의해 보강 및 상쇄 현상이 일어나면서 생기는 정재파 효과에 의해 발생하는 물결무늬를 제거하여 패턴의 프로파일이 향상되도록 한다.
계속하여, 상기 피이비가 완료된 웨이퍼는 상기 현상부(44)로 이송되어 상기 웨이퍼 표면에 현상액을 분사하여 노광에 의한 양성 포토레지스트 패턴 또는 음성 포토레지스트 패턴을 형성한다. 이때 상기 포토레지스트 패턴의 선폭은 소망하는 선폭보다 크다.
계속하여, 상기 웨이퍼는 유브이 베이크부(48)로 이송되어 상기 포토레지스트 패턴 상에 유브이조사와 핫플레이트에 의한 베이크공정을 수행하여 상기 포토레지스트 내에 가교반응(Cross Linking)과 플로우공정이 동시에 일어나도록 하여 현상 후의 상기 포토레지스트 패턴보다 작아진 포토레지스트 패턴을 얻도록 한다. 상기 반도체소자 제조장비의 각각의 단위 공정부는 편의에 따라 배열순서를 변경할 수있으며, 상기 제조장비의 펩(Fab)내의 점유면적의 효율성을 높이기 위해 상기 단위 공정부들을 수직형태로 배치할 수 있음은 당업자에게는 당연하다.
본 발명에 의한 반도체소자 제조설비의 중요한 포인트는 종래의 상기 스피너 또는 트렉장비에 상기 유브이 베이크부(48)를 첨부하는 것이며, 상기 유브이 베이크부(48)의 특별한 위치지점을 한정하지는 않는다. 상기 유브이 베이크부(48)의 위치는 유브이 베이크가 공정순서상 현상공정 다음에 수행되는 것으로서 상기 현상부(44)에 근접하여 배치하는 것이 바람직하다.
그러므로 상기 유브이 베이크부(48)가 부가된 반도체소자 제조설비를 통과하여 포토레지스트 패턴이 형성된 웨이퍼를 후속공정의 식각장비로 이동시켜 상기 포토레지스트 패턴을 식각마스크로 하여 하부막질을 식각하여 소자패턴을 형성한다.
상술한 바와 같이, 본 발명의 소자패턴 형성방법은 현상공정에 의해 형성된 포토레지스트 패턴을 유브이 베이크와 플로우베이크를 수행한 후, 식각공정을 수행하는 것으로서, 상기 유브이 베이크부가 부가된 식각장비를 사용하여 소자패턴을 형성할 수 있다.
따라서, 상기 식각장비는 현상공정이 수행된 웨이퍼에 유브이(UV)광을 조사시켜 상기 웨이퍼상의 포토레지스트 패턴의 플로우공정시 안정된 플로우를 유도하기 위한 유브이 베이크부 및 상기 유브이 베이크부와 인접하여 상기 포토레지스트 패턴을 식각마스크로 하는 하부막질의 식각공정이 수행되는 공정챔버를 포함하여 이루어진다.
상기 유브이 베이크부와 상기 공정챔버는 로드락챔버로 연결되는 것이 바람직하다.
도8은 본 발명의 일 실시예에 의한 반도체소자의 패턴의 형성방법을 나타내는 공정순서도이다.
도8에서 보는 바와 같이, 상기 반도체소자의 패턴의 형성방법은 현상 및 세정단계 후, 세가지의 순서중에서 하나를 선택하여 수행할 수 있다. 상기 세가지 순서는 A, B 및 C로 나타냈으며, 먼저 A 순서에 대하여 기술한 후, B 및 C의 순서의 기술에 있어서, A 순서와 중복되는 단계는 설명을 생략하였다.
먼저, A 공정순서를 살펴보면 처음 웨이퍼 상에 상기 포토레지스트를 도포하는 S20단계로서, 상기 웨이퍼 상에 i-line용 포토레지스트를 도포한다. 계속하여 상기 도포된 상기 i-line용 포토레지스트를 소프트 베이크시키는 S22단계로서, 상기 포토레지스트가 포함하고 있는 솔벤트를 제거하므로써 상기 i-line용 포토레지스트의 접착력을 증가시키기 위하여 소프트 베이크를 수행한다.
이때, 상기 포토레지스트는 또한 베이스수지, 광활성제, 용제 및 베이스수지와 가교결합될 수 있는 첨가제로서 2,4,6-트리아미노-1,3,5-트리아진이 베이스수지와 광활성제 및 용제의 총량에 대하여 0.001 내지 5중량%로 포함된 것을 사용할 수 있다. 상기 2,4,6-트리아미노-1,3,5-트리아진은 소위 멜라민(melamine)이라고 칭하는 것으로써 화학식이 C3H6N6이며, 포름알데히드와 부가 축합반응에 의해 멜라민 포름알데히드 수지를 형성한다.
계속하여, 상기 소프트 베이크가 끝난 상기 포토레지스트 상에 포토마스크를 정렬시켜 노광하는 S24단계로서, 상기 i-line용 포토레지스트가 도포된 웨이퍼를 i-line 스텝퍼로 이동시켜 상기 웨이퍼 상에 미세홀패턴이 형성된 위상반전마스크를 정렬시켜 i-line을 위상반전마스크를 통하여 상기 i-line을 입사시켜 상기 웨이퍼를 노광한다. 계속하여 상기 노광된 웨이퍼를 피이비 시키는 S26단계로서, 상기 피이비는 상기 포토레지스트 패턴의 상기 노광 광원의 입사광과 반사광의 간섭에 의해 보강 및 상쇄 현상이 일어나면서 생기는 정재파 효과에 의해 발생하는 물결무늬를 제거하여 상기 패턴의 프로파일을 향상시키고 상기 포토레지스트 패턴의 해상도를 향상시킨다.
계속하여, 상기 피이비가 완료된 상기 웨이퍼를 현상 및 세정하여 상기 포토레지스트 패턴을 형성시키는 S28단계로서, 피이비가 완료된 상기 웨이퍼를 현상장치로 이동시켜 상기 포토레지스트 상에 현상액을 공급하여 패턴을 형성한 후, 세정액으로 현상불순물을 제거한다.
계속하여, 상기 포토레지스트 패턴을 유브이 베이크 시키는 S32단계로서, 상기 포토레지스트 패턴에 유브이광을 조사시키면서 열을 가하여 포토레지스트 내에 가교반응(Cross Linking)이 일어나도록 하여 상기 포토레지스트 패턴의 열적안전성이 확보되어 온도 상승에 따른 플로우시 열에 둔감하도록한다. 상기 유브이 베이크는 상기 포토레지스트 패턴에 유브이광을 조사하면서 열에의한 베이크공정을 동시에 수행할 수 있으며, 상기 열에 의한 베이크공정은 유브이광을 조사한 후, 독립적으로 수행할 수 있다.
계속하여 상기 유브이 베이크 후, 플로우베이크를 하는 S36단계로서, 상기 포토레지스트의 연화점 이상의 열을 상기 포토레지스트 패턴에 가하여 상기 포토레지스트 고분자를 연화 및 점도가 감소하도록 하여 상기 포토레지스트 패턴을 플로우시켜 패턴의 크기를 작게된다. 또한, 패턴밀도가 높은 셀지역과 패턴밀도가 낮은 페리지역의 상기 포토레지스트 패턴의 플로우 정도 차이가 크지 않아 상기 포토레지스트 패턴이 상기 웨이퍼의 전면에 균일하게 형성된다.
이어서, B 공정순서는 상기 A 공정순서에서 상기 포토레지스트 패턴에 유브이 베이크를 시키는 S32단계 전(前)에 플로우공정을 좀더 안정하게 수행하기 위하여 하드 베이크시키는 S30단계가 더 첨가된다.
마지막으로 C 공정순서는 상기 A 공정순서에서 수행된 포토레지스트 내에 가교반응이 일어나도록 하여 상기 포토레지스트 패턴의 열적안정성이 확보되어 온도 상승에 따른 플로우시 열에 둔감하도록 유브이 베이크시키는 S32단계 대신에 하드 베이크시키는 S33단계와 상기 S28의 현상단계에서 사용하는 동일한 현상액과 동일한방법으로 상기 하드 베이크가 수행된 웨이퍼를 현상액 처리시키는 S34단계를 차례로 수행한다. 즉, C 공정순서에서는 상기 현상공정에 의해 형성된 상기 포토레지스트 패턴을 현상액 처리함므로서 포토레지스트의 특성을 변화시켜 상기 유브이 베이크와 동일한 특성을 얻는다.
도9 내지 도12는 도8의 공정순서도에 의한 i-line용 포토레지스트 및 위상반전마스크를 사용하여 플로우방법으로 콘택홀 패턴형성을 나타내는 공정단면도들로서 A 공정순서를 설명한다.
도9에서 보는 바와 같이, 상부에 피패턴형성막(14)이 형성되어 있는 웨이퍼(12)에 i-line용 포토레지스트(16)를 도포한 후, 80 내지 120℃에서 50 내지 100초 동안 소프트 베이크를 한다. 상기 소프트 베이크는 상기 i-line용 포토레지스트(16)에 포함된 용제를 제거하여 도포된 상기 i-line용 포토레지스트(16)가 일정한 두께로 도포된 상태를 유지토록 한다. 상기 소프트 베이크의 바람직한 공정온도는 90 내지 110℃이다.
이때, 상기 포토레지스트는 또한 베이스수지, 광활성제, 용제 및 베이스수지와 가교결합될 수 있는 첨가제로서 2,4,6-트리아미노-1,3,5-트리아진이 베이스수지와 광활성제 및 용제의 총량에 대하여 0.001 내지 5중량%로 포함된 것을 사용할 수 있다. 상기 2,4,6-트리아미노-1,3,5-트리아진은 소위 멜라민(melamine)이라고 칭하는 것으로써 화학식이 C3H6N6이며, 포름알데히드와 부가 축합반응에 의해 멜라민 포름알데히드 수지를 형성한다.
계속하여, 도10과 같이 상기 웨이퍼(12)을 i-line용 스텝퍼로 이동시켜 상기 i-line용 포토레지스트(16) 위에 미세홀패턴이 형성되어있는 위상반전마스크(17)를 정렬시켜 i-line를 이용하여 노광을 실시한다.
계속하여, 도11과 같이 상기 노광된 상기 웨이퍼(12)을 100 내지 140℃에서 50 내지 100초 동안 피이비를 실시한 후, 현상 및 세정을 하여 제 1 콘택홀 패턴(18)을 형성한다. 상기 피이비는 포토레지스트로 이루어진 패턴에 나타나는 미세한 구조의 정재파 등을 제거하여 패턴의 프로파일을 향상시키고, 해상도를 높이기 위한 목적으로 수행된다. 이때 상기 제 1 콘택홀 패턴(18)의 크기는 0.28 ㎛ 급이며, 상기 웨이퍼(12) 전면의 상기 제 1 콘택홀 패턴(18)의 균일도는 좋지 않다.
계속하여, 도12와 같이 상기 제 1 콘택홀 패턴(18)에 유브이 베이크 및 플로우 베이크를 연속 수행하여 상기 제 1 콘택홀 패턴(18) 보다 크기가 작은 0.20 ㎛ 이하의 제 2 콘택홀(20)을 형성한다. 상기 유브이 베이크는 상기 제 1 콘택홀 패턴(18)에 유브이 광을 조사시키면서 열을 가하여 동시에 베이크한다. 상기 유브이 광의 조사시간은 10 내지 80초 이며, 바람직하게는 10 내지 50초이다. 상기 열에 의한 베이크의 온도는 50 내지 140 ℃ 이며, 바람직하게는 110 ℃ 이다. 즉, 상기 제 1 콘택홀 패턴(18)이 상기 유브이광의 조사와 베이크에 의해 열적으로 안정화 되면서 상기 제 1 콘택홀 패턴(18)에 가교반응이 일어나도록 한다.
계속하여, 상기 유브이 베이크를 수행한 후, 유브이 광 조사를 정지하고 동일챔버 또는 독립의 베이크 챔버로 웨이퍼를 이동시켜 140 내지 200 ℃에서 80 내지 120초 동안 플로우베이크를 실시하여 제 2 콘택홀(20)을 형성한다. 상기 플로우 베이크의 공정온도는 바람직하게는 170 내지 190℃ 이다. 그러므로, 플로우 베이크시 패턴이 반복하여 존재하는 조밀한 부분과 패턴이 없는 부분의 고분자의 플로우 정도 차이가 커서 발생하는 패턴이 찌그러지는 벌크효과(Bulk effect)를 발생시키지 않아 노광 광원보다 작은 0.20 ㎛ 이하의 상기 제 2 콘택홀(20)이 상기 웨이퍼(12) 전면에 균일하게 형성된다. 상기 플로우 베이크는 포토레지스트의 종류 및 플로우량에 따라 1회 이상 반복할 수 있다.
특히, 상기 포토레지스트는 베이스수지, 광활성제, 용제 및 베이스수지와 가교결합될 수 있는 첨가제로서 2,4,6-트리아미노-1,3,5-트리아진이 포함된 것을 사용함으로써 유브이 베이크를 더욱 효과적으로 수행할 수도 있다.
따라서, 본 발명에 의하면 상술한 바와 같이 포토레지스트 패턴 형성 후 유브이광을 상기 포토레지스트 패턴에 조사하여 상기 포토레지스트 패턴의 고분자에 가교반응을 유발시켜 상기 포토레지스트를 열적으로 안정화시킨 후, 플로우를 진행하므로써 패턴이 반복하여 존재하는 조밀한 부분과 패턴이 없는 부분의 고분자의 플로우 정도 차이가 커서 발생하는 패턴이 찌그러지는 벌크효과를 발생시키지 않아 균일한 상기 포토레지스트 패턴의 크기를 노광 광원의 파장보다 작게 형성할 수 있는 효과가 있다.
이상에서 본 발명은 기재된 구체예에 대해서만 상세히 설명되었지만 본 발명의 기술사상 범위 내에서 다양한 변형 및 수정이 가능함은 당업자에게 있어서 명백한 것이며, 이러한 변형 및 수정이 첨부된 특허청구범위에 속함은 당연한 것이다.

Claims (33)

  1. 웨이퍼 로딩부로부터 이송된 웨이퍼상에 특정의 포토레지스트를 도포하는 포토레지스트 도포부;
    상기 포토레지스트가 도포된 상기 웨이퍼상에 포토마스크를 정렬시켜 노광한 웨이퍼를 현상하여 포토레지스트 패턴을 형성시키는 현상부; 및
    상기 현상된 웨이퍼에 유브이(UV)광을 조사시켜 상기 포토레지스트 패턴의 플로우공정시 안정된 플로우를 유도하기 위한 유브이 베이크부;
    를 포함하여 이루어지는 것을 특징으로 하는 반도체소자의 제조장비.
  2. 제 1 항에 있어서,
    상기 반도체소자의 제조장비는 스피너(Spinner) 또는 트렉(Track)장비인 것을 특징으로 하는 상기 반도체소자의 제조장비.
  3. 제 1 항에 있어서,
    상기 반도체소자의 제조장비에는 웨이퍼 로딩부로부터 이송된 웨이퍼 표면에 포토레지스트의 접착력을 증대시키기 위한 에치엠디에스(HMDS) 도포부, 상기 포토레지스트가 도포된 웨이퍼, 노광된 웨이퍼 및 현상된 웨이퍼를 베이크할 수 있는 베이크부 및 웨이퍼 모서리부분을 소정두께 노광하는 웨이퍼에지노광(WEE : Wafer Edge Exposure)부가 더 설치되는 것을 특징으로 하는 상기 반도체소자의 제조장비.
  4. 제 3 항에 있어서,
    상기 웨이퍼 로딩부, 상기 에치엠디에스 도포부, 상기 포토레지스트 도포부, 상기 현상부, 상기 베이크부, 상기 웨이퍼에지노광 및 상기 유브이 베이크부는 하나 이상의 복수개가 설치되는 것을 특징으로 하는 상기 반도체소자의 제조장비.
  5. 제 3 항에 있어서,
    상기 베이크부는 용도에 따라 상기 웨이퍼에 도포된 포토레지스트에 포함된 용제를 제거하기위한 소프트 베이크(Soft Bake)부, 포토레지스트 패턴에 나타나는 미세한 구조의 정재파 등을 제거하기위한 피이비(PEB : Post Expourse Bake)부 및 상기 포토레지스트 패턴을 경화시키기위한 하드 베이크(Hard Bake)부로 구분하는 것을 특징으로 하는 상기 반도체소자의 제조장비.
  6. 제 1 항에 있어서,
    상기 유브이 베이크부는 상부에 유브이(UV)를 발생시킬 수 있는 유브이램프(UV Lamp) 및 하부에 상기 유브이램프와 소정간격 이격되어 웨이퍼가 안착되며, 상기 웨이퍼를 가열시킬 수 있는 핫플레이트(Hot Plate)를 구비하여 이루어지는 것을 특징으로 하는 상기 반도체소자의 제조장비.
  7. 제 6 항에 있어서,
    상기 유브이램프는 극초단파여기램프(Microwave-Excited Lamp) 또는 머큐리제논아크램프(Mercury-Xenon Lamp)인 것을 특징으로 하는 상기 반도체소자의 제조장비.
  8. 현상공정이 수행된 웨이퍼에 유브이(UV)광을 조사시켜 상기 웨이퍼상의 포토레지스트 패턴의 플로우공정시 안정된 플로우를 유도하기 위한 유브이 베이크부; 및
    상기 유브이 베이크부와 인접하여 상기 포토레지스트 패턴을 식각마스크로 하는 하부막질의 식각공정이 수행되는 공정챔버;
    를 포함하여 이루어지는 것을 특징으로 하는 반도체소자의 제조장비.
  9. 제 8 항에 있어서,
    상기 유브이 베이크부와 상기 공정챔버는 로드락챔버로 연결되는 것을 특징으로 하는 상기 반도체소자의 제조장비.
  10. 제 8 항에 있어서,
    상기 유브이 베이크부는 상부에 유브이(UV)를 발생시킬 수 있는 유브이램프(UV Lamp) 및 하부에 상기 유브이램프와 소정간격 이격되어 웨이퍼가 안착되며, 상기 웨이퍼를 가열시킬 수 있는 핫플레이트(Hot Plate)를 구비하여 이루어지는 것을 특징으로 하는 상기 반도체소자의 제조장비.
  11. 제 10 항에 있어서,
    상기 유브이램프는 극초단파여기램프(Microwave-Excited Lamp) 또는 머큐리제논아크램프(Mercury-Xenon Lamp)인 것을 특징으로 하는 상기 반도체소자의 제조장비.
  12. 웨이퍼 상에 포토레지스트를 도포하는 단계;
    상기 도포된 포토레지스트를 소프트 베이크(Soft Bake) 시키는 단계;
    상기 소프트 베이크가 끝난 상기 포토레지스트 상에 포토마스크를 정렬시켜 노광하는 단계;
    상기 노광이 끝난 상기 포토레지스트를 피이비(PEB : Post Exposure Bake) 시키는 단계;
    상기 피이비가 끝난 상기 포토레지스트를 현상 및 세정하여 포토레지스트 패턴을 형성시키는 단계;
    상기 포토레지스트 패턴을 유브이 베이크(UV Bake)시키는 단계; 및
    상기 유브이 베이크 후, 상기 포토레지스트 패턴을 플로우 베이크(Flow Bake)시키는 단계;
    를 포함하여 이루어지는 것을 특징으로 하는 반도체소자의 패턴 형성방법.
  13. 제 12 항에 있어서,
    상기 포토레지스트는 베이스수지, 광활성제, 용제 및 베이스수지와 가교결합될 수 있는 첨가제로서 2,4,6-트리아미노-1,3,5-트리아진을 포함하여 이루어진 것임을 특징으로 하는 상기 반도체소자의 패턴 형성방법.
  14. 제 13 항에 있어서,
    상기 포토레지스트는 i-line용 또는 딥유브이(DUV : Deep Ultraviolet)용인 것을 특징으로 하는 상기 반도체소자의 패턴 형성방법.
  15. 제 14 항에 있어서,
    상기 i-line용 포토레지스트 사용시 상기 포토마스크는 위상반전마스크(PSM : Phase Shift Mask)를 사용하는 것을 특징으로 하는 상기 반도체소자의 패턴 형성방법.
  16. 제 13 항에 있어서,
    상기 포토레지스트 패턴은 콘택홀 패턴(Contact Hole Pattern)인 것을 특징으로 하는 상기 반도체소자의 패턴 형성방법.
  17. 제 13 항에 있어서,
    상기 유브이 베이크시키는 단계 전(前)에 하드 베이크시키는 단계를 더 첨가하는 것을 특징으로 하는 상기 반도체소자의 패턴 형성방법.
  18. 제 13 항에 있어서,
    상기 유브이 베이크는 상기 포토레지스트 패턴에 유브이광을 조사하면서 열에의한 베이크공정을 동시에 수행하는 것을 특징으로 하는 상기 반도체소자의 패턴 형성방법.
  19. 제 18 항에 있어서,
    상기 열에 의한 베이크공정의 공정온도는 50 내지 140 ℃ 인 것을 특징으로 하는 상기 반도체소자의 패턴 형성방법.
  20. 제 18 항에 있어서,
    상기 유브이광 조사시 공정시간은 10 내지 80 초인 것을 특징으로 하는 상기 반도체소자의 패턴 형성방법.
  21. 제 13 항에 있어서,
    상기 플로우 베이크의 공정온도는 140 내지 200 ℃인 것을 특징으로 하는 상기 반도체소자의 패턴 형성방법.
  22. 제 13 항에 있어서,
    상기 플로우 베이크시 공정시간은 80 내지 120 초인 것을 특징으로 하는 상기 반도체소자의 패턴 형성방법.
  23. 제 13 항에 있어서,
    상기 플로우 베이크를 1회 이상 반복하는 것을 특징으로 하는 상기 반도체소자의 패턴 형성방법.
  24. 반도체 기판 상에 포토레지스트를 도포하는 단계;
    상기 도포된 포토레지스트를 소프트 베이크(Soft Bake) 시키는 단계;
    상기 소프트 베이크가 끝난 상기 포토레지스트 상에 포토마스크를 정렬시켜 노광하는 단계;
    상기 노광이 끝난 상기 포토레지스트를 피이비(PEB : Post Exposure Bake)를 시키는 단계;
    상기 피이비가 끝난 상기 포토레지스트를 현상 및 세정하여 포토레지스트 패턴을 형성시키는 단계;
    상기 포토레지스트 패턴을 하드 베이크(Hard Bake) 시키는 단계;
    상기 하드 베이크가 끝난 상기 포토레지스트 패턴을 현상액처리하는 단계; 및
    상기 현상처리된 상기 포토레지스트 패턴을 플로우베이크(Flow Bake) 시키는 단계;
    를 구비하여 이루어지는 것을 특징으로 하는 반도체소자의 패턴 형성방법.
  25. 제 24 항에 있어서,
    상기 포토레지스트는 베이스수지, 광활성제, 용제 및 베이스수지와 가교결합될 수 있는 첨가제로서 2,4,6-트리아미노-1,3,5-트리아진을 포함하여 이루어진 것임을 특징으로 하는 상기 반도체소자의 패턴 형성방법.
  26. 제 24 항에 있어서,
    상기 포토레지스트는 i-line용인 것을 특징으로 하는 상기 반도체소자의 패턴 형성방법.
  27. 제 24 항에 있어서,
    상기 포토마스크는 위상변위마스크(PSM : Phase Shift Mask) 인 것을 특징으로 하는 상기 반도체소자의 패턴 형성방법.
  28. 제 24 항에 있어서,
    상기 포토레지스트 패턴은 컨택홀패턴(Contact Hole Pattern) 인 것을 특징으로 하는 상기 반도체소자의 패턴 형성방법.
  29. 제 24 항에 있어서,
    상기 하드 베이크가 끝난 후 상기 포토레지스트 패턴의 현상처리를 2회 이상 반복 수행하는 것을 특징으로 하는 상기 반도체소자의 패턴 형성방법.
  30. 제 24 항에 있어서,
    상기 플로우베이크의 공정온도는 140 내지 200 ℃ 인 것을 특징으로 하는 상기 반도체소자의 패턴 형성방법.
  31. 제 29 항에 있어서,
    상기 플로우 베이크시 공정시간은 80 내지 120 초 인 것을 특징으로 하는 상기 반도체소자의 패턴 형성방법.
  32. 베이스수지, 광활성제, 용제 및 베이스수지와 가교결합될 수 있는 첨가제로서 2,4,6-트리아미노-1,3,5-트리아진을 포함하여 이루어짐을 특징으로 하는 반도체소자 제조용 포토레지스트.
  33. 제 32 항에 있어서,
    상기 2,4,6-트리아미노-1,3,5-트리아진이 베이스수지와 광활성제 및 용제의 총량에 대하여 0.001 내지 5중량%로 포함됨을 특징으로 하는 상기 반도체소자 제조용 포토레지스트.
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