KR101150460B1 - 반도체 소자의 형성 방법 - Google Patents

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Abstract

본 발명의 반도체 소자의 형성 방법은 셀 영역 및 주변회로 영역을 포함하는 반도체 기판 상에 상기 셀 영역의 반도체 기판 상에 스페이서 패턴을 형성하는 단계와, 상기 스페이서 패턴으로부터 이격되고, 상기 셀 영역을 오픈시키는 감광막 패턴을 형성하는 단계와, 상기 셀 영역 및 상기 주변회로 영역의 경계부에 형성되는 상기 스페이서 패턴과 연결되는 마스크 패턴을 형성하는 단계를 포함하여, 스페이서 패터닝 시 주변회로 영역에 형성되는 마스크 패턴의 오버레이 불량을 근본적으로 방지하고 스페이서 패턴과 인접하도록 마스크 패턴을 형성함으로써 반도체 소자의 미세패턴을 용이하게 하는 효과를 제공한다.

Description

반도체 소자의 형성 방법{Method for forming semiconductor device}
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 보다 자세하게는 미세 패턴을 포함하는 반도체 소자의 형성 방법에 관한 것이다.
최근의 대부분의 전자 제품들(electronic appliances)은 반도체 소자(semiconductor devices)를 구비한다. 반도체 소자는 트랜지스터, 저항 및 커패시터 등의 전자 부품(electronic element)들을 구비하며, 이들 전자 부품들은 전자 제품들의 부분적 기능을 수행할 수 있도록 설계된 후, 반도체 기판 상에 집적된다. 예를 들면, 컴퓨터 또는 디지털 카메라 등의 전자 제품들은 정보 저장을 위한 메모리 칩(memory chip), 정보 제어를 위한 처리 칩(processing chip) 등의 반도체 장치들을 구비하고, 메모리 칩 및 처리 칩은 반도체 기판 상에 집적된 전자 부품들을 구비한다.
반도체 소자는 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해, 점점 더 고집적화될 필요가 있다. 반도체 메모리 소자의 집적도가 높아지면서 디자인 룰(design rule)이 감소하게 되어 반도체 소자의 패턴도 미세화되고 있다. 반도체 소자의 극미세화 및 고집적화가 진행됨에 따라 메모리 용량의 증가에 비례하여 전체적인 칩(chip) 면적은 증가되고 있지만 실제로 반도체 소자의 패턴이 형성되는 셀(cell) 영역의 면적은 감소되고 있다. 따라서, 원하는 메모리 용량을 확보하기 위해서는 한정된 셀 영역 내에 보다 많은 패턴이 형성되어야만 하므로, 패턴의 선폭(critical dimension)이 감소된 미세 패턴을 형성하여야 한다.
그러나 이러한 소자의 고집적화로 인해 요구되는 미세 패턴을 구현하기 위한 노광 장비의 발전은 기술의 발전을 만족시키지 못하고 있는 형편이다. 특히, 기존의 노광 장비를 이용하여 실리콘이 함유된 포토레지스트막을 노광 및 현상 공정을 실시하여 실리콘이 함유된 포토레지스트 패턴을 형성할 경우 노광 장비의 해상 능력에 한계를 가진다.
미세 패턴을 형성하는 방법에는 이중 패터닝 기술(DPT, Double Patterning Technology)이 있는데, 이는 패턴 주기의 2배의 주기를 갖는 패턴을 노광하고 식각한 후 그 사이 사이에 이와 동일하게 패턴 주기의 2배 주기를 갖는 2번째 패턴을 노광하고 식각하는 이중 노광 식각 기술(DE2T, Double Expose Etch Technology)과, 스페이서(Spacer)를 이용하는 스페이서 패터닝 기술(SPT, Spacer Patterning Technology)로 나눌 수 있다.
도 1a 및 도 1b, 도 2a 및 도 2b, 도 3a 및 도 3b 는 종래 기술에 따른 스페이서 패터닝 방법을 나타낸 단면도로서, (ⅰ)은 셀 영역을 나타낸 단면도이고, (ⅱ)는 주변회로 영역을 나타낸 단면도이다.
도 1a에 도시된 바와 같이, 셀 영역(ⅰ) 및 주변회로 영역(ⅱ)을 포함하는 반도체 기판(10) 상에 피식각층(12)을 형성한 후, 셀 영역(ⅰ)의 피식각층(12) 상부에 스페이서 패턴(14)을 형성한다.
도 1b에 도시된 바와 같이, 스페이서 패턴(14)을 마스크로 셀 영역(ⅰ) 및 주변회로 영역(ⅱ)의 피식각층(12) 및 반도체 기판(10)의 일부를 식각하여 피식각층 패턴(12')을 형성한다. 여기서, 스페이서 패턴(14)은 셀 영역(ⅰ)에만 형성되어 있었기 때문에 주변회로 영역(ⅱ)에는 반도체 기판(10)까지 식각(20)되는 문제가 발생한다. 이를 방지하기 위해 셀 영역(ⅰ)의 경계부에 있는 스페이서 패턴(14)과 인접하도록 주변회로 영역(ⅱ)에 마스크 패턴을 형성하는 방법이 제안되었다.
도 2a에 도시된 바와 같이, 셀 영역(ⅰ) 및 주변회로 영역(ⅱ)을 포함하는 반도체 기판(10) 상에 피식각층(12)을 형성한 후, 셀 영역(ⅰ)의 피식각층(12) 상부에 스페이서 패턴(14)을 형성한다. 그리고, 주변회로 영역(ⅱ)에 마스크 패턴(16)을 형성한다. 이때, 마스크 패턴(16)은 오정렬되어 마스크 패턴(16)의 단부는 주변회로 영역(ⅱ)으로부터 셀 영역(ⅰ) 방향으로 벗어나 좌측으로 시프트된 경우를 나타낸다
도 2b에 도시된 바와 같이, 스페이서 패턴(14)과 마스크 패턴(16)을 마스크로 피식각층(12)과 반도체 기판(10)을 식각하는 경우 마스크 패턴(16)은 셀 영역(ⅰ)을 식각하여 'A'와 같은 불량을 야기시킨다.
또한, 도 3a에 도시된 바와 같이, 주변회로 영역(ⅱ)에 마스크 패턴(16)을 형성하는데, 마스크 패턴(16)은 오정렬되어 마스크 패턴(16)의 단부가 주변회로 영역(ⅱ)으로부터 벗어나 우측으로 시프트된 경우를 나타낸다
도 3b에 도시된 바와 같이, 스페이서 패턴(14)과 마스크 패턴(16)을 마스크로 피식각층(12)과 반도체 기판(10)을 식각하는 경우 마스크 패턴(16)에 의해 주변회로 영역(ⅱ)이 식각되어 'B'와 같이 불필요한 패턴을 형성하는 불량을 발생시킨다.
일반적으로 스페이서 패터닝 공정으로 형성되는 스페이서 패턴의 폭은 30nm 이하라고 볼 수 있는데, 마스크 패턴이 스페이서 패턴과 인접하도록 정렬되기 위해서는 스페이서 패턴 두께의 절반에 해당하는 범위로 정렬하여야 하지만 이는 공정적으로 매우 어려운 문제가 있다.
본 발명은 스페이서 패터닝 시 주변회로 영역에 마스크 패턴을 형성하는데, 반도체 소자의 고집적화로 인해 스페이서 패턴의 폭이 감소하여 마스크 패턴의 정렬정도를 조절하기 어려워 셀 영역 또는 주변회로 영역의 경계부에서 패턴의 불량이 유발되는 문제를 해결하고자 한다.
본 발명의 반도체 소자의 형성 방법은 셀 영역 및 주변회로 영역을 포함하는 반도체 기판 상에 상기 셀 영역의 반도체 기판 상에 스페이서 패턴을 형성하는 단계와, 상기 셀 영역 및 상기 주변회로 영역의 경계부에 형성되는 상기 스페이서 패턴과 연결되는 마스크 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 스페이서 패턴을 형성하는 단계 이전 상기 반도체 기판 상에 피식각층을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 스페이서 패턴을 형성하는 단계는 상기 반도체 기판 상에 파티션 패턴을 형성하는 단계와, 상기 파티션 패턴 상에 스페이서 절연막을 형성하는 단계와, 상기 스페이서 절연막에 에치백을 수행하는 단계를 포함하는 것을 특징으로 하는 한다.
그리고, 상기 스페이서 패턴은 상기 셀 영역에 형성된 다수의 스페이서 패턴들을 포함하는 것을 특징으로 한다.
그리고, 상기 마스크 패턴은 상기 다수의 스페이서 패턴들 중 상기 셀 영역 및 상기 주변회로 영역의 경계부와 인접한 상기 스페이서 패턴과 연결되는 것을 특징으로 한다.
그리고, 상기 마스크 패턴을 형성하는 단계는 상기 셀 영역을 오픈시키는 감광막 패턴을 형성하는 단계와, 상기 감광막 패턴에 리플로우 공정을 수행하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 감광막 패턴을 형성하는 단계는 상기 셀 영역과 상기 주변회로 영역의 경계부에 형성된 상기 스페이서 패턴으로부터 상기 주변회로 영역 방향으로 이격되도록 형성하는 것을 특징으로 한다.
그리고, 상기 감광막 패턴에 리플로우 공정을 수행하는 단계 이후, 상기 리플로우가 수행된 상기 감광막 패턴 및 상기 스페이서 패턴을 마스크로 상기 피식각층을 식각하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 피식각층을 식각하는 단계는 상기 셀 영역에 피식각층 패턴을 형성하고, 상기 주변회로 영역의 상기 피식각층은 식각되지 않는 것을 특징으로 한다.
본 발명은 스페이서 패터닝 시 주변회로 영역에 형성되는 마스크 패턴의 오버레이 불량을 근본적으로 방지하고 스페이서 패턴과 인접하도록 마스크 패턴을 형성함으로써 반도체 소자의 미세패턴을 용이하게 하는 효과를 제공한다.
도 1a 및 도 1b, 도 2a 및 도 2b, 도 3a 및 도 3b는 종래 기술에 따른 스페이서 패터닝 방법을 나타낸 단면도로서, (ⅰ)은 셀 영역을 나타낸 단면도이고, (ⅱ)는 주변회로 영역을 나타낸 단면도.
도 1a 및 도 1b, 도 2a 및 도 2b, 도 3a 및 도 3b는 종래 기술에 따른 스페이서 패터닝 방법을 나타낸 것으로, (ⅰ)은 셀 영역을 나타낸 단면도이고, (ⅱ)는 주변회로 영역을 나타낸 단면도.
도 4a 내지 도 4c는 본 발명의 제 1 실시예에 따른 스페이서 패터닝 방법을 나타낸 것으로, (ⅰ)은 셀 영역을 나타낸 단면도이고, (ⅱ)는 주변회로 영역을 나타낸 단면도.
도 5a 내지 도 5c는 본 발명의 제 2 실시예에 따른 스페이서 패터닝 방법을 나타낸 것으로, (ⅰ)은 셀 영역을 나타낸 단면도이고, (ⅱ)는 주변회로 영역을 나타낸 단면도.
이하에서는 본 발명의 실시예에 따라 첨부된 도면을 참조하여 상세히 설명하기로 하다.
도 4a 내지 도 4c는 본 발명의 제 1 실시예에 따른 스페이서 패터닝 방법을 나타낸 것으로, (ⅰ)은 셀 영역을 나타낸 단면도이고, (ⅱ)는 주변회로 영역을 나타낸 단면도이다.
도 4a에 도시된 바와 같이, 셀 영역(ⅰ) 및 주변회로 영역(ⅱ)을 포함하는 반도체 기판(100) 상에 피식각층(102)을 형성한다. 이어서, 셀 영역(ⅰ)의 피식각층(102) 상부에 파티션 패턴(미도시)을 형성한 후, 파티션 패턴(미도시) 및 피식각층(102) 상부에 스페이서 절연막을 형성하고 스페이서 절연막에 에치백 공정을 수행하여 파티션 패턴(미도시) 양 측벽에 스페이서 패턴(104)을 형성한다.
이어서, 셀 영역(ⅰ) 및 주변회로 영역(ⅱ)에 감광막을 형성한 후, 셀 영역(ⅰ)을 오픈시키는 마스크를 이용하여 노광 및 현상 공정을 수행하여 주변회로 영역(ⅱ) 상에 감광막 패턴(106)을 형성한다. 여기서, 감광막 패턴(106)은 오정렬되어 셀 영역(ⅰ)과 주변회로 영역(ⅱ)의 경계부에 형성된 스페이서 패턴(104)과 인접하지 못하고 이격되어 형성되는 경우 즉, 감광막 패턴(106)이 스페이서 패턴(104)으로부터 우측으로 이격되어 정렬되거나 좌측으로 이격되어 정렬되는 경우가 발생될 수 있다.
도 4b에 도시된 바와 같이, 감광막 패턴(106)에 리플로우(Reflow) 공정을 수행한다. 참고로, 리플로우 공정을 간략하게 살펴보면 다음과 같다.
본 발명의 감광막 패턴(106)에 리플로우 공정을 수행하기 위해서는 우선 감광막은 유리전이온도(Tg)를 가져야 한다. 유리전이온도는 유리(glass)와 관련된 기술분야에서 정의된 용어로서, 유리가 고체에서 액체로 전이되기 전에, 통상적으로 용융점(melting point, Tm)보다 낮은 온도에서 액체와 고체의 중간상태로 전이되는 온도를 의미한다. 따라서, 유리전이온도 이상과 용융점 이하의 온도구역에서 유리는 어느 정도 유동성을 갖게 되며, 이는 액체에서의 유동성에 비하여는 상당히 낮다. 이와 같이, 재료를 고체와 액체의 중간상태로, 어느 정도 유동성을 갖게 하는 온도를 유리전이 온도라고 하며, 금속에 비하여 장범위 규칙도(long range order)가 매우 낮은 폴리머에서 많이 나타난다. 유리전이온도 이상에서는 감광막이 유동하며 유리전이온도 이상으로 온도를 올리면 감광막 패턴이 유동에 의하여 변화되는 특성을 지니게 되고, 이를 리플로우(reflow) 공정이라 한다. 참고로, 감광막의 리플로우에 영향을 미치는 변수는 감광막의 종류, 감광막의 점도, 가열온도, 및 가열유지시간 등이 있다.
상술한 바와 같이, 감광막 패턴(106)에 리플로우 공정을 수행하면 감광막은 유동성을 가지기 때문에 스페이서 패턴(104)으로 이동하게 된다. 따라서, 감광막 패턴(106)은 스페이서 패턴(104)과 인접하게 된다. 리플로우 공정 조건은 감광막 패턴(106)과 스페이서 패턴이 이격된 거리에 따라 이는 리플로우 공정 설명에 기술된 바와 같이 감광막의 종류나 가열온도, 가열시간 등을 변경하여 조절되는 것이 바람직하다.
도 4c에 도시되 바와 같이, 감광막 패턴(106) 및 스페이서 패턴(104)을 마스크로 피식각층(102)을 식각하여 피식각층 패턴(102a)을 형성한다. 여기서 피식각층 패턴(102a)은 셀 영역(ⅰ)에서 균일하게 패터닝됨을 알 수 있고, 주변회로 영역(ⅱ)은 패터닝되지 않은 것을 알 수 있다.
도 5a 내지 도 5c는 본 발명의 제 2 실시예에 따른 스페이서 패터닝 방법을 나타낸 것으로, (ⅰ)은 셀 영역을 나타낸 단면도이고, (ⅱ)는 주변회로 영역을 나타낸 단면도.
도 5a에 도시된 바와 같이, 피식각층(102)이 형성된 반도체 기판(100)의 셀 영역(ⅰ)에 스페이서 패턴(104)을 형성한 후, 셀 영역(ⅰ) 및 주변회로 영역(ⅱ)에 감광막을 형성하고, 셀 영역(ⅰ)을 오픈시키는 마스크를 이용하여 노광 및 현상 공정을 수행하여 주변회로 영역(ⅱ) 상에 감광막 패턴(106)을 형성한다. 이때, 감광막 패턴(106)은 스페이서 패턴(104)과 인접한 것이 바람직하다.
도 5b에 도시된 바와 같이, 감광막 패턴(106)에 리플로우 공정을 수행한다. 감광막 패턴(106)에 리플로우 공정을 수행한다 하더라도, 감광막 패턴(106)이 가지고 있는 점성과 표면 장력에 의해 스페이서 패턴(104)의 앞쪽, 즉 셀 영역(ⅰ) 방향으로 이동하지 않는다.
도 5c에 도시된 바와 같이, 감광막 패턴(106)에 및 스페이서 패턴(104)을 마스크로 피식각층(102)을 식각하는 경우에는 도 4c에 도시된 바와 같이 셀 영역(ⅰ)에서는 균일하게 형성되고 주변회로 영역(ⅱ)에서는 패터닝되지 않음을 알 수 있다.
상술한 바와 같이, 본 발명은 스페이서 패터닝 방법을 이용한 반도체 소자의 형성 방법에서 감광막 패턴이 오정렬되어 스페이서 패턴으로부터 이격되더라도 오정렬여부에 관계없이 감광막 패턴에 리플로우 공정을 수행하여 감광막 패턴과 스페이서 패턴이 연결되도록 하여 셀 영역(ⅰ)은 균일한 폭을 갖는 미세패턴을 형성할 수 있고 주변회로 영역(ⅱ)에는 패터닝이 용이하게 이루어지지 않도록 할 수 있다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.

Claims (9)

  1. 셀 영역 및 주변회로 영역을 포함하는 반도체 기판 상부에 피식각층을 형성하는 단계;
    상기 피식각층 상부에 상기 셀 영역의 반도체 기판 상에 스페이서 패턴을 형성하는 단계;
    상기 셀 영역을 오픈시키며, 상기 셀 영역과 상기 주변회로 영역의 경계부와 인접한 상기 스페이서 패턴으로부터 상기 주변회로 영역 방향으로 이격된 감광막 패턴을 형성하는 단계; 및
    상기 감광막 패턴에 리플로우 공정을 수행하여 상기 셀 영역 및 상기 주변회로 영역의 경계부와 인접한 상기 스페이서 패턴과 연결되는 마스크 패턴을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  2. 삭제
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    청구항 1에 있어서,
    상기 스페이서 패턴을 형성하는 단계는
    상기 반도체 기판 상에 다수의 파티션 패턴을 형성하는 단계;
    상기 다수의 파티션 패턴 상에 스페이서 절연막을 형성하는 단계; 및
    상기 스페이서 절연막에 에치백을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    청구항 3에 있어서,
    상기 스페이서 패턴은
    상기 셀 영역에 형성된 다수의 스페이서 패턴들을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    청구항 4에 있어서,
    상기 마스크 패턴은
    상기 다수의 스페이서 패턴들 중 상기 셀 영역 및 상기 주변회로 영역의 경계부와 인접한 상기 스페이서 패턴과 연결되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  6. 삭제
  7. 삭제
  8. 청구항 8은(는) 설정등록료 납부시 포기되었습니다.
    청구항 1에 있어서,
    상기 마스크 패턴을 형성하는 단계 이후,
    상기 마스크 패턴을 식각 마스크로 상기 피식각층을 식각하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  9. 청구항 9은(는) 설정등록료 납부시 포기되었습니다.
    청구항 8에 있어서,
    상기 피식각층을 식각하는 단계는
    상기 셀 영역에 피식각층 패턴을 형성하고, 상기 주변회로 영역의 상기 피식각층은 식각되지 않는 것을 특징으로 하는 반도체 소자의 형성 방법.
KR1020100085472A 2010-09-01 2010-09-01 반도체 소자의 형성 방법 KR101150460B1 (ko)

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