KR20090086821A - 반도체 소자의 형성 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 종래 기술에 따른 노광 장비의 해상도 한계를 극복하기 위한 이중 패터닝 공정에서 제 1 마스크 공정 수행후 제 2 마스크 공정을 수행하면서 감광막 사이에 인터믹싱(Intermixing) 현상이 발생하여 불량이 발생하는 문제를 해결하기 위하여, 제 1 감광막 패턴 형성 후 전자빔 조사 공정을 이용하여 제 1 감광막 패턴을 경화시킴으로써, 제 1 감광막 패턴과 제 2 감광막 패턴의 식각 선택비를 증가시키고, 라인 에지 거칠기(Line Edge Roughness)를 개선시켜 반도체 소자의 형성 공정 수율 및 신뢰성을 향상시킬 수 있도록 하는 발명에 관한 것이다.
Description
도 1은 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 순서도.
도 2 및 도 3은 종래 기술에 따른 반도체 소자의 형성 방법을 이용하여 형성한 오버레이 맵(Overlay Map).
도 4는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 순서도.
도 5 및 도 6은 본 발명에 따른 반도체 소자의 형성 방법을 도시한 평면도.
도 7a 내지 도 7c는 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법을 나타낸 평면도들.
도 8 및 도 9는 본 발명에 따른 반도체 소자의 형성 방법을 이용하여 형성한 오버레이 맵(Overlay Map).
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 종래 기술에 따른 노광 장비의 해상도 한계를 극복하기 위한 이중 패터닝 공정에서 제 1 마스크 공정 수행후 제 2 마스크 공정을 수행하면서 감광막사이에 인터믹싱(Intermixing) 현상이 발생하여 불량이 발생하는 문제를 해결하기 위하여, 제 1 감광막 패턴 형성 후 전자 빔 조사 공정을 이용하여 제 1 감광막 패턴을 경화시킴으로써, 제 1 감광막 패턴과 제 2 감광막 패턴의 식각 선택비를 증가시키고, 라인 에지 거칠기(Line Edge Roughness)를 개선시켜 반도체 소자의 형성 공정 수율 및 신뢰성을 향상시킬 수 있도록 하는 발명에 관한 것이다.
최근 반도체 소자의 극미세화 및 고집적화가 진행됨에 따라 메모리 용량의 증가에 비례하여 전체적인 칩(chip) 면적은 증가되고 있지만 실제로 반도체 소자의 패턴이 형성되는 셀(cell) 영역의 면적은 감소되고 있다.
따라서, 원하는 메모리 용량을 확보하기 위해서는 한정된 셀 영역 내에 보다 많은 패턴이 형성되어야만 하므로, 패턴의 선폭(critical dimension)이 감소되어 점점 미세해 지고 있다.
이와 같이 선폭이 미세한 패턴을 형성하기 위해서 리소그래피 공정(Lithography Process)의 발전이 요구된다.
상기 리소그래피 공정이란, 기판 상부에 포토레지스트(photoresist)를 도포하고, 365㎚, 248㎚, 193㎚ 및 153㎚의 파장 길이를 가지는 광원을 이용하여 미세 패턴이 정의된 노광 마스크를 사용하여 포토레지스트에 노광 공정을 수행한 다음, 현상(development) 공정을 수행하여 미세 패턴을 정의하는 포토레지스트 패턴을 형성하는 공정이다.
이와 같은 리소그래피 공정은 R = k1×λ / NA와 같이 광원의 파장(λ)과 개구수 (Numercial Aperture:NA)에 따라 그 해상도(R)가 정해진다.
상기 식에서 k1은 공정 상수를 의미하는데, 이는 물리적인 한계를 가지므로 통상적인 방법으로 그 값을 감소시키는 것은 거의 불가능하며, 단파장을 이용하는 노광 장치와 함께 상기 단파장에 대해 반응성이 높은 포토레지스트용 물질을 새로 개발해야 하므로, 단파장 이하의 선폭을 갖는 미세 패턴을 형성하는 것이 어렵다.
따라서, 노광 장치의 공정 능력을 고려한 패턴을 이중으로 중첩시킴으로써 미세한 패턴이 형성될 수 있도록 하는 이중 패터닝 공정(Double Patterning Technology)이 개발되었다.
도 1은 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 순서도이다.
도 1을 참조하면, 종래 기술에 따른 반도체 소자의 이중 패터닝 공정은 먼저 반도체 기판 상에 하드마스크층을 형성한 후 하드마스크층 상부에 제 1 감광막을 형성한다(S10).
다음에는, 제 1 노광(S20) 및 제 2 현상(S30) 공정을 수행하여 이중 패터닝 공정을 위한 제 1 마스크 패턴을 정의하는 제 1 감광막 패턴을 형성한다.
그 다음에는, 제 1 감광막 패턴을 마스크로 하드마스크층을 에칭(S40)하여 제 1 하드마스크 패턴을 형성한다.
그 다음에는, 제 1 감광막 패턴을 제거 한다(S50).
그 다음에는, 제 1 하드마스크 패턴 상에 잔류하는 감광막 클리닝 공정(S60)을 수행한다. 이때, 감광막이 완전하게 제거되지 못하고 제 1 하드마스크 패턴의 에지가 거칠어지는 문제가 발생한다. 감광막이 완전하게 제거되지 못할 경우 제 2 감광막 형성시 인터믹싱(Intermixing) 현상이 발생하여 불량이 발생하게 된다.
그 다음에는, 제 1 하드마스크 패턴을 포함하는 반도체 기판 전면에 제 2 감 광막을 형성한다(S70).
그 다음에는, 제 2 감광막을 제 2 노광(S80) 및 제 2 현상(S90)하여 제 2 감광막 패턴을 형성하고, 제 2 감광막 패턴을 마스크로 제 1 하드마스크 패턴을 식각하여 미세 패턴을 정의하는 제 2 하드마스크 패턴을 형성한다.
도 2 및 도 3은 종래 기술에 따른 반도체 소자의 형성 방법을 이용하여 형성한 오버레이 맵(Overlay Map)이다.
도 2 및 도 3을 참조하면, 웨이퍼 전면에 걸쳐서 불량 발생이 나타나는 것을 알 수 있다.
상술한 바와 같이, 종래 기술에 따른 이중 패터닝 공정은 제 1 마스크 공정에서 감광막 패턴을 이용한 에칭 공정 및 감광막 제거 공정이 용이하지 못하여 반도체 소자의 불량이 발생할 위험이 높아지게 된다. 에칭 공정 시 감광막이 잔류하게 되면 후속의 제 2 감광막 형성 공정시 인터믹싱 문제가 발생하고, 감광막과 제 1 하드마스크 패턴의 식각 선택비가 양호하지 못하면 제 1 하드마스크 패턴의 라인 에지 거칠기(Line Edge Roughness)가 저하되어 후속 공정에서 불량이 발생할 위험이 높아지게 된다.
본 발명은 노광 장비의 해상도 한계를 극복하기 위하여 이중 패터닝 공정을 이용하되, 제 1 감광막 패턴 형성 후 전자빔 조사 공정을 이용하여 제 1 감광막 패턴을 경화시킴으로써, 후속 공정에서 식각 선택비 영향을 받지 않고 이중 패터닝 공정을 위한 마스크 패턴의 라인 에지 거칠기(Line Edge Roughness)를 개선시키며, 반도체 소자의 형성 공정 수율 및 신뢰성을 향상시킬 수 있도록 하는 반도체 소자의 형성 방법을 제공하는 것을 그 목적으로 한다.
본 발명에 따른 반도체 소자의 형성 방법은
반도체 기판 상부에 피식각층을 형성하는 단계와,
상기 피식각층 상부에 제 1 마스크 패턴을 정의하는 제 1 감광막 패턴을 형성하는 단계와,
상기 제 1 감광막 패턴을 포함하는 상기 반도체 기판 전면에 전자빔을 조사하여 상기 피식각층을 1차 식각하는 단계와,
상기 1차 식각된 상기 피식각층 상부에 미세 패턴을 정의하는 제 2 감광막 패턴을 형성하는 단계 및
상기 제 2 감광막 패턴을 이용하여 1차 식각된 상기 피식각층을 2차 식각하여 미세 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 피식각층은 질화막, 산화막, BPSG, PSG, USG, PE-TEOS, 폴리실리콘, 텅스텐, 텅스텐 실리사이드, 코발트, 코발트 실리사이드, 티타늄 실리사이드 또는 알루미늄을 포함하는 것을 특징으로 하고, 상기 피식각층은 200Å 내지 5000Å의 두께로 형성하는 것을 특징으로 하고, 상기 피식각층 상부에는 하드마스크층을 더 형성하되, 상기 하드마스크층 상부에 무기 또는 유기 난반사 방지막을 더 형성하는 것을 특징으로 하고, 상기 무기 또는 유기 난반사 방지막은 단층 또는 복층 구조로 형성하는 것을 특징으로 하고, 상기 제 1 감광막 패턴 또는 제 2 감광막은 폴리 비닐 페놀계, 폴리 하이드록시 스타이렌계, 폴리 노르보넨계, 폴리 아다만계, 폴리 아미드계, 폴리 아크릴레이트계, 폴리메타 아크릴레이트계 또는 폴리 플루오린계를 포함하는 단중합체, 또는 공중합체중 선택된 어느 하나로 형성하는 것을 특징으로 하고, 상기 제 1 감광막 패턴은 0.08㎛ 내지 3.0㎛의 두께로 형성하는 것을 특징으로 하고, 상기 제 2 감광막을 현상하는 용매는 에틸 3-에톡시 프로피오네이트(ethyl 3-ethoxypropionate), 메틸 3-메톡시 프로피오네이트(methyl 3-methoxpropionate), 사이클로헥사논(cyclohexanon), 프로필렌글리콜 메틸 에테르 아세테이트(propyleneglycol methyl ether acetate), 메틸에틸케톤, 벤젠, 톨루엔, 디옥산 및 디메텔 포름아미드를 포함하는 용매 중 선택된 어느 하나를 사용하는 단독용매 또는 이들의 혼합용매 중 어느 하나를 사용하는 것을 특징으로 하고, 상기 전자빔을 조사하는 공정은 10mmTorr 내지 50mmTorr의 압력 하에서 수행하는 것을 특징으로 하고, 상기 전자빔을 조사하는 공정의 가속 전압은 1KeV 내지 50KeV의 압력 하에서 수행하는 것을 특징으로 하고, 상기 전자빔을 조사하는 공정의 조사 범위는 0.01㎛ 내지 12㎛ 의 범위인 것을 특징으로 하고, 상기 전자빔을 조사하는 공정의 온도는 20℃ 내지 400℃ 인 것을 특징으로 하고, 상기 전자빔을 조사하는 공정은 질소, 산소, 아르곤, 헬륨 및 이들이 조합된 가스 중 선택된 어느 하나의 가스 분위기에서 수행하는 것을 특징으로 하고, 상기 전자빔을 조사하는 공정의 조절 조건은 다중 조사 또는 전압에 의한 조사인 것을 특징으로 하고, 상기 전자빔을 조사하는 공정 방식은 프록시머티(Proximity) 또는 콘택(Contact) 방식인 것을 특징으로 하고, 상기 전자빔을 조사하는 공정은 2 ~ 3 단계로 나누어 수행하는 것을 특 징으로 하고, 상기 제 2 감광막 패턴을 형성하는 단계는 전자빔 조사 공정을 이용하여 수행하는 것을 특징으로 한다.
아울러 본 발명의 제 1 실시예에 따른 반도체 소자의 형성 방법은
반도체 기판 상부에 질화막을 형성하는 단계와,
상기 질화막 상부에 아크릴레이트계의 ArF용 제 1 감광막을 형성하는 단계와,
상기 제 1 감광막 상부에 유기 난반사 방지막을 형성하는 단계와,
상기 제 1 감광막에 노광 및 현상 공정을 수행하여 제 1 감광막 패턴을 형성하는 단계와,
상기 제 1 감광막 패턴을 포함하는 상기 반도체 기판 전면에 전자빔을 조사하여, 상기 질화막을 패터닝하여 제 1 질화막 패턴을 형성하는 동시에 상기 제 1 감광막 패턴을 제거하는 단계와,
상기 제 1 질화막 패턴을 포함하는 상기 반도체 기판 전면에 폴리 노르보넨계의 ArF용 제 2 감광막을 형성하는 단계와,
상기 제 2 감광막을 노광 및 현상하여 이중 패터닝 공정을 위한 제 2 감광막 패턴을 형성하는 단계 및
상기 제 2 감광막 패턴을 이용하여 상기 제 1 질화막 패턴을 식각하여 미세 패턴을 정의하는 제 2 질화막 패턴으로 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 제 1 감광막은 2000Å의 두께로 형성하는 것을 특징으로 하고, 상기 유기 난반사 방지막은 320Å의 두께로 형성하는 것을 특징으로 하고, 상기 전자빔 조사는 30KeV의 전압 조건에서 수행하는 것을 특징으로 하고, 상기 전자빔 조사는 15초간 2단계로 나누어 수행하는 것을 특징으로 하고, 상기 제 2 감광막은 1500Å의 두께로 형성하는 것을 특징으로 한다.
다음으로 본 발명의 제 2 실시예에 따른 반도체 소자의 형성 방법은
반도체 기판 상부에 폴리실리콘층을 형성하는 단계와,
상기 폴리실리콘층 상부에 아크릴레이트계의 ArF용 제 1 감광막을 형성하는 단계와,
상기 제 1 감광막 상부에 유기 난반사 방지막을 형성하는 단계와,
상기 제 1 감광막에 노광 및 현상 공정을 수행하여 제 1 감광막 패턴을 형성하는 단계와,
상기 제 1 감광막 패턴을 포함하는 상기 반도체 기판 전면에 전자빔을 조사하여, 상기 폴리실리콘층을 패터닝하여 제 1 폴리실리콘 패턴을 형성하는 동시에 상기 제 1 감광막 패턴을 제거하는 단계와,
상기 제 1 폴리실리콘 패턴을 포함하는 상기 반도체 기판 전면에 폴리 노르보넨계의 ArF용 제 2 감광막을 형성하는 단계와,
상기 제 2 감광막을 노광 및 현상하여 이중 패터닝 공정을 위한 제 2 감광막 패턴을 형성하는 단계 및
상기 제 2 감광막 패턴을 이용하여 상기 제 1 폴리실리콘 패턴을 식각하여 미세 패턴을 정의하는 제 2 폴리실리콘 패턴으로 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 제 1 감광막은 1800Å의 두께로 형성하는 것을 특징으로 하고, 상기 유기 난반사 방지막은 280Å의 두께로 형성하는 것을 특징으로 하고, 상기 전자빔 조사는 50KeV의 전압 조건에서 수행하는 것을 특징으로 하고, 상기 전자빔 조사는 5초간 3단계로 나누어 수행하는 것을 특징으로 하고, 상기 제 2 감광막은 1800Å의 두께로 형성하는 것을 특징으로 한다.
다음으로 본 발명의 제 3 실시예에 따른 반도체 소자의 형성 방법은
반도체 기판 상부에 산화막을 형성하는 단계와,
상기 산화막 상부에 아크릴레이트계의 ArF용 제 1 감광막을 형성하는 단계와,
상기 제 1 감광막 상부에 유기 난반사 방지막을 형성하는 단계와,
상기 제 1 감광막에 노광 및 현상 공정을 수행하여 제 1 감광막 패턴을 형성하는 단계와,
상기 제 1 감광막 패턴을 포함하는 상기 반도체 기판 전면에 전자빔을 조사하여, 상기 산화막을 패터닝하여 제 1 산화막 패턴을 형성하는 동시에 상기 제 1 감광막 패턴을 제거하는 단계와,
상기 제 1 산화막 패턴을 포함하는 상기 반도체 기판 전면에 폴리 아크릴레 이트계의 ArF용 제 2 감광막을 형성하는 단계와,
상기 제 2 감광막을 노광 및 현상하여 이중 패터닝 공정을 위한 제 2 감광막 패턴을 형성하는 단계 및
상기 제 2 감광막 패턴을 이용하여 상기 제 1 산화막 패턴을 식각하여 미세 패턴을 정의하는 제 2 산화막 패턴으로 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 제 1 감광막은 2200Å의 두께로 형성하는 것을 특징으로 하고,상기 유기 난반사 방지막은 320Å의 두께로 형성하는 것을 특징으로 하고, 상기 전자빔 조사는 30KeV의 전압 조건에서 수행하는 것을 특징으로 하고, 상기 전자빔 조사는 10초간 3단계로 나누어 수행하는 것을 특징으로 하고, 상기 제 2 감광막은 2000Å의 두께로 형성하는 것을 특징으로 한다.
다음으로 본 발명의 제 4 실시예에 따른 반도체 소자의 형성 방법은
반도체 기판 상부에 a-Carbon막을 형성하는 단계와,
상기 a-Carbon막 상부에 메타 아크릴레이트계의 ArF용 제 1 감광막을 형성하는 단계와,
상기 제 1 감광막 상부에 유기 난반사 방지막을 형성하는 단계와,
상기 제 1 감광막에 노광 및 현상 공정을 수행하여 제 1 감광막 패턴을 형성하는 단계와,
상기 제 1 감광막 패턴을 포함하는 상기 반도체 기판 전면에 전자빔을 조사 하여, 상기 a-Carbon막을 패터닝하여 제 1 질화막 패턴을 형성하는 동시에 상기 제 1 감광막 패턴을 제거하는 단계와,
상기 제 1 a-Carbon막 패턴을 포함하는 상기 반도체 기판 전면에 폴리 아크릴레이트계의 ArF용 제 2 감광막을 형성하는 단계와,
상기 제 2 감광막을 노광 및 현상하여 이중 패터닝 공정을 위한 제 2 감광막 패턴을 형성하는 단계 및
상기 제 2 감광막 패턴을 이용하여 상기 제 1 질화막 패턴을 식각하여 미세 패턴을 정의하는 제 2 a-Carbon막 패턴으로 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 제 1 감광막은 1800Å 내지 2000Å의 두께로 형성하는 것을 특징으로 하고, 상기 유기 난반사 방지막은 220Å 내지 250Å의 두께로 형성하는 것을 특징으로 하고, 상기 전자빔 조사는 30KeV 내지 40KeV의 전압 조건에서 수행하는 것을 특징으로 하고, 상기 전자빔 조사는 8초 내지 10초간 3단계로 나누어 수행하는 것을 특징으로 하고, 상기 제 2 감광막은 1500Å 내지 1800Å의 두께로 형성하는 것을 특징으로 하고, 상기 제 2 감광막 패턴을 형성하는 공정은 전자빔 조사 공정을 이용하여 수행하는 것을 특징으로 하고, 상기 전자빔 조사는 25KeV 내지 30KeV의 전압 조건에서 수행하는 것을 특징으로 하고, 상기 전자빔 조사는 7초 내지 10초간 3단계로 나누어 수행하는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 4는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 순서도이다.
도 4를 참조하면, 먼저 반도체 기판 상부에 피식각층을 형성하는 단계와, 피식각층 상부에 하드마스크층을 형성하는 단계를 수행한다. 이때, 피식각층은 질화막, 산화막, BPSG, PSG, USG, PE-TEOS, 폴리실리콘, 텅스텐, 텅스텐 실리사이드, 코발트, 코발트 실리사이드, 티타늄 실리사이드 또는 알루미늄을 포함하며 200Å 내지 5000Å의 두께로 형성하는 것이 바람직하다.
또한, 하드마스크층 상부에 무기 또는 유기 난반사 방지막을 더 형성하되, 무기 또는 유기 난반사 방지막은 단층 또는 복층 구조로 형성하는 것이 바람직하다.
다음에는, 하드마스크층 상부에 제 1 감광막을 형성한다(S100). 이때, 제 1 감광막은 폴리 비닐 페놀계, 폴리 하이드록시 스타이렌계, 폴리 노르보넨계, 폴리 아다만계, 폴리 아미드계, 폴리 아크릴레이트계, 폴리메타 아크릴레이트계 또는 폴리 플루오린계를 포함하는 단중합체, 또는 공중합체중 선택된 어느 하나로 형성하는 것이 바람직하며, 0.08㎛ 내지 3.0㎛의 두께로 형성한다.
그 다음에는, 이중 패터닝 공정(Double Patterning Technology; DPT)을 위한 제 1 마스크 패턴을 이용하여 제 1 감광막을 노광한다(S110).
그 다음에는, 제 1 감광막을 현상하여 이중 패터닝 공정을 위한 제 1 패턴을 정의하는 제 1 감광막 패턴을 형성한다(S120).
그 다음에는, 제 1 감광막 패턴을 포함하는 반도체 기판 전면에 전자빔을 조 사한다(S130). 이때, 전자빔을 조사하는 공정은 10mmTorr 내지 50mmTorr의 압력 하에서 1KeV 내지 50KeV의 가속 전압을 인가하여 수행한다. 전자빔의 조사 범위는 0.01㎛ 내지 12㎛ 의 범위이고, 온도는 20℃ 내지 400℃이고 질소, 산소, 아르곤, 헬륨 및 이들이 조합된 가스 중 선택된 어느 하나의 가스 분위기에서 수행한다.
또한, 전자빔을 조사하는 공정의 조절 조건은 다중 조사 또는 전압에 의한 조사인 것을 특징으로 하고, 프록시머티(Proximity) 또는 콘택(Contact) 방식으로 2 ~ 3 단계로 나누어 수행하는 것이 바람직하다.
여기서, 전자빔에 의해 하드마스크층이 패터닝되면서, 동시에 제 1 감광막 패턴이 제거되어 자연스럽게 제 1 하드마스크 패턴이 형성된다. 따라서, 종래 기술에서 수행하는 하드마스크 에칭 공정, 감광막 제거 공정 및 감광막 클리닝 공정을 수행하지 않고도 제 1 하드마스크 패턴을 형성할 수 있게 되어 공정을 단순화할 수 있다.
그 다음에는, 제 1 하드마스크 패턴을 포함하는 반도체 기판 전면에 제 2 감광막을 형성한다(S140). 이때, 제 1 감광막은 폴리 비닐 페놀계, 폴리 하이드록시 스타이렌계, 폴리 노르보넨계, 폴리 아다만계, 폴리 아미드계, 폴리 아크릴레이트계, 폴리메타 아크릴레이트계 또는 폴리 플루오린계를 포함하는 단중합체, 또는 공중합체중 선택된 어느 하나로 형성하는 것이 바람직하다.
그 다음에는, 제 2 감광막을 노광(S150) 및 현상(S160)하여 이중 패터닝 공정을 위한 제 2 감광막 패턴을 형성한다. 이때, 제 2 감광막을 현상하는 용매는 에틸 3-에톡시 프로피오네이트(ethyl 3-ethoxypropionate), 메틸 3-메톡시 프로피오 네이트(methyl 3-methoxpropionate), 사이클로헥사논(cyclohexanon), 프로필렌글리콜 메틸 에테르 아세테이트(propyleneglycol methyl ether acetate), 메틸에틸케톤, 벤젠, 톨루엔, 디옥산 및 디메텔 포름아미드를 포함하는 용매 중 선택된 어느 하나를 사용하는 단독용매 또는 이들의 혼합용매 중 어느 하나를 사용한다.
여기서, 제 2 감광막 패턴 및 하드마스크 패턴의 식각 선택비에 차이가 있을 수 있고, 라인의 에지 부분이 불균일하게 형성될 수 있으므로 이를 방지하기 위하여 제 1 감광막 패턴 처리 공정과 같은 방법으로 제 2 감광막 패턴을 포함하는 반도체 기판 전면에 전자빔 조사할 수 있다.
그 다음에는, 제 2 감광막 패턴을 마스크로 제 1 하드마스크 패턴을 식각하여 미세 패턴을 정의하는 제 2 하드마스크 패턴으로 형성한다.
도 5 및 도 6은 본 발명에 따른 반도체 소자의 형성 방법을 도시한 평면도이다.
도 5를 참조하면, 이중 패터닝 공정을 위한 제 1 하드마스크 패턴을 형성한 것이다. 가늘게 형성되는 부분이 플레쉬 메모리의 게이트를 정의하는 부분이다. 본 도면에 나타난 결과물은 상기 도 4에서 설명한 바와 같이 전자빔을 이용하여 형성한 것으로 반도체 기판 표면에 잔유물이 발생하지 않고, 라인 에지 부분이 매끄럽게 형성된 것을 알 수 있다.
도 6을 참조하면, 제 1 하드마스크 패턴에 이중 패턴닝 공정을 위한 제 2 마스크를 이용하여 제 2 하드마스크 패턴을 형성한 것이다.
도 7a 내지 도 7c는 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법을 나타낸 평면도들이다.
도 7a를 참조하면, 반도체 기판 상부에 피식각층을 형성하고, 피식각층 상부에 미세 패턴을 이중 패터닝 공정(Double Patterning Technology; DPT)으로 형성하기 위한 제 1 마스크 패턴을 정의하는 제 1 감광막 패턴을 형성한다.
도 7b을 참조하면, 제 1 감광막 패턴을 포함하는 상기 반도체 기판 전면에 전자빔을 조사한다.
여기서, 전자빔 조사 공정에 의하여 제 1 감광막 패턴이 경화되므로, 본 발명에서는 굳이 제 1 감광막 패턴을 이용하여 제 1 하드마스크 패턴을 형성할 필요가 없다. 또한, 제 1 하드마스크 패턴 형성 후 제 1 감광막 패턴을 제거하기 위하여 수행하는 에칭(Etch), 스트립(Strip) 및 클리닝(Cleaning) 공정을 수행할 필요가 없게되므로 공정을 단축시킬 수 있다.
도 7c을 참조하면, 제 1 감광막 패턴 사이의 영역에 나머지 미세 패턴을 정의하는 제 2 감광막 패턴을 형성한다.
다음에는, 제 1 및 제 2 감광막 패턴을 이용하여 상기 피식각층을 식각하여 미세 패턴을 형성한다.
이와 같이 미세 패턴을 형성하는 방법에 관하여 보다 상세히 설명하면 다음과 같다.
(제 1 실시예)
반도체 기판 상부에 질화막을 형성하고, 질화막 상부에 아크릴레이트계의 ArF용 제 1 감광막을 형성한다.
다음에는, 제 1 감광막 상부에 유기 난반사 방지막을 형성한다. 이때, 제 1 감광막은 2000Å의 두께로 형성하고, 유기 난반사 방지막은 320Å의 두께로 형성한다.
그 다음에는, 제 1 감광막에 노광 및 현상 공정을 수행하여 이중 패터닝 공정(Double Patterning Technology; DPT)을 위한 제 1 감광막 패턴을 형성한다. 이때, 패턴은 콘택홀 패턴 또는 라인/스페이스 패턴이며 이중 패터닝 공정을 위해서 패턴의 피치를 2배로 정렬시켜 정의한다.
그 다음에는, 제 1 감광막 패턴을 포함하는 상기 반도체 기판 전면에 전자빔을 조사하여, 질화막을 패터닝한다. 이때, 전자빔에 의해서 제 1 질화막 패턴이 형성되고 이와 동시에 상기 제 1 감광막 패턴이 제거된다. 이때, 전자빔 조사는 30KeV의 전압 조건에서 수행하고, 15초간 2단계로 나누어 수행되는 것이 바람직하다.
그 다음에는, 제 1 질화막 패턴을 포함하는 반도체 기판 전면에 폴리 노르보넨계의 ArF용 제 2 감광막을 형성하고, 제 2 감광막을 노광 및 현상하여 이중 패터닝 공정을 위한 제 2 감광막 패턴을 형성한다. 이때, 제 2 감광막은 1500Å의 두께로 형성한다.
그 다음에는, 제 2 감광막 패턴을 이용하여 제 1 질화막 패턴을 식각하고 미세 패턴을 정의하는 제 2 질화막 패턴을 형성한다. 이와 같은 공정을 이용하여, 제 2 질화막 패턴의 CD(Critical Dimension)을 50nm 까지 형성할 수 있다.
(제 2 실시예)
반도체 기판 상부에 폴리실리콘층을 형성하고, 폴리실리콘층 상부에 아크릴레이트계의 ArF용 제 1 감광막을 형성한다.
다음에는, 제 1 감광막 상부에 유기 난반사 방지막을 형성한다. 이때, 제 1 감광막은 1800Å의 두께로 형성하고, 상기 유기 난반사 방지막은 280Å의 두께로 형성한다.
그 다음에는, 제 1 감광막에 노광 및 현상 공정을 수행하여 이중 패터닝 공정(Double Patterning Technology; DPT)을 위한 제 1 감광막 패턴을 형성한다.
그 다음에는, 제 1 감광막 패턴을 포함하는 반도체 기판 전면에 전자빔을 조사하여, 제 1 폴리실리콘 패턴을 형성하고 제 1 감광막 패턴을 제거한다. 이때, 전자빔 조사는 50KeV의 전압 조건에서 수행하고, 5초간 3단계로 나누어 수행하는 것이 바람직하다.
그 다음에는, 제 1 폴리실리콘 패턴을 포함하는 상기 반도체 기판 전면에 폴리 노르보넨계의 ArF용 제 2 감광막을 형성한다. 이때, 제 2 감광막은 1800Å의 두께로 형성한다.
그 다음에는, 제 2 감광막을 노광 및 현상하여 이중 패터닝 공정을 위한 제 2 감광막 패턴을 형성하고, 제 2 감광막 패턴을 이용하여 상기 제 1 폴리실리콘 패턴을 식각하여 미세 패턴을 정의하는 제 2 폴리실리콘 패턴을 형성한다. 이와 같은 공정을 이용하여 CD가 45nm 인 미세 패턴을 형성할 수 있다.
(제 3 실시예)
반도체 기판 상부에 산화막을 형성하고, 산화막 상부에 아크릴레이트계의 ArF용 제 1 감광막을 형성한다.
그 다음에는, 제 1 감광막 상부에 유기 난반사 방지막을 형성한다. 이때, 제 1 감광막은 2200Å의 두께로 형성하고, 유기 난반사 방지막은 320Å의 두께로 형성한다.
그 다음에는, 제 1 감광막에 노광 및 현상 공정을 수행하여 이중 패터닝 공정(Double Patterning Technology; DPT)을 위한 제 1 감광막 패턴을 형성한다.
그 다음에는, 제 1 감광막 패턴을 포함하는 상기 반도체 기판 전면에 전자빔을 조사하여, 제 1 산화막 패턴을 형성하고, 제 1 감광막 패턴을 제거한다. 이때, 전자빔 조사는 30KeV의 전압 조건에서 수행하고, 10초간 3단계로 나누어 수행하는 것이 바람직하다.
그 다음에는, 제 1 산화막 패턴을 포함하는 상기 반도체 기판 전면에 폴리 아크릴레이트계의 ArF용 제 2 감광막을 형성한다. 이때, 제 2 감광막은 2000Å의 두께로 형성한다.
그 다음에는, 제 2 감광막을 노광 및 현상하여 이중 패터닝 공정을 위한 제 2 감광막 패턴을 형성한다.
그 다음에는, 제 2 감광막 패턴을 이용하여 상기 제 1 산화막 패턴을 식각하여 미세 패턴을 정의하는 제 2 산화막 패턴으로 형성한다. 이와 같은 공정을 이용하여 CD가 45nm 인 미세 패턴을 형성할 수 있다.
(제 4 실시예)
반도체 기판 상부에 a-Carbon막을 형성하고, a-Carbon막 상부에 메타 아크릴레이트계의 ArF용 제 1 감광막을 형성한다.
다음에는, 제 1 감광막 상부에 유기 난반사 방지막을 형성한다. 이때, 제 1 감광막은 1800Å 내지 2000Å의 두께로 형성하고, 유기 난반사 방지막은 220Å 내지 250Å의 두께로 형성한다.
그 다음에는, 제 1 감광막에 노광 및 현상 공정을 수행하여 이중 패터닝 공정(Double Patterning Technology; DPT)을 위한 제 1 감광막 패턴을 형성한다.
그 다음에는, 제 1 감광막 패턴을 포함하는 상기 반도체 기판 전면에 전자빔을 조사하여, 제 1 a-Carbon막 패턴을 형성하고, 상기 제 1 감광막 패턴을 제거한다. 이때, 전자빔 조사는 30KeV 내지 40KeV의 전압 조건에서 수행하고, 8초 내지 10초간 3단계로 나누어 수행하는 것이 바람직하다.
그 다음에는, 제 1 a-Carbon막 패턴을 포함하는 반도체 기판 전면에 폴리 아크릴레이트계의 ArF용 제 2 감광막을 형성한다. 이때, 제 2 감광막은 1500Å 내지 1800Å의 두께로 형성한다.
그 다음에는, 제 2 감광막을 노광 및 현상하여 이중 패터닝 공정을 위한 제 2 감광막 패턴을 형성한다.
그 다음에는, 제 2 감광막 패턴을 이용하여 상기 제 1 a-Carbon막 패턴을 식각하여 미세 패턴을 정의하는 제 2 a-Carbon막 패턴으로 형성한다.
여기서, 제 2 감광막 패턴을 형성하는 공정도 전자빔 조사 공정을 이용하여 형성할 수 있다. 이때, 전자빔 조사는 25KeV 내지 30KeV의 전압 조건에서 7초 내지 10초간 3단계로 나누어 수행하는 것이 바람직하다. 이와 같은 공정을 이용하여 CD가 45nm 인 더 선명한 미세 패턴을 형성할 수 있다.
도 8 및 도 9는 본 발명에 따른 반도체 소자의 형성 방법을 이용하여 형성한 오버레이 맵(Overlay Map)이다.
도 8은 전자빔을 이용한 이중 패터닝 공정을 수행한 후 웨이퍼에 상에 X 방향으로 잔류물이 분포하는 상태를 나타낸 것으로, 종래 기술에 따른 상기 도 2와 비교할 때 잔류물이 현저하게 감소된 것을 알 수 있다.(X = 6.1nm)
도 9는 Y방향에 대한 잔류물 분포 상태를 나타낸 것으로 종래 기술에 따른 상기 도 3과 비교할 때 잔류물이 현저하게 감소된 것을 알 수 있다.(Y = 7.2nm)
상술한 바와 같이 본 발명에 따른 반도체 소자의 형성 방법은 노광 장비의 해상도 한계를 극복하기 위하여 이중 패터닝 공정을 이용한다. 이때, 제 1 마스크 공정을 수행한 후 마스크 패턴이 정상적으로 제거되지 못하여 제 2 마스크 공정을 용이하게 수행하지 못하여 불량이 발생하는 문제를 해결하기 위하여, 제 1 마스크 공정에서 전자빔 조사 공정을 이용한다. 전자빔 조사 공정은 제 1 감광막 패턴을 경화시킴으로써, 제 2 감광막 패턴 형성 공정의 영향을 받지 않고 미세패턴을 용이하게 형성할 수 있다. 또한, 종래 기술에서 수행하던 제 1 감광막 패턴 에칭, 제 1 감광막 패턴 제거(Strip) 및 클리닝(Cleaning) 공정을 생략할 수 있으므로 반도체 소자의 형성 공정을 단순화시킬 수 있고, 미세 패턴을 정의하는 감광막 패턴의 라 인 에지 거칠기(Line Edge Roughness)를 개선시킬 수 있다.
본 발명에 따른 반도체 소자의 형성 방법은 제 1 마스크 공정에서 전자빔 조사 공정을 이용함으로써, 이중 패터닝 공정의 제 1 감광막 패턴을 형성한 후 제 2 감광막 패턴을 형성하는 공정 시 불량이 발생하는 문제를 해결할 수 있다. 전자빔 조사 공정은 제 1 감광막 패턴을 경화시킴으로써, 식각 선택비를 향상시키고 미세 패턴을 정의하는 마스크 패턴의 라인 에지 거칠기(Line Edge Roughness)를 개선하여 반도체 소자의 형성 공정 수율 및 신뢰성을 향상시킬 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (44)
- 반도체 기판 상부에 피식각층을 형성하는 단계;상기 피식각층 상부에 제 1 마스크 패턴을 정의하는 제 1 감광막 패턴을 형성하는 단계;상기 제 1 감광막 패턴을 포함하는 상기 반도체 기판 전면에 전자빔을 조사하여 상기 피식각층을 1차 식각하는 단계;상기 1차 식각된 상기 피식각층 상부에 미세 패턴을 정의하는 제 2 감광막 패턴을 형성하는 단계; 및상기 제 2 감광막 패턴을 이용하여 1차 식각된 상기 피식각층을 2차 식각하여 미세 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 피식각층은 질화막, 산화막, BPSG, PSG, USG, PE-TEOS, 폴리실리콘, 텅스텐, 텅스텐 실리사이드, 코발트, 코발트 실리사이드, 티타늄 실리사이드 또는 알루미늄을 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 피식각층은 200Å 내지 5000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 피식각층 상부에는 하드마스크층을 더 형성하되, 상기 하드마스크층 상부에 무기 또는 유기 난반사 방지막을 더 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 4 항에 있어서,상기 무기 또는 유기 난반사 방지막은 단층 또는 복층 구조로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 제 1 감광막 패턴 또는 상기 제 2 감광막 패턴은 폴리 비닐 페놀계, 폴리 하이드록시 스타이렌계, 폴리 노르보넨계, 폴리 아다만계, 폴리 아미드계, 폴리 아크릴레이트계, 폴리메타 아크릴레이트계 또는 폴리 플루오린계를 포함하는 단중합체, 또는 공중합체중 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 제 1 감광막 패턴은 0.08㎛ 내지 3.0㎛의 두께로 형성하는 것을 특징으 로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 제 2 감광막 패턴은 에틸 3-에톡시 프로피오네이트(ethyl 3-ethoxypropionate), 메틸 3-메톡시 프로피오네이트(methyl 3-methoxpropionate), 사이클로헥사논(cyclohexanon), 프로필렌글리콜 메틸 에테르 아세테이트(propyleneglycol methyl ether acetate), 메틸에틸케톤, 벤젠, 톨루엔, 디옥산 및 디메텔 포름아미드를 포함하는 용매 중 선택된 어느 하나를 사용하는 단독용매 또는 이들의 혼합용매 중 어느 하나를 현상액으로 사용하여 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 전자빔을 조사하는 공정은 10mmTorr 내지 50mmTorr의 압력 하에서 수행하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 전자빔을 조사하는 공정은 1KeV 내지 50KeV의 가속 전압 하에서 수행하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 전자빔을 조사하는 공정의 조사 범위는 0.01㎛ 내지 12㎛ 의 범위인 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 전자빔을 조사하는 공정의 온도는 20℃ 내지 400℃ 인 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 전자빔을 조사하는 공정은 질소, 산소, 아르곤, 헬륨 및 이들이 조합된 가스 중 선택된 어느 하나의 가스 분위기에서 수행하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 전자빔을 조사하는 공정의 조절 조건은 다중 조사 또는 전압에 의한 조사인 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 전자빔을 조사하는 공정 방식은 프록시머티(Proximity) 또는 콘택(Contact) 방식인 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 전자빔을 조사하는 공정은 2 ~ 3 단계로 나누어 수행하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 1 항에 있어서,상기 제 2 감광막 패턴을 형성하는 단계는 전자빔 조사 공정을 이용하여 수행하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 반도체 기판 상부에 질화막을 형성하는 단계;상기 질화막 상부에 아크릴레이트계의 ArF용 제 1 감광막을 형성하는 단계;상기 제 1 감광막 상부에 유기 난반사 방지막을 형성하는 단계;상기 제 1 감광막에 노광 및 현상 공정을 수행하여 제 1 감광막 패턴을 형성하는 단계;상기 제 1 감광막 패턴을 포함하는 상기 반도체 기판 전면에 전자빔을 조사하여, 상기 질화막을 패터닝하여 제 1 질화막 패턴을 형성하는 동시에 상기 제 1 감광막 패턴을 제거하는 단계;상기 제 1 질화막 패턴을 포함하는 상기 반도체 기판 전면에 폴리 노르보넨계의 ArF용 제 2 감광막을 형성하는 단계;상기 제 2 감광막을 노광 및 현상하여 제 2 감광막 패턴을 형성하는 단계; 및상기 제 2 감광막 패턴을 이용하여 상기 제 1 질화막 패턴을 식각하여 미세 패턴을 정의하는 제 2 질화막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 18 항에 있어서,상기 제 1 감광막은 2000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 18 항에 있어서,상기 유기 난반사 방지막은 320Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 18 항에 있어서,상기 전자빔 조사는 30KeV의 전압 조건에서 수행하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 18 항에 있어서,상기 전자빔 조사는 15초간 2단계로 나누어 수행하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 18 항에 있어서,상기 제 2 감광막은 1500Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 반도체 기판 상부에 폴리실리콘층을 형성하는 단계;상기 폴리실리콘층 상부에 아크릴레이트계의 ArF용 제 1 감광막을 형성하는 단계;상기 제 1 감광막 상부에 유기 난반사 방지막을 형성하는 단계;상기 제 1 감광막에 노광 및 현상 공정을 수행하여 제 1 감광막 패턴을 형성하는 단계;상기 제 1 감광막 패턴을 포함하는 상기 반도체 기판 전면에 전자빔을 조사하여, 상기 폴리실리콘층을 패터닝하여 제 1 폴리실리콘 패턴을 형성하는 동시에 상기 제 1 감광막 패턴을 제거하는 단계;상기 제 1 폴리실리콘 패턴을 포함하는 상기 반도체 기판 전면에 폴리 노르보넨계의 ArF용 제 2 감광막을 형성하는 단계;상기 제 2 감광막을 노광 및 현상하여 이중 패터닝 공정을 위한 제 2 감광막 패턴을 형성하는 단계; 및상기 제 2 감광막 패턴을 이용하여 상기 제 1 폴리실리콘 패턴을 식각하여 미세 패턴을 정의하는 제 2 폴리실리콘 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 24 항에 있어서,상기 제 1 감광막은 1800Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 24 항에 있어서,상기 유기 난반사 방지막은 280Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 24 항에 있어서,상기 전자빔 조사는 50KeV의 전압 조건에서 수행하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 24 항에 있어서,상기 전자빔 조사는 5초간 3단계로 나누어 수행하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 24 항에 있어서,상기 제 2 감광막은 1800Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 반도체 기판 상부에 산화막을 형성하는 단계;상기 산화막 상부에 아크릴레이트계의 ArF용 제 1 감광막을 형성하는 단계;상기 제 1 감광막 상부에 유기 난반사 방지막을 형성하는 단계;상기 제 1 감광막에 노광 및 현상 공정을 수행하여 제 1 감광막 패턴을 형성하는 단계;상기 제 1 감광막 패턴을 포함하는 상기 반도체 기판 전면에 전자빔을 조사하여, 상기 산화막을 패터닝하여 제 1 산화막 패턴을 형성하는 동시에 상기 제 1 감광막 패턴을 제거하는 단계;상기 제 1 산화막 패턴을 포함하는 상기 반도체 기판 전면에 폴리 아크릴레이트계의 ArF용 제 2 감광막을 형성하는 단계;상기 제 2 감광막을 노광 및 현상하여 이중 패터닝 공정을 위한 제 2 감광막 패턴을 형성하는 단계; 및상기 제 2 감광막 패턴을 이용하여 상기 제 1 산화막 패턴을 식각하여 미세 패턴을 정의하는 제 2 산화막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 30 항에 있어서,상기 제 1 감광막은 2200Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 30 항에 있어서,상기 유기 난반사 방지막은 320Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 30 항에 있어서,상기 전자빔 조사는 30KeV의 전압 조건에서 수행하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 30 항에 있어서,상기 전자빔 조사는 10초간 3단계로 나누어 수행하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 30 항에 있어서,상기 제 2 감광막은 2000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 반도체 기판 상부에 a-Carbon막을 형성하는 단계;상기 a-Carbon막 상부에 메타 아크릴레이트계의 ArF용 제 1 감광막을 형성하는 단계;상기 제 1 감광막 상부에 유기 난반사 방지막을 형성하는 단계;상기 제 1 감광막에 노광 및 현상 공정을 수행하여 제 1 감광막 패턴을 형성하는 단계;상기 제 1 감광막 패턴을 포함하는 상기 반도체 기판 전면에 전자빔을 조사하여, 상기 a-Carbon막을 패터닝하여 제 1 a-Carbon막 패턴을 형성하는 동시에 상기 제 1 감광막 패턴을 제거하는 단계;상기 제 1 a-Carbon막 패턴을 포함하는 상기 반도체 기판 전면에 폴리 아크릴레이트계의 ArF용 제 2 감광막을 형성하는 단계;상기 제 2 감광막을 노광 및 현상하여 이중 패터닝 공정을 위한 제 2 감광막 패턴을 형성하는 단계; 및상기 제 2 감광막 패턴을 이용하여 상기 제 1 a-Carbon막 패턴을 식각하여 미세 패턴을 정의하는 제 2 a-Carbon막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 36 항에 있어서,상기 제 1 감광막은 1800Å 내지 2000Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 36 항에 있어서,상기 유기 난반사 방지막은 220Å 내지 250Å의 두께로 형성하는 것을 특징 으로 하는 반도체 소자의 형성 방법.
- 제 36 항에 있어서,상기 전자빔 조사는 30KeV 내지 40KeV의 전압 조건에서 수행하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 36 항에 있어서,상기 전자빔 조사는 8초 내지 10초간 3단계로 나누어 수행하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 36 항에 있어서,상기 제 2 감광막은 1500Å 내지 1800Å의 두께로 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 36 항에 있어서,상기 제 2 감광막 패턴을 형성하는 공정은 전자빔 조사 공정을 이용하여 수행하는 것을 특징으로 하는 반도체 소자의 형성 방법.
- 제 42 항에 있어서,상기 전자빔 조사는 25KeV 내지 30KeV의 전압 조건에서 수행하는 것을 특징 으로 하는 반도체 소자의 형성 방법.
- 제 42 항에 있어서,상기 전자빔 조사는 7초 내지 10초간 3단계로 나누어 수행하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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