KR100457205B1 - 슬립 모드를 갖는 광 디스크 재생 장치의 제어 장치 - Google Patents

슬립 모드를 갖는 광 디스크 재생 장치의 제어 장치 Download PDF

Info

Publication number
KR100457205B1
KR100457205B1 KR10-2004-0005505A KR20040005505A KR100457205B1 KR 100457205 B1 KR100457205 B1 KR 100457205B1 KR 20040005505 A KR20040005505 A KR 20040005505A KR 100457205 B1 KR100457205 B1 KR 100457205B1
Authority
KR
South Korea
Prior art keywords
circuit
data
memory
control
sleep mode
Prior art date
Application number
KR10-2004-0005505A
Other languages
English (en)
Other versions
KR20040026146A (ko
Inventor
쯔다히로유끼
스즈끼다까유끼
가미야도모노리
Original Assignee
산요덴키가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from JP05874499A external-priority patent/JP3588267B2/ja
Priority claimed from JP11079731A external-priority patent/JP2000276830A/ja
Priority claimed from JP11159886A external-priority patent/JP2000348433A/ja
Application filed by 산요덴키가부시키가이샤 filed Critical 산요덴키가부시키가이샤
Publication of KR20040026146A publication Critical patent/KR20040026146A/ko
Application granted granted Critical
Publication of KR100457205B1 publication Critical patent/KR100457205B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B19/00—Driving, starting, stopping record carriers not specifically of filamentary or web form, or of supports therefor; Control thereof; Control of operating function ; Driving both disc and head
    • G11B19/02—Control of operating function, e.g. switching from recording to reproducing
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing

Abstract

본 발명의 목적은 CD(Compact Disc)나 DVD(Digital Video Disc) 등의 기록 매체로부터 데이터를 판독하여 재생하는 광 디스크 재생 장치의 슬립 모드(sleep mode)에 있어서의 소비 전력을 저감시킨 광 디스크 재생 장치를 제공하는 것에 있다. DRAM에 저장된 데이터를 보유하면서 그 DRAM을 슬립 또는 대기 상태로 보유시키는 경우에 본 발명의 리프레시 회로를 이용하면 효과적이다.

Description

슬립 모드를 갖는 광 디스크 재생 장치의 제어 장치{A CONTROL DEVICE FOR OPTICAL DISC REPRODUCING APPARATUS HAVING SLEEP MODE}
본 발명은 광 디스크 재생 장치에 관한 것으로, 자세하게는 CD(Compact Disc)나 DVD(Digital Video Disc)등의 기록 매체로부터 데이터를 판독하여 재생하는 광 디스크 재생 장치의 슬립 모드(sleep mode)에 있어서의 소비 전력의 저감에 관한 것이다.
CD-ROM 시스템에서는, 디지털 오디오용의 CD가 디지털 데이터의 판독 전용 메모리(ROM)로서 활용된다. 그 CD-ROM 시스템을 갖는 퍼스널 컴퓨터는, 전원의 투입을 보유하면서 정보 처리 동작을 일시적으로 중단시키는 슬립 모드를 갖는다. 이 슬립 모드에 의해 컴퓨터의 소비 전력이 저감되어, 예를 들면 휴대형 퍼스널 컴퓨터의 배터리 지속 시간이 연장된다.
도 1은 종래의 광 디스크 재생 장치(100)의 개략적인 블럭도이다. 광 디스크 재생 장치(100)는 픽업(1), 픽업 제어 회로(3), 아날로그 신호 처리 회로(4), 디지털 신호 처리 회로(5), CD-ROM 디코더(6), 버퍼 RAM(7) 및 제어 마이크로컴퓨터(8)를 구비한다.
픽업(1)은 디스크(2) 상에 빛을 조사하고, 그 반사광의 강약에 비례하는 전압 신호를 생성한다. 픽업 제어 회로(3)는 픽업(1)이 디스크(2) 상에 기록된 데이터를 바른 순서로 판독할 수 있도록, 디스크(2)에 대한 CD 픽업(1)의 판독 위치를 제어한다. 디스크(2)를 소정의 속도로 회전 구동하는 서보 제어가 픽업(1)의 위치 제어에 맞추어 행해진다. 이 제어에 의해, 디스크(2) 상의 트랙의 선속도 또는 각속도가 일정하게 보유된다.
아날로그 신호 처리 회로(4)는 픽업(1)으로부터 전압 신호를 수신하고, 1프레임 588비트의 EFM(Eight to Fourteen Modulation) 신호를 생성한다.
디지털 신호 처리 회로(5)는 아날로그 신호 처리 회로(4)로부터 EFM 신호를 수신하여 EFM 복조 처리를 실시한다. 복조된 신호에 대해 CIRC(Cross Interleave Reed Solomon Code) 복호 처리가 실시되어, 1프레임 24바이트의 CD-ROM 데이터가 생성된다.
CD-ROM 디코더(6)는 디지털 신호 처리 회로(5)로부터 공급된 복조 CD-ROM 데이터에 대해, 판독 에러 검출 및 에러 정정을 포함하는 디코드 처리를 행하여 재생된 CD-ROM 데이터를 호스트 컴퓨터에 공급한다.
버퍼 RAM(7)은 CD-ROM 디코더(6)에 접속되어 디지털 신호 처리 회로(5)로부터 CD-ROM 디코더(6)에 공급되는 CD-ROM 데이터를 1블럭 단위로 일시적으로 저장한다. 에러 정정은 1블럭의 데이터에 대해 행해지기 때문에, CD-ROM 디코더(6)는 적어도 1블럭의 CD-ROM 데이터를 필요로 한다. 따라서, CD-ROM 데이터가 순차 판독될 때마다, 1블럭의 CD-ROM 데이터가 버퍼 RAM(7)에 일시적으로 저장된다. 제어 마이크로컴퓨터(8)는 ROM 및 RAM을 내장한 소위 원칩 마이크로컴퓨터로서, ROM에 저장된 제어 프로그램에 따라 CD-ROM 디코더(6)를 제어한다. 제어 마이크로컴퓨터(8)는 호스트 컴퓨터로부터 공급되는 커맨드 데이터 또는 디지털 신호 처리 회로(5)로부터 공급되는 서브 코드 데이터를 일시적으로 RAM에 저장한다. 제어 마이크로컴퓨터(8)는 호스트 컴퓨터로부터의 지시에 따라 각 회로를 제어하고, 그 제어에 따라 CD-ROM 디코더(6)로부터 호스트 컴퓨터로 CD-R0M 데이터가 공급된다.
디스크(2) 상에는, 어떤 위치에 어떠한 데이터가 기록되어 있는가를 나타내는 인덱스 정보를 포함하는 TOC 데이터(Table of Contents)도 기록되어 있다. 인덱스 정보는 광 디스크(2)를 광 디스크 재생 장치(100)에 설치하면 즉시 판독되어 버퍼 RAM(7)의 소정 어드레스에 저장된다. TOC 데이터에 따라 데이터를 검색함으로써, CD-ROM 데이터가 효율적으로 버퍼 RAM(7)로부터 판독된다.
도 2는 CD-ROM 디코더(6)의 개략적인 블럭도이다. CD-ROM 디코더(6)는 입력 인터페이스(11), 신호 처리 회로(12), 호스트 인터페이스(13), 메모리 제어 회로(14), 마이크로컴퓨터 인터페이스(15) 및 스위치(16)를 포함한다. 메모리 제어 회로(14)에는 다이내믹 랜덤 액세스 메모리 (Dynamic Random Access Memory;DRAM)로 이루어지는 버퍼 RAM(7)이 접속되어 있다.
디스크(2)로부터 TOC 데이터를 판독할 때에는, 제어 마이크로컴퓨터(8)의 제어에 의해 마이크로컴퓨터 인터페이스(15)로부터 스위치(16)에 전환 신호 SW가 공급되고, TOC 데이터가 제어 마이크로컴퓨터(8)에 공급된다. TOC 데이터는 디스크(2)의 파손에 대비하여 3회 반복하여 기록되어 있다. 제어 마이크로컴퓨터(8)는 중복하는 2개의 TOC 데이터를 제외한 하나의 TOC 데이터를 메모리 제어 회로(14)를 통해 버퍼 RAM(7)의 소정 어드레스에 기록한다.
입력 인터페이스(11)는 디지털 신호 처리 회로(5)로부터의, 디지털 신호 처리되고, 또한 포맷화된 CD-ROM 데이터에 대해 디스크램블 처리를 실시하여 디스크램블 처리된 CD-ROM 데이터를 메모리 제어 회로(14)를 통해 버퍼 RAM(7)에 공급한다.
신호 처리 회로(12)는 버퍼 RAM(7)에 저장된 1블럭의 CD-ROM 데이터를 판독하고, 그 CD-ROM 데이터의 에러 검출과 에러 정정을 행한다. 1블럭의 CD-ROM 데이터는, 동기 신호 및 에러 정정 부호 ECC를 포함하고, 통상 2352바이트로 구성된다. 메모리 제어 회로(14)의 제어에 따라 버퍼 RAM(7)의 에러 데이터가 에러 정정된 올바른 데이터로 재기록된다.
호스트 인터페이스(13)는, 호스트 컴퓨터와의 인터페이스로서의 역할을 하고, 버퍼 RAM(7)에 저장된 CD-ROM 데이터를 판독하여 호스트 컴퓨터에 공급한다. 또한, 호스트 인터페이스(13)는 호스트 컴퓨터로부터 각종 제어 커맨드를 수신하여, 그 제어 커맨드를 제어 마이크로컴퓨터(8)에 공급한다.
메모리 제어 회로(14)는, 입력 인터페이스(11), 신호 처리 회로(12) 및 호스트 인터페이스(13)와 버퍼 RAM(7) 사이의 CD-ROM 데이터의 교환을 제어한다. 입력 인터페이스(11)의 데이터 판독 입력, 신호 처리 회로(12)의 에러 정정 및 호스트 인터페이스(13)의 데이터 출력은 다른 블럭 데이터에 대해 병렬로 행해진다. 따라서, 각 회로(21, 12, 13)의 동작 상황에 따라, 하나의 회로의 버퍼 RAM(7)로의 액세스가 허가된다. 각 회로(21, 12, 13, 14)는 소정의 클럭 신호에 동기하여 동작한다.
버퍼 RAM(7)에는 복수의 블럭 데이터 및 TOC 데이터를 포함하는 비교적 큰 용량의 데이터가 저장되므로, DRAM을 이용하는 것이 바람직하다. DRAM은 기억 데이터를 보유하기 위한 리프레시 동작을 필요로 하고, 메모리 제어 회로(14)는 버퍼 RAM(7)을 액세스할 때에 리프레시 동작을 위한 RAS(Row Address Strobe)나 CAS (Column Address Strobe)의 버퍼 RAM(7)으로의 공급을 제어한다.
마이크로컴퓨터 인터페이스(15)는 제어 마이크로컴퓨터(8)로부터 커맨드를 수신하고, 그 커맨드를 각 회로에 전송하고, 각 회로의 상태 정보를 제어 마이크로컴퓨터(8)에 공급한다.
휴대용 퍼스널 컴퓨터는 정보 처리 동작을 일시적으로 중단하는 슬립 모드를 갖고 있다. 슬립 모드시에서도, CD-ROM의 인덱스 데이터 등을 포함하는 TOC 데이터를 버퍼 RAM(7)에 저장해 둘 필요가 있다. 이 이유는, TOC 데이터가 소실되면, 슬립 모드가 해제되었을 때, CD-ROM으로부터 다시 한번 TOC 데이터를 판독할 필요가 있어, 데이터 판독 시간이 길어지기 때문이다.
슬립 모드시에 있어서도 버퍼 RAM(7)에 저장된 TOC 데이터를 보유하기 위해서는, 512사이클/8m초나, 256사이클/8m초 등의 소정 주기로 버퍼 RAM(7)의 리프레시가 필요해진다. 도 3에 도시된 바와 같이, 리프레시 신호 생성 회로(24)는 기준 클럭 생성 회로(20)의 PLL(Phase Locked Loop) 회로(23)로부터 공급되는 기준 클럭 신호를 이용하여 RAS 및 CAS의 리프레시 신호를 생성하여, 그 리프레시 신호를 버퍼 RAM(7)에 공급한다. 기준 클럭 신호는 수정 발진자(21) 및 인버터(22)에 의해 생성되는 기준 클럭을 이용한 PLL 회로(23)의 듀티비 제어 및 주파수 변환에 의해 생성된다. 따라서, 슬립 모드시에 있어서 기준 클럭 생성 회로(20)의 동작을 중단시킬 수 없다. 기준 클럭 신호는 수정 발진자(21)를 진동시킴으로써 생성되고, 그 소비 전력은 비교적 크다. 또한, 버퍼 RAM(7)(DRAM)의 리프레시에 필요한 전류는 DRAM의 용량에 비해 증대하므로, 슬립 모드시에 있어서 소비 전력이 충분히 저감되지 않는다.
본 발명의 목적은, 슬립 모드에 있어서의 소비 전력이 저감된 광 디스크 재생 장치를 제공하는 것에 있다.
본 발명의 다른 특징 및 목적들을 첨부된 도면을 참조하면서 상세히 기술한 이하의 설명으로부터 명백히 이해할 수 있을 것이다.
도 1은 종래의 광 디스크 재생 장치의 개략적인 블럭도.
도 2는 도 1의 광 디스크 재생 장치의 CD-ROM 디코더의 개략적인 블럭도.
도 3은 종래의 기준 클럭 생성 회로 및 리프레시 신호 생성 회로의 개략적인 블럭도.
도 4는 본 발명의 제1 실시예의 광 디스크 재생 장치의 개략적인 블럭도.
도 5는 본 발명의 제2 실시예의 광 디스크 재생 장치의 개략적인 블럭도.
도 6은 본 발명의 제3 실시예의 광 디스크 재생 장치의 개략적인 블럭도.
도 7은 본 발명의 제4 실시예의 광 디스크 재생 장치의 개략적인 블럭도.
도 8은 본 발명의 제5 실시예의 광 디스크 재생 장치의 개략적인 블럭도.
도 9는 본 발명의 제6 실시예의 리프레시 회로의 개략적인 블럭도.
도 10은 도 9의 리프레시 회로의 PLL 회로에 있어서 기준 클럭 주파수와 출력 주파수와의 관계를 나타내는 그래프.
도 11의 (a)는 본 발명의 제7 실시예의 리프레시 회로의 개략적인 블럭도이고, 도 11의 (b)는 도 11의 (a)의 리프레시 회로의 PLL 회로의 개략적인 블럭도.
도 12는 본 발명의 제8 실시예의 광 디스크 재생 장치의 개략적인 블럭도.
도 13은 본 발명의 제9 실시예의 광 디스크 재생 장치의 개략적인 블럭도.
<도면의 주요 부분에 대한 부호의 설명>
8: 마이크로컴퓨터
11: 입력 인터페이스
12 신호 처리 회로
13: 호스트 인터페이스
14: 메모리 제어 회로
24: 리프레시 신호 생성 회로
도면 전체를 통해 동일 부분에 대해서는 동일 부호를 병기하기로 한다.
도 4는 본 발명의 제1 실시예의 광 디스크 재생 장치에 있어서의 CD-ROM 디코더(160)의 개략적인 블럭도이다. CD-ROM 디코더(160)는 입력 인터페이스(11),신호 처리 회로(12), 호스트 인터페이스(13), 버퍼 RAM(7)에 접속된 메모리 제어 회로(14), 마이크로컴퓨터 인터페이스(122), 제2 버퍼 RAM(123) 및 리프레시 신호 생성 회로(124)를 구비한다. 입력 인터페이스(11), 신호 처리 회로(12), 호스트 인터페이스(13)는 도 2와 동일하므로, 그 설명을 생략하기로 한다.
제1 실시예의 CD-ROM 디코더(160)는 제2 버퍼 RAM(123)과 리프레시 신호 생성 회로(124)가 새롭게 설치된다는 점에서 종래의 CD-ROM 디코더(6)와 차이가 있다. 제2 버퍼 RAM(123)은 TOC 데이터를 보존할 수 있는 용량(1k바이트∼4k바이트 정도)을 갖는 DRAM이다. 리프레시 신호 생성 회로(124)는 제2 버퍼 RAM(123)을 리프레시하기 위한 리프레시 신호를 제2 버퍼 RAM(123)에 공급한다.
제2 버퍼 RAM(123)에는 슬립 모드가 해제됐을 때에 사용되거나, 또는 사용될 가능성이 높은 TOC 데이터와 같은 데이터가 저장된다. 따라서, 버퍼 RAM(7)에 저장된 데이터는 슬립 모드에서 소거되지만, TOC 데이터는 리프레시에 의해 보유된다. 즉, 필요한 데이터를 소거하는 일없이 소비 전력을 저감할 수 있다.
CD-ROM 디스크(2)가 광 디스크 재생 장치에 설치되면, 제어 마이크로컴퓨터(8)는 픽업 제어 회로(3)에 디스크(2)의 최내주에 기록되어 있는 TOC 데이터를 판독하는 지령을 보낸다. 그렇게 하면, 제어 마이크로컴퓨터(8)는 하이의 스위치 신호 SW를 출력하여 스위치(16)를 마이크로컴퓨터 인터페이스(122)측으로 전환한다. 디스크(2)로부터 3개의 동일한 TOC 데이터의 단위로 판독된 TOC 데이터 그룹은 마이크로컴퓨터 인터페이스(122)를 통해 제어 마이크로컴퓨터(8)에공급된다. 제어 마이크로컴퓨터(8)는 각 TOC 데이터 그룹 중 하나의 TOC 데이터를 제2 버퍼 RAM(123)에 저장한다. 대체예로서, 각 TOC 데이터 그룹을 제2 버퍼 RAM(123)에 일시적으로 저장한 후, 각 TOC 데이터 그룹에서의 2개의 TOC 데이터를 소거해도 된다. 모든 TOC 데이터 그룹이 판독되고, 제2 버퍼 RAM(123)에 TOC 데이터가 보존되면, 제어 마이크로컴퓨터(8)는 로우의 스위치 신호 SW를 출력하여 스위치(16)를 메모리 제어 회로(14)측으로 전환한다.
그 후, 호스트 컴퓨터의 지령에 따라, 판독된 CD-ROM 데이터는 일단 버퍼 RAM(7)에 저장된 후, 신호 처리 회로(12)에 따라 디코드 처리되고, 호스트 인터페이스(13)로부터 호스트 컴퓨터에 공급된다.
버퍼 RAM(7)에 대한 액세스는 빈번하게 행해지므로, 액티브 모드에 있어서 리프레시 없이도, 기록 및 판독 동작에 따라 기억 내용이 보유된다. 이에 대해, 제2 버퍼 RAM(123)에 대한 액세스는 버퍼 RAM(7)보다도 적으므로, 액티브 모드에 있어서도 리프레시 신호 생성 회로(124)로부터 제2 버퍼 RAM(123)에 리프레시 신호가 공급된다.
이어서, 액티브 모드로부터 슬립 모드로의 이행시의 CD-ROM 디코더(160)의 동작을 설명한다. 호스트 컴퓨터로부터 슬립 커맨드가 호스트 인터페이스(13), 마이크로컴퓨터 인터페이스(122)를 통해 제어 마이크로컴퓨터(8)에 공급되면, 제어 마이크로컴퓨터(8)는 각 회로(11∼14)의 동작을 중단시킨다.
메모리 제어 회로(14)의 동작이 중단되면, 버퍼 RAM(7)에 대한 리프레시는 행해지지 않으므로, 버퍼 RAM(7)의 기억 데이터는 소거된다. 제2 버퍼 RAM(123)은 리프레시 신호 생성 회로(124)로부터의 리프레시 신호에 의해 슬립 모드 동안에도 계속 리프레시된다. 따라서, 제2 버퍼 RAM(123)에 저장된 TOC 데이터는 보유된다. 슬립 모드가 해제되면, 제2 버퍼 RAM(123)에 저장된 TOC 데이터를 이용하여 디스크(2)의 데이터가 즉시 판독된다.
제1 실시예의 이점에 대해 이하에 설명하기로 한다.
(1) 종래에 비해 슬립 모드에서의 소비 전력이 저감된다. 종래 예와 같이 TOC 데이터를 버퍼 RAM(7)의 소정 어드레스에 기록한 경우, 슬립 모드에서 TOC 데이터를 보유해 두기 위해 버퍼 RAM(7)을 리프레시할 필요가 있었다. 버퍼 RAM(7)은 1메가비트 정도의 용량을 가지므로, 리프레시에는 비교적 큰 전력을 필요로 한다. 이에 대해, 제2 버퍼 RAM(123)은 TOC 데이터를 저장하는데 충분한 4k바이트 정도의 용량을 지니고, 그 용량은 버퍼 RAM(7)보다도 적다. 따라서, 제2 버퍼 RAM(123)의 리프레시에 필요한 전력은 버퍼 RAM(7)보다도 작다.
(2) 메모리 제어 회로(14)의 동작 부하가 저감된다. 버퍼 RAM(7)(DRAM)은 기록 및 판독 처리를 동시에 행할 수 없다. 메모리 제어 회로(14)는 각 회로(11, 12, 13) 중 우선 순위가 높은 것을 선택적으로 버퍼 RAM(7)에 액세스시킨다. 제1 실시예에서는, 제2 버퍼 RAM(123)이 독립하여 설치되어 있으므로, 버퍼 RAM(7)으로의 액세스 횟수가 감소하고, 메모리 제어 회로(14)의 부하가 저감된다. 따라서, 각 회로(11, 12, 13)의 처리가 원활하게 행해진다. 또한, 다른 처리에 영향받지 않고 필요에 따라 TOC 데이터를 액세스할 수 있다.
도 5는 본 발명의 제2 실시예의 CD-ROM 디코더(161)의 개략적인 블럭도이다. 제2 실시예에서는, 스태틱 랜덤 액세스 메모리(Static Random Access Memory ; SRAM)로 이루어지는 TOC 데이터 SRAM(131)이 설치되어 있다. SRAM(131)은 DRAM보다도 큰 회로 면적을 필요로 하지만, 동작 속도가 빠르고, 리프레시가 불필요하다. 따라서, 제2 실시예에서는, 리프레시 신호 생성 회로(124)는 설치되지 않는다.
SRAM(131)을 이용함으로써, 슬립 모드에 있어서의 리프레시 동작을 완전히 중단시킬 수 있다. 바꿔 말하면, 클럭 신호의 생성을 중단할 수 있다. 따라서, 클럭 신호를 생성하기 위한 수정 진동자의 발진 동작에 있어서의 전력이 소비되지 않는다. 따라서, 슬립 모드시의 소비 전력이 대폭 삭감된다.
도 6은 본 발명의 제3 실시예의 CD-ROM 디코더(162)의 개략적인 블럭도이다. 제3 실시예에서는, 입력 인터페이스(11)로부터 공급된 TOC 데이터를 직접 저장하는 TOC 데이터 버퍼 RAM(132)이 설치되어 있다.
TOC 데이터를 판독할 때에는, 제어 마이크로컴퓨터(8)로부터 공급된 전환 신호 SW에 의해 스위치(133)가 TOC 데이터 버퍼 RAM(132)측으로 전환되고, TOC 데이터가 TOC 데이터 버퍼 RAM(132)에 기록된다. 이 때, 버퍼 RAM(132)의 기록 제어는 제어 마이크로컴퓨터(8)에 의해 행해진다. 따라서, 버퍼 RAM(132)에 저장된 각 TOC 데이터 그룹에서의 2개의 동일한 TOC 데이터는 제어 마이크로컴퓨터(8)에 의해 삭제되어도 좋다. 제3 실시예에서, TOC 데이터용 버퍼 RAM(132)를 대신하여 SRAM이 이용되어도 좋다. 이 경우, 리프레시 신호 생성 회로(124)는 불필요하다.
도 7은 본 발명의 제4 실시예의 광 디스크 재생 장치에 있어서의 디지털 신호 처리 회로(250) 및 CD-ROM 디코더(260)의 개략적인 블럭도이다. 디지털 신호 처리 회로(250)는, 입력 인터페이스(51), 신호 처리 회로(52), 출력 인터페이스(53), 메모리 제어 회로(61), 마이크로컴퓨터 인터페이스(5), 및 SRAM(56)을 구비한다. CD-ROM 디코더(6)는 입력 인터페이스(11), 신호 처리 회로(12), 호스트 인터페이스(13), 바람직하게는 플립플롭으로 이루어지는 어드레스 레지스터(230), 메모리 제어 회로(232) 및 마이크로컴퓨터 인터페이스(233)를 구비한다.
제4 실시예에서는, 어드레스 레지스터(230)에는 버퍼 RAM(7)(DRAM)에 저장되는 TOC 데이터의 선두 어드레스와, TOC 데이터의 사이즈 데이터(예를 들면 2735바이트)가 저장되어 있다. TOC 데이터는 소정의 어드레스를 선두 어드레스로 하여, 그 선두 어드레스에 연속하는 어드레스에 따라 버퍼 RAM(7)에 저장되어 있다. 또한, 마이크로컴퓨터 인터페이스(233)는 메모리 제어 회로(61, 232)와 접속되어 있다.
아날로그 신호 처리 회로(4)로부터 입력 인터페이스(51)에 공급된 EFM 데이터는 메모리 제어 회로(61)의 제어에 의해 SRAM(56)에 저장된다. 신호 처리 회로(52)는 SRAM(56)으로부터 EFM 데이터를 판독하여, 그 EFM 데이터를 복조하여 1프레임 24바이트의 CD-ROM 데이터를 생성한다. CD-ROM 데이터가 생성된 후, SRAM(56)에는 다음 EFM 데이터가 재기록된다. CD-ROM 데이터는 출력 인터페이스(53)를 통해 CD-ROM 디코더(260)의 입력 인터페이스(11)에 공급된다. EFM 데이터의 사이즈는 크지 않고, 또한 복조 처리는 디스크(2)로부터의 데이터 판독과 동시에 행해지기 때문에, 고속 동작이 가능한 SRAM이 이용된다. 메모리 제어 회로(61)는 입력 인터페이스(51), 신호 처리 회로(52), 출력 인터페이스(53)에 접속되고, 각 회로(51, 52, 53)와 SRAM(56) 사이의 EFM 데이터 및 CD-ROM 데이터의 교환을 제어한다.
이어서, 슬립 모드로의 엔트리에 대해 설명하기로 한다. 호스트 컴퓨터로부터 슬립 커맨드가 호스트 인터페이스(13)에 공급되면, 슬립 커맨드는 마이크로컴퓨터 인터페이스(233)를 통해 제어 마이크로컴퓨터(244)로 전송된다. 제어 마이크로컴퓨터(244)는 슬립 커맨드에 따라 TOC 전송 지령을 마이크로컴퓨터 인터페이스(233)를 통해 메모리 제어 회로(232)에 공급한다. 메모리 제어 회로(232)는 어드레스 레지스터(230)에 저장된 선두 어드레스와 사이즈 데이터에 기초하여 TOC 데이터를 버퍼 RAM(7)로부터 판독하고, 그 TOC 데이터를 마이크로컴퓨터 인터페이스(233)로 보낸다. 마이크로컴퓨터 인터페이스(233)는 레지스터(도시하지 않음)를 갖고, TOC 데이터의 일부를 그 레지스터에 일시적으로 저장한다. 메모리 제어 회로(61)는 마이크로컴퓨터 인터페이스(233)의 레지스터에 저장된 TOC 데이터를 판독하고, 그 TOC 데이터를 선두 어드레스로부터 순서대로 SRAM(56)에 기록한다. SRAM(56)의 기록이 종료한 기억 영역에 TOC 데이터의 다음 일부를 계속해서 기록한다. TOC 데이터의 SRAM(56)에의 기록이 완료한 후, 제어 마이크로컴퓨터(244)는 클럭 생성 회로(62)에 중단 지령을 보낸다. 이렇게 해서, 클럭 생성 회로(62)의 클럭 신호의 생성이 중단되어, 슬립 모드가 엔트리된다.
이어서, 슬립 모드로부터 통상 동작 모드에의 복귀에 대해 설명하기로 한다.호스트 컴퓨터로부터 통상 동작 모드로의 복귀 커맨드가 마이크로컴퓨터 인터페이스(233)에 공급되면, 복귀 커맨드는 마이크로컴퓨터 인터페이스(233)로부터 제어 마이크로컴퓨터(244)로 전송된다. 제어 마이크로컴퓨터(244)는 복귀 커맨드에 따라 클럭 생성 회로(62)에 중단 해제 지령을 전송하고, 클럭 생성 회로(62)는 각 회로에 클럭 신호를 공급한다. 제어 마이크로컴퓨터(244)는 또한 TOC 전송 지령을 메모리 제어 회로(61)로 전송하고, 메모리 제어 회로(61)는 어드레스 레지스터(230)에 저장된 사이즈에 대응하는 TOC 데이터를 SRAM(56)의 선두 어드레스로부터 판독하여, 그 TOC 데이터를 마이크로컴퓨터 인터페이스(233) 및 메모리 제어 회로(232)를 통해 버퍼 RAM(7)에 기록한다.
SRAM(56)에 기록되는 데이터는 TOC 데이터에 한정되지 않고, 통상 모드로 복귀했을 때에 디스크(2)로부터 다시 판독할 필요가 있거나, 또는 그 가능성이 높은 데이터라도 좋다. 통상 데이터는 복귀 후에 다시 판독될 가능성은 매우 낮고, 슬립 모드 동안 보유될 필요성은 낮다. 따라서, 통상 데이터는 슬립 모드시에는 소거되고, 복귀 후에는 필요에 따라 디스크(2)로부터 다시 판독된다.
이어서, 제4 실시예의 이점에 대해 설명하기로 한다.
(1) TOC 데이터는 슬립 모드 동안 SRAM(56)에 백업된다. 따라서, 슬립 모드에서 클럭 신호의 생성이 중단하여, 버퍼 RAM(7)의 기억 데이터가 소거되어도, SRAM(56)에 백업된 TOC 데이터를 이용함으로써, 복귀 시간이 단축된다. 또한, 슬립 모드에서 클럭 신호의 생성을 중단할 수 있으므로, 소비 전력이 대폭으로 삭감된다. 또한, SRAM(56)은 클럭 신호를 이용하지 않고 전원만으로 데이터를 보유할수 있다. 즉, SRAM(56)은 데이터를 보유하기 위해 전류를 필요로 하지 않는다. 따라서, 슬립 모드에서의 소비 전력이 저감된다. 일반적으로 TOC 데이터는 2735바이트의 용량을 갖는다. 따라서, SRAM(56)은 TOC 데이터 이상의, 예를 들면 2752바이트의 용량을 갖는다. 여기서, EFM 데이터의 용량은 예를 들면 2112바이트이므로, SRAM(56)은 EFM 데이터를 저장하는데 충분한 용량을 갖는다.
(2) 디지털 신호 처리 회로(250)에 탑재되어 있는 SRAM(56)을 슬립 모드에 있어서의 TOC 데이터의 백업용으로 유용함으로써, 새롭게 고가인 SDRAM을 설치할 필요가 없어 비용의 증대가 억제된다. 디지털 신호 처리 회로(5)의 SRAM(56)은 동작이 고속이므로, 신호 처리되는 EFM 데이터를 일시적으로 보존하는데 적합하다. 그러나, 종래, 슬립 모드에서는 SRAM(56)의 동작은 중단되었다. 제4 실시예는, 클럭 신호의 생성을 중단해도 전원을 끄지 않는 한 기억 데이터를 보유하는 SRAM의 특성에 착안하여, 그 특성을 이용함으로써 구현화되고 있다.
(3) 슬립 커맨드 및 복귀 커맨드를 제어 마이크로컴퓨터(244)가 발신한 후, TOC 데이터의 백업이나 슬립 모드로부터의 복귀를 위한 데이터 전송은, 처리 회로(52, 12) 및 제어 마이크로컴퓨터(244)를 통하지 않고 행해진다. 따라서, 백업이나 복귀를 위한 데이터 전송이 고속으로 행해진다.
도 8은 본 발명의 제5 실시예의 디지털 신호 처리 회로(251) 및 CD-ROM 디코더(261)의 개략적인 블럭도이다. 제5 실시예에서는, 마이크로컴퓨터 인터페이스(74)와 메모리 제어 회로(71)를 접속하는 경로(path)가 설치되어 있다. 따라서, 제4 실시예와 마찬가지로, 마이크로컴퓨터 인터페이스(243)와 메모리 제어회로(71) 사이에 직접 경로는 설치되지 않는다. 제5 실시예에서는, 슬립 모드 이행시의 TOC 백업 전송은 마이크로컴퓨터 인터페이스(243), 제어 마이크로컴퓨터(245), 마이크로컴퓨터 인터페이스(74)를 통해 행해진다.
호스트 컴퓨터로부터 슬립 커맨드가 호스트 인터페이스(13)에 공급되면, 슬립 커맨드는 마이크로컴퓨터 인터페이스(243)를 통해 제어 마이크로컴퓨터(245)로 전송된다. 제어 마이크로컴퓨터(245)는 슬립 커맨드에 따라 TOC 전송 지령을 마이크로컴퓨터 인터페이스(243)를 통해 메모리 제어 회로(242)로 전송한다. 메모리 제어 회로(242)는 어드레스 레지스터(230)에 저장된 선두 어드레스 및 사이즈 데이터를 차례로 마이크로컴퓨터 인터페이스(243)로 전송한다. 마이크로컴퓨터 인터페이스(243)는 선두 어드레스 및 사이즈 데이터를 제어 마이크로컴퓨터(245)로 전송한다. 제어 마이크로컴퓨터(245)는, 마이크로컴퓨터 인터페이스(243), 메모리 제어 회로(242)를 통해 데이터 사이즈에 대응하는 TOC 데이터를 버퍼 RAM(7)의 선두 어드레스로부터 판독하여, 그 TOC 데이터를 마이크로컴퓨터 인터페이스(74) 및 메모리 제어 회로(71)를 통해 SRAM(56)에 저장한다.
어드레스 레지스터(230)에 기억된 어드레스 정보를 이용하는 대신에 플래그를 이용하여 백업을 행해도 된다. 이 경우, 어드레스 레지스터(230)는 생략된다. 예를 들면, 최초로 디스크(2)로부터 판독된 TOC 데이터에 소정의 플래그를 제공하고, 플래그가 제공된 TOC 데이터를 버퍼 RAM(7)에 저장한다. 슬립 모드 이행시에는 선별 회로에 의해 플래그가 제공된 TOC 데이터와 플래그가 제공되지 않은 데이터가 선별된 후, TOC 데이터가 SRAM(56)에 백업된다. 선별 회로는 제어 마이크로컴퓨터(245)에 설치되는 것이 바람직하다. 이 경우, 슬립 모드 이행시에는, 제어 마이크로컴퓨터(245)는 메모리 제어 회로(242) 및 마이크로컴퓨터 인터페이스(243)를 통해 버퍼 RAM(7)로부터 판독되고, 플래그가 제공된 TOC 데이터를 선별하여 마이크로컴퓨터 인터페이스(74) 및 메모리 제어 회로(71)를 통해 SRAM(56)에 저장한다.
이어서, 제5 실시예의 이점을 설명하기로 한다.
(1) 제5 실시예는 디지털 신호 처리 회로(251)와 CD-ROM 디코더(261)가 각각의 반도체 칩으로 구성되어 있는 경우에 적합하다. 제4 실시예와 같이 마이크로컴퓨터 인터페이스(243)로부터 메모리 제어 회로(71)에 직접 경로를 설치한 경우, 접속 핀 수가 증가한다. 이에 대해, 제5 실시예에서는 마이크로컴퓨터 인터페이스(243)로부터 제어 마이크로컴퓨터(245)를 통해 마이크로컴퓨터 인터페이스(74)로의 기존의 패스를 이용하므로, 핀 수의 증가가 방지된다.
(2) 제5 실시예는, TOC 데이터가 버퍼 RAM(7)의 복수의 기억 영역으로 분리하여 저장되는 경우에 적합하다. 제1 기억 영역에 저장된 TOC 데이터의 제1 부분의 백업이 종료하면, 제어 마이크로컴퓨터(245)는 제2 기억 영역에 저장된 TOC 데이터의 제2 부분의 백업을 개시하도록 각 회로(242, 243, 74, 71)를 제어한다. 따라서, TOC 데이터가 분할하여 기억되어 있어도, TOC 데이터 이외의 여분의 데이터를 백업하지 않고, TOC 데이터를 선택하여 백업할 수 있다.
도 9는 본 발명의 제6 실시예의 리프레시 회로(300)의 개략적인 블럭도이다. 리프레시 회로(300)는 기준 클럭 생성 회로(301), 리프레시 신호 생성 회로(324)및 중단 신호 생성 회로(327)를 구비한다.
기준 클럭 생성 회로(301)는 수정 발진자(21), NAND 게이트(331) 및 주파수 변환 회로(333)를 포함한다. 수정 발진자(21) 및 NAND 게이트(331)에 의해 기준 클럭 RF가 발진되고, 기준 클럭 RF는 PLL 회로(332)에 공급된다. PLL 회로(332)는 기준 클럭 RF의 펄스의 듀티비 변환을 행하여 기준 클럭 신호를 생성한다. 기준 클럭 신호는 NAND 게이트(328)를 통해 메모리 제어 회로(325)에 공급된다.
메모리 제어 회로(325)는 DRAM(326)에 접속되고, DRAM(326)에 대한 기록 및 판독을 제어한다. 메모리 제어 회로(325)는 DRAM(326)을 액세스할 때에 RAS 및 CAS 신호를 출력하고, 그 RAS 및 CAS 신호에 의해 DRAM(326)은 리프레시된다.
PLL 회로(332)의 출력 주파수 FPLL은 기준 클럭의 주파수 FRF에 대해 도 10에 도시된 바와 같이 변화한다. 즉, 기준 클럭 RF의 주파수 FRF가 소정 주파수 범위에 있는 동안에는, 주파수 FRF에 비례하는 주파수 FPLL이 출력된다. 주파수 FRF가 소정치 이하일 때, 주파수 FRF는 자려(自勵) 발진에 의한 최저 주파수 Fmin이 된다.
중단 신호 생성 회로(327)는, 외부 장치(도시하지 않음)로부터의 슬립 커맨드를 수신하고, 그 슬립 커맨드에 응답하여 로우 레벨의 중단 신호를 출력한다. 중단 신호는 NAND 게이트(331)에 공급되고, 이 결과 수정 발진자(21)의 발진 동작이 중단되고, 기준 클럭의 생성이 중단된다. 기준 클럭의 생성의 중단은 0Hz의 기준 클럭 RF가 PLL 회로(332)에 공급된 것과 등가이다. 따라서, PLL 회로(332)는최저 주파수 Fmin에서 자려 발진하기 시작한다. 최저 주파수는 PLL 회로(332)의 동작시의 온도 환경이나 제조 변동에 따라 변동하지만, 제6 실시예에서는 약 60㎒∼90㎒이다.
중단 신호는 NAND 게이트(328)에도 공급되고, 이 결과 메모리 제어 회로(325)로의 기준 클럭 신호의 공급이 중단되어, 메모리 제어 회로(325)의 동작은 중단된다.
또한, 중단 신호는 주파수 변환 회로(333)에도 공급된다. 주파수 변환 회로(333)는 PLL 회로(332)로부터 출력되는 클럭 신호의 주파수를 변환하고, 그 변환 동작은 로우 레벨의 중단 신호가 공급되는 동안 행해진다. 즉, 주파수 변환 회로(333)는 슬립 모드 동안, PLL 회로(332)로부터 출력되는 클럭 신호의 최저 주파수 Fmin을 변환하고, 슬립시 클럭 신호를 출력한다.
리프레시 신호 생성 회로(324)는 슬립 모드 동안, 슬립시 클럭 신호를 이용하여 DRAM(326)을 리프레시하기 위한 RAS 및 CAS 신호를 생성한다.
주파수 변환 회로(333)는 PLL 회로(332)의 최저 주파수를 DRAM(326)의 리프레시에 필요한 주파수로 변환한다. 예를 들면, DRAM(326)을 최저 512사이클/8m초로 리프레시할 필요가 있는 경우, {8(㎳)/512사이클}×Fmin에서 얻어진 값으로 PLL 회로(332)의 최저 주파수 Fmin을 분주함으로써 DRAM(326)을 확실하게 리프레시할 수 있는 주파수를 얻을 수 있다. 지금, 주파수 Fmin이 60MHz인 경우, 최저 주파수 Fmin을 975분주하면, 리프레시 가능한 클럭 신호를 얻을 수 있다. 또, DRAM(326)을 256사이클/8m초로 리프레시할 필요가 있는 경우, 최저 주파수 Fmin을 1950분주하면 된다. DRAM(326)의 리프레시는 512사이클/8m초나 256사이클/8m초보다도 빠르게 행해도 문제는 없지만, 빠른 주기에 따른 리프레시는 소비 전력을 증대시키므로, 975분주 또는 1950분주에 가까운 값을 이용하는 것이 바람직하다.
자려 발진의 주파수는 동작 환경의 변동에 따라 변화하므로, 반드시 안정적이지는 않다. 그러나, DRAM(326)은 8m 동안에 예를 들면 256사이클만 리프레시되면 되고, 리프레시 주기는 안정적이지 않아도 된다. 또한, 온도 변화나 제조 변동에 따른 PLL 회로(332)의 최저 주파수는 DRAM(326)을 빠른 주기로 리프레시하는 방향으로 변동한다. 따라서, 최저 주파수 Fmin의 변동 폭의 최저치(이 경우, 60㎒)를 기준으로 하여 분주치를 결정함으로써, 주파수 변환된 클럭 신호를 이용한 리프레시 동작이 보증된다.
제6 실시예의 리프레시 회로(301)는 슬립 커맨드가 공급되면, 수정 발진자(21)의 동작이 중단되고, PLL 회로(332)의 자려 발진에 의해 슬립시 클럭 신호가 생성되어, 그 슬립시 클럭 신호의 주파수가 DRAM(326)의 리프레시가 가능한 주파수로 변환된다. 따라서, 슬립 모드시에 있어서 수정 발진자(21)의 동작이 중단되므로, 슬립 모드에 있어서의 소비 전력이 저감된다.
슬립 모드를 종료하여 통상 동작으로 복귀하기 위한 복귀 커맨드가 중단 신호 생성 회로(327)에 공급되면, 중단 신호 생성 회로(327)는 하이 레벨의 중단 신호를 출력한다. 이 하이 레벨의 중단 신호에 따라 수정 발진자(21)가 동작하여 기준 클럭이 발진되고, 통상 모드로 복귀한다.
도 11의 (a)는 본 발명의 제7 실시예의 리프레시 회로(303)의 개략적인 블럭도이다. 제7 실시예에서는, 기준 클럭 생성 회로(302)의 PLL 회로(339)에 중단 신호가 공급되고, 주파수 변환 회로는 설치되지 않는다.
슬립 커맨드에 따라 중단 신호 생성 회로(327)가 중단 신호를 생성하면, 수정 발진자(21)의 동작이 중단하고, 메모리 제어 회로(325)로의 클럭 신호의 공급이 중단된다.
PLL 회로(339)는 중단 신호에 응답하고, DRAM(326)을 리프레시할 수 있는 주파수를 갖는 슬립시 클럭 신호를 생성한다. 도 11의 (b)는 PLL 회로(339)의 개략적인 블럭도이다. PLL 회로(339)는 위상 비교기(Phase Detector : 341), 차지 펌프(Charge Pump : 342), 저역 통과 필터(Low Path Filter : 343), 전압 제어 발진기(Voltage Controlled Oscillator ; VCO : 344), 분주기(345) 및 스위치(346)를 구비한다. 위상 비교기(341), 차지 펌프(342), 저역 통과 필터(343), VCO(344) 및 분주기(345)에 의해 PLL 루프가 형성되고, 그 PLL 루프에 의해 위상 로크된 클럭 신호가 생성된다. 위상 비교기(341)는 기준 클럭의 위상과 귀환 클럭의 위상을 비교하여, 위상차에 따른 출력 전압을 생성한다. VCO(344)는, 저역 통과 필터(343)로부터의 출력 전압에 따른 발진 주파수 신호를 생성한다.
제7 실시예의 PLL 회로(339)는 중단 신호에 응답하여 도통하는 스위치(346)를 통해 전원(347)으로부터 전압 Vsleep이 VCO(344)의 입력에 공급된다고 하는 점에서 특징을 갖는다.
중단 신호에 의해 수정 발진자(21)의 동작이 중단하여, 기준 클럭이 위상 비교기(341)에 입력되지 않게 되면, 위상 비교기(341)는 0V를 출력한다. 그러나, 스위치(346)가 중단 신호에 응답하여 도통하여, VCO(344)에는 전원(347)으로부터 전압 Vsleep이 공급된다. 전압 Vsleep은 VCO(344), 즉 PLL 회로(339)로부터 DRAM(326)의 리프레시 주기(즉, 512사이클/8m초 또는 256사이클/8m초)를 갖는 슬립시 클럭 신호가 생성되도록 설정되어 있다. 따라서, 슬립 커맨드에 의해 수정 발진자(21)의 동작이 중단되면, PLL 회로(332)는 슬립시 클럭을 생성하고, DRAM(326)가 리프레시된다. 상기 주기보다도 빠른 주기로 리프레시를 행해도 문제는 없지만, 빠른 주기의 리프레시는 소비 전력을 증대시킨다.
도 12는 본 발명의 제8 실시예의 광 디스크 재생 장치에 바람직한 리프레시 회로(304)의 개략적인 블럭도이다.
기준 클럭 생성 회로(330)는 수정 발진자(21), NAND 게이트(331), PLL 회로(332), 주파수 변환 회로(333)를 포함한다. 수정 발진자(21) 및 NAND 게이트(331)에 의해 생성된 기준 클럭은 PLL 회로(332)의 듀티비 변환 및 주파수 변환에 따라 기준 클럭 신호로서 각 회로(11, 12, 13) 및 리프레시 신호 생성 회로(24)에 공급된다. 각 회로(11, 12, 13)와 PLL 회로(332) 사이에는 NAND 게이트(334, 335, 336)가 각각 설치되어 있다.
호스트 컴퓨터로부터 슬립 커맨드가 호스트 인터페이스(13)에 공급되면, 호스트 인터페이스(13)는 슬립 커맨드를 제어 마이크로컴퓨터(8)로 전송한다. 제어 마이크로컴퓨터(8)는 슬립 커맨드에 응답하여 중단 신호를 생성한다. 중단 신호는 NAND 회로(331, 334, 335, 336)에 공급된다. 또한, 중단 신호는 픽업(1), 픽업 제어 회로(3), 아날로그 신호 처리 회로(4), 디지털 신호 처리 회로(5)에 공급되어, 이들의 동작이 중단된다. 제어 마이크로컴퓨터(8)는 슬립 종료 커맨드가 호스트 컴퓨터로부터 공급될 때까지 중단 신호의 출력을 계속한다. 제어 마이크로컴퓨터(8)는 제6 및 제7 실시예의 중단 신호 생성 회로(327)로서의 역할을 한다.
중단 신호가 NAND 게이트(331)에 공급되면, 수정 발진자(21)의 발진이 중단되어, PLL 회로(332)로의 기준 클럭의 공급이 중단된다. PLL 회로(332)의 출력 주파수는 수정 발진자(21)의 발진의 중단에 따라, 자려 발진에 따른 최저 주파수 Fmin로까지 저하한다. 그 최저 주파수 Fmin은 약 60㎒∼90㎒이다.
주파수 변환 회로(333)는 중단 신호가 공급되어 있는 동안 동작하고, PLL 회로(332)의 최저 주파수 Fmin을 주파수 변환하여 슬립시 클럭을 생성한다. 리프레시 신호 생성 회로(324)는 슬립시 클럭에 따라 RAS 및 CAS 신호를 생성하고, 버퍼 RAM(7)을 슬립 모드 동안 계속 리프레시한다.
중단 신호가 NAND 게이트(335, 334, 336)에 공급되면, 입력 인터페이스(11), 신호 처리 회로(12), 호스트 인터페이스(13)로의 기준 클럭 신호의 공급이 중단되고, 각 회로(11, 12, 13)의 동작이 중단된다.
또, 각 회로(11, 12, 13)의 동작 주기가 다른 경우에는, 도면과 같이 NAND 게이트(334, 335, 336)의 전단에 주파수 변환 회로를 설치하면 된다. 예를 들면 호스트 인터페이스(13)는 호스트 컴퓨터가 요구하는 동작 클럭으로 고속으로 동작할 필요가 있지만, 입력 인터페이스(11)는 광 디스크의 재생 속도에 따른 클럭으로 동작시키면 충분하다. 동작 클럭을 가능한 한 느리게 함으로써 동작 중의 소비 전력을 저감시킬 수 있다.
제8 실시예의 광 디스크 재생 장치의 리프레시 회로(304)에 있어서는, 슬립 커맨드에 의해 수정 발진자(21)의 발진이 중단되고, PLL 회로(332)의 정상 발진 주파수 Fmin을 이용하여 슬립시 클럭이 생성되고, 그 슬립시 클럭을 이용하여 버퍼 RAM(7)이 리프레시된다. 따라서, 슬립 모드에서의 소비 전력이 저감된다.
슬립 모드가 해제될 때는, 복귀 커맨드가 호스트 인터페이스(13)를 통해 제어 마이크로컴퓨터(8)에 공급된다. 제어 마이크로컴퓨터(8)는 복귀 커맨드에 따라 중단 신호의 공급을 중단하고, 이에 따라 주파수 변환 회로(333)는 동작을 중단시키고, PLL 회로(332)로부터 각 회로(11, 12, 13)로 기준 클럭 신호가 공급된다.
도 13은 본 발명의 제9 실시예의 광 디스크 재생 장치에 적합한 리프레시 회로(305)의 개략적인 블럭도이다. 제9 실시예의 리프레시 회로(305)는 제7 실시예(도 11)의 기준 클럭 생성 회로(302)와 닮은 기준 클럭 생성 회로(350)를 갖는다.
기준 클럭 생성 회로(350)는 수정 발진자(21), NAND 게이트(331), PLL회로(339)를 포함한다. PLL 회로(332)에 의해 생성된 기준 클럭 신호는 NAND 게이트(334, 335, 336)를 통해 각 회로(11, 12, 13) 및 리프레시 신호 생성 회로(24)에 공급된다.
호스트 컴퓨터로부터 슬립 커맨드가 호스트 인터페이스(13)에 공급되면, 제어 마이크로컴퓨터(8)로부터 NAND 게이트(331)에 중단 신호가 공급되고, 수정 발진자(21)의 발진이 중단되어, PLL 회로(332)로부터의 기준 클럭 신호의 공급이 중단된다.
PLL 회로(339)에 중단 신호가 공급되면, PLL 회로(339)는 슬립시 클럭 신호를 리프레시 신호 생성 회로(324)에 공급한다. 리프레시 신호 생성 회로(324)는 슬립시 클럭 신호에 따라 RAS 및 CAS 신호를 생성하고, 버퍼 RAM(7)이 슬립 모드 동안 리프레시된다.
제9 실시예의 리프레시 회로(305)에 있어서는, 슬립 커맨드에 의해 수정 발진자(21)의 발진이 중단되고, PLL 회로(332)에 의해 슬립시 클럭이 생성되어, 버퍼 RAM(7)이 리프레시된다. 따라서, 슬립 모드에 있어서의 소비 전력이 저감된다.
본 발명에 따르면 광 디스크 재생 장치의 슬립 모드에서의 소비 전력이 저감된다. 또한, 본원 발명에 따르면, 백업된 TOC 데이터를 이용함으로써, 슬립 모드로부터 정상 보드로의 복귀 시간이 단축된다.
지금까지 기술된 상기 실시예들은 본 발명을 설명하기 위한 실시예에 불과한것으로, 본 기술 분야의 숙련자라면 상기 실시예에 대한 변형 및 수정 실시예가 가능하다는 것은 말할 필요도 없다. 따라서, 본 발명은 상기 실시예에만 국한되는 것이 아니라, 본 발명의 범주 및 첨부된 특허 청구범위 내에서는 여러가지 변형 실시예가 행해질 수 있다.

Claims (6)

  1. 광 디스크로부터 판독된 데이터를 저장하는 리프레시가 불필요한 제1 메모리 회로와, 상기 제1 메모리 회로로부터 데이터를 판독하여 그 판독된 데이터에 대해 제1 소정의 처리를 행하여 제1 처리 데이터를 생성하는 제1 신호 처리 회로를 포함하는 제1 처리 회로와,
    상기 제1 처리 데이터를 일시적으로 저장하는 리프레시가 필요한 제2 메모리회로와,
    상기 제2 메모리 회로로부터 상기 제1 처리 데이터를 판독하여 그 판독된 상기 제1 처리 데이터에 대해 제2 소정의 처리를 행하는 제2 신호 처리 회로를 갖는 제2 처리 회로를 포함하는 광 디스크 재생 장치의 제어 장치에 있어서,
    상기 제1 처리 데이터는 소정 데이터를 포함하고,
    상기 제어 장치는,
    슬립 모드로 이행하기 전에, 상기 제2 메모리 회로에 저장된 소정 데이터를 상기 제1 메모리 회로로 전송하고, 슬립 모드가 해제됐을 때, 상기 제1 메모리 회로에 저장된 상기 소정 데이터를 상기 제2 메모리 회로로 전송하는 제어 회로를 포함하는 제어 장치.
  2. 제1항에 있어서, 상기 제1 메모리 회로는 스태틱 랜덤 액세스 메모리이고, 상기 제2 메모리 회로는 다이내믹 랜덤 액세스 메모리인 제어 장치.
  3. 제2항에 있어서, 상기 다이내믹 랜덤 액세스 메모리에 저장된 상기 제1 처리 데이터로부터 소정 데이터를 선별하고, 선별된 상기 소정 데이터를 상기 스태틱 랜덤 액세스 메모리에 전송하는 선별 회로를 더 포함하는 제어 장치.
  4. 제1항에 있어서, 상기 소정 데이터는 광 디스크 상에 기록된 인덱스 데이터를 포함하고, 상기 인덱스 데이터는 상기 제2 메모리 회로의 소정 어드레스부터 연속하여 저장해 두고, 상기 제어 회로는 상기 제2 메모리 회로의 소정 어드레스부터 인덱스 데이터를 판독하여 판독된 상기 인덱스 데이터를 상기 제1 메모리 회로로 전송하는 제어 장치.
  5. 제1항에 있어서, 상기 제어 회로는,
    상기 제1 메모리 회로를 제어하는 제1 메모리 제어 회로와,
    상기 제2 메모리 회로를 제어하는 제2 메모리 제어 회로
    를 포함하고,
    상기 제1 및 제2 메모리 제어 회로는 상기 제1 및 제2 메모리 제어 회로 간에 설치된 경로를 통해 소정의 데이터를 전송하는 제어 장치.
  6. 제1항에 있어서, 상기 제어 회로는,
    상기 제1 메모리 회로를 제어하는 제1 메모리 제어 회로와,
    상기 제2 메모리 회로를 제어하는 제2 메모리 제어 회로와,
    상기 제1 및 제2 메모리 제어 회로를 제어하는 메인 제어 회로
    를 포함하고,
    상기 제1 및 제2 메모리 제어 회로와 상기 메인 제어 회로를 통해 소정 데이터가 전송되는 제어 장치.
KR10-2004-0005505A 1999-03-05 2004-01-28 슬립 모드를 갖는 광 디스크 재생 장치의 제어 장치 KR100457205B1 (ko)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JPJP-P-1999-00058744 1999-03-05
JP05874499A JP3588267B2 (ja) 1999-03-05 1999-03-05 リフレッシュ回路及びそれを用いた光ディスク再生装置の制御回路
JP11079731A JP2000276830A (ja) 1999-03-24 1999-03-24 光ディスク再生装置の制御回路
JPJP-P-1999-00079731 1999-03-24
JP11159886A JP2000348433A (ja) 1999-06-07 1999-06-07 光ディスク再生装置の制御回路
JPJP-P-1999-00159886 1999-06-07

Related Parent Applications (1)

Application Number Title Priority Date Filing Date
KR10-2000-0010897A Division KR100441582B1 (ko) 1999-03-05 2000-03-04 슬립 모드를 갖는 광 디스크 재생 장치

Publications (2)

Publication Number Publication Date
KR20040026146A KR20040026146A (ko) 2004-03-27
KR100457205B1 true KR100457205B1 (ko) 2004-11-16

Family

ID=32995483

Family Applications (2)

Application Number Title Priority Date Filing Date
KR10-2000-0010897A KR100441582B1 (ko) 1999-03-05 2000-03-04 슬립 모드를 갖는 광 디스크 재생 장치
KR10-2004-0005505A KR100457205B1 (ko) 1999-03-05 2004-01-28 슬립 모드를 갖는 광 디스크 재생 장치의 제어 장치

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR10-2000-0010897A KR100441582B1 (ko) 1999-03-05 2000-03-04 슬립 모드를 갖는 광 디스크 재생 장치

Country Status (2)

Country Link
US (2) US6799242B1 (ko)
KR (2) KR100441582B1 (ko)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6963524B2 (en) * 2001-01-25 2005-11-08 Dphi Acquisitions, Inc. System and method for controlling interrupts in a control system for an optical disc drive
US7522480B2 (en) 2001-01-25 2009-04-21 Dphi Acquisitions, Inc. Digital tracking servo system with multi-track seek with an acceleration clamp
US6738861B2 (en) * 2001-09-20 2004-05-18 Intel Corporation System and method for managing data in memory for reducing power consumption
US20030067847A1 (en) * 2001-10-05 2003-04-10 Silvester Kelan C. Reducing power consumption of rotating disk storage devices
JP2004280558A (ja) * 2003-03-17 2004-10-07 Ricoh Co Ltd インタフェース回路及びインタフェース回路を有する光ディスク装置
JPWO2004109665A1 (ja) * 2003-06-03 2006-07-20 松下電器産業株式会社 記録再生装置、記録再生方法、記録再生システム、そのプログラム、および記録媒体
JP2005056466A (ja) * 2003-08-08 2005-03-03 Hitachi Ltd 光ディスク装置
JP4426888B2 (ja) * 2004-03-30 2010-03-03 パイオニア株式会社 制御装置、電子機器及び信号処理装置
JP2006024312A (ja) * 2004-07-09 2006-01-26 Funai Electric Co Ltd ディスク再生装置
TWI310178B (en) * 2004-09-22 2009-05-21 Teac Corp Data recording regeneration system
KR100608373B1 (ko) * 2004-12-28 2006-08-08 주식회사 하이닉스반도체 메모리 장치의 내부전압 제어 방법
CN1920749B (zh) * 2005-08-23 2010-05-05 鸿富锦精密工业（深圳）有限公司 节电电子装置及其节电方法
US8154960B2 (en) * 2006-11-01 2012-04-10 Mediatek Inc. Power saving method and system applied in optical disk drive
US9128708B2 (en) 2006-11-01 2015-09-08 Mediatek Inc. Power saving method and system applied in optical disk drive
US20090198952A1 (en) * 2008-02-04 2009-08-06 Apple Inc Memory Mapping Architecture
US8200999B2 (en) * 2008-08-11 2012-06-12 International Business Machines Corporation Selective power reduction of memory hardware
JP2012178194A (ja) * 2011-02-25 2012-09-13 Renesas Electronics Corp 不揮発性半導体記憶装置
US9400545B2 (en) 2011-12-22 2016-07-26 Intel Corporation Method, apparatus, and system for energy efficiency and energy conservation including autonomous hardware-based deep power down in devices
JP6652555B2 (ja) * 2014-10-15 2020-02-26 ルーメンタム オペレーションズ エルエルシーＬｕｍｅｎｔｕｍ Ｏｐｅｒａｔｉｏｎｓ ＬＬＣ レーザシステム、及び、レーザシステムの出力パワーを調整する方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59119579A (ja) * 1982-12-27 1984-07-10 Toshiba Corp デイスクレコ−ド再生装置
JP2713916B2 (ja) 1987-09-02 1998-02-16 株式会社日立製作所 半導体集積回路
US5313428A (en) * 1987-11-12 1994-05-17 Sharp Kabushiki Kaisha Field memory self-refreshing device utilizing a refresh clock signal selected from two separate clock signals
JP2527263B2 (ja) 1990-08-23 1996-08-21 株式会社ピーエフユー 位相同期回路
JPH04167268A (ja) 1990-10-30 1992-06-15 Canon Inc 情報記録再生装置
JPH0511874A (ja) 1991-07-03 1993-01-22 Sanyo Electric Co Ltd 情報処理装置
JPH0554518A (ja) 1991-08-23 1993-03-05 Sony Corp 光デイスク記録装置
US5365487A (en) * 1992-03-24 1994-11-15 Texas Instruments Incorporated DRAM power management with self-refresh
JP3220960B2 (ja) * 1992-04-24 2001-10-22 ソニー株式会社 情報記録装置
JPH06259935A (ja) 1993-03-08 1994-09-16 Sharp Corp 情報記録再生装置
JPH07182857A (ja) * 1993-12-24 1995-07-21 Toshiba Corp マイコンシステム
KR960009973B1 (ko) 1994-03-31 1996-07-25 금성일렉트론 주식회사 피엘엘(pll) 회로
JP2986048B2 (ja) * 1994-04-26 1999-12-06 インターナショナル・ビジネス・マシーンズ・コーポレイション コンピュータ・システムに装着可能な拡張デバイス、拡張デバイスの制御方法及び拡張デバイスを有するコンピュータ・システムの制御方法
KR0132828B1 (ko) * 1994-07-26 1998-04-18 김광호 컴팩트디스크플레이어의 예약프로그램의 재생방법 및 이에 적합한 장치
KR960024774U (ko) * 1994-12-31 1996-07-22 재생시간 단축기능을 가진 컴팩트 디스크 플레이어
JPH08255409A (ja) 1995-03-20 1996-10-01 Fujitsu Ltd ディスク装置
US5687382A (en) * 1995-06-07 1997-11-11 Hitachi America, Ltd. High speed, reduced power memory system implemented according to access frequency
US5940352A (en) * 1996-10-08 1999-08-17 Nippon Columbia Co. Ltd. Record medium device for recording and reproducing time codes synchronized with input/reproduction signals into and from record medium having UTOC area, and record medium having UTOC area
US6216233B1 (en) * 1997-02-12 2001-04-10 Intel Corporation Maintaining a memory while in a power management mode
US5815043A (en) * 1997-02-13 1998-09-29 Apple Computer, Inc. Frequency controlled ring oscillator having by passable stages
JP3292865B2 (ja) 1997-09-04 2002-06-17 独立行政法人産業技術総合研究所 高濃度溶液からの球状アルミノケイ酸塩の合成法
JP3861417B2 (ja) * 1997-11-28 2006-12-20 ヤマハ株式会社 光ディスク再生システム
JP3679926B2 (ja) * 1998-05-22 2005-08-03 株式会社東芝 光ディスク再生装置、情報読出方法

Also Published As

Publication number Publication date
KR100441582B1 (ko) 2004-07-23
US7047353B2 (en) 2006-05-16
US6799242B1 (en) 2004-09-28
US20050018568A1 (en) 2005-01-27
KR20000062753A (ko) 2000-10-25
KR20040026146A (ko) 2004-03-27

Similar Documents

Publication Publication Date Title
KR100457205B1 (ko) 슬립 모드를 갖는 광 디스크 재생 장치의 제어 장치
US5822288A (en) Power saving method and apparatus for intermittently reading reproduction apparatus
JP3591028B2 (ja) 再生装置、再生方法
EP1028415B1 (en) Rotation servo circuit in disk player
TW535145B (en) Controlling device
KR100260794B1 (ko) 디스크 데이타 재생 장치 및 신호 처리 회로
JP4272227B2 (ja) メモリおよび制御装置
US6430127B1 (en) Disk player for performing data reproduction recorded on a disk
JP3588267B2 (ja) リフレッシュ回路及びそれを用いた光ディスク再生装置の制御回路
JP2001216647A (ja) 制御装置
US20040174786A1 (en) Information processing apparatus and information processing method
JPH10269150A (ja) メモリ初期化方法
JP4488962B2 (ja) 光ディスク再生装置の制御回路
KR100280247B1 (ko) 데이터 신호 재생 방법 및 장치
JP2000348433A (ja) 光ディスク再生装置の制御回路
JP2004095036A (ja) 光ディスク再生装置及びその制御方法
JP3594525B2 (ja) データ記録装置およびその制御回路
JP2000276830A (ja) 光ディスク再生装置の制御回路
JPH11232774A (ja) 再生装置
KR19990040763A (ko) 결함영역을 가진 기록매체 억세스 방법 및 그 장치
KR100904431B1 (ko) 기록매체의 데이터 재생장치 및 재생방법
JP2001216646A (ja) データ記録装置
JPH06309796A (ja) ディジタル情報再生装置
JPH086842A (ja) 情報記録再生装置におけるバッファメモリ
JP2005025938A (ja) 制御装置

Legal Events

Date Code Title Description
A107 Divisional application of patent
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20081024

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee