JP3588267B2

JP3588267B2 - リフレッシュ回路及びそれを用いた光ディスク再生装置の制御回路

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Publication number: JP3588267B2
Application number: JP05874499A
Authority: JP
Inventors: 廣之津田; 貴之鈴木
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1999-03-05
Filing date: 1999-03-05
Publication date: 2004-11-10
Anticipated expiration: 2019-03-05
Also published as: JP2000260179A

Description

【０００１】
【発明の属する技術分野】
本発明は、電源を切らないままで処理動作を一時的に停止し消費電力を低減させる、いわゆるスリープモードを有する情報処理装置のスリープモード時消費電力の低減に関する。特に、所定のデータをダイナミックＲＡＭ（ＤｙｎａｍｉｃＲａｎｄｏｍＡｃｃｅｓｓＭｅｍｏｒｙ）に格納した状態でスリープモードに移行する、ＣＤ（ＣｏｍｐａｃｔＤｉｓｃ）やＤＶＤ（ＤｉｇｉｔａｌＶｉｄｅｏＤｉｓｃ）等の記録媒体からデータを読み出す光ディスク再生装置のスリープモード時消費電力の低減に関する。
【０００２】
【従来の技術】
デジタルオーディオに用いられるＣＤをデジタルデータの読み出し専用メモリ（ＲＯＭ）として活用するＣＤ−ＲＯＭシステムを搭載したパーソナルコンピュータにおいて、スリープモードを有するものが実用化されている。スリープモードとは、電源を切らないままで情報処理動作を停止し、スリープモード時の消費電力を低減し、例えば携帯型パーソナルコンピュータにおいては、バッテリーの持続時間を延長する機能である。
図６は従来の光ディスク再生装置の構成を示すブロック図である。
【０００３】
ピックアップ部１は、ディスク２に照射される光の反射光を受け、その光の強弱を電圧値の変化として取り出す。ピックアップ制御部３は、ピックアップ部１がディスク２に記憶されたデータを正しい順序で読み出すことができるように、ディスク２に対するＣＤピックアップ部１の読みとり位置を制御する。ディスク２の再生では、ピックアップ部１で読みとられるトラックの線速度を一定に保つようにするため、ピックアップ制御部３によるピックアップ部１の位置制御に合わせて、ディスク２を所定の速度で回転駆動するようにサーボ制御が行われる。
【０００４】
アナログ信号処理部４は、ピックアップ部１から出力される電圧値の変化を読みとり、５８８ビットを１フレームとするＥＦＭ（ＥｉｇｈｔｔｏＦｏｕｒｔｅｅｎＭｏｄｕｌａｔｉｏｎ）信号を生成する。デジタル信号処理部５はアナログ信号処理部４から入力されるＥＦＭ信号に対してＥＦＭ復調を施す。ＣＤ−ＲＯＭデコーダ６は、デジタル信号処理部５から入力される復調されたＣＤ−ＲＯＭデータに対して、読みとりエラーを検出して誤り訂正を行い、処理が完了したＣＤ−ＲＯＭデータをホストコンピュータへ出力する。
【０００５】
バッファＲＡＭ７は、ＣＤ−ＲＯＭデコーダ６に接続され、デジタル信号処理部５からＣＤ−ＲＯＭデコーダ６に入力されるＣＤ−ＲＯＭデータを１ブロック単位で一時的に記憶する。誤り訂正は１ブロック分のデータに対して行われるためＣＤ−ＲＯＭデコーダ６での処理には少なくとも１ブロック分のＣＤ−ＲＯＭデータが必要となる。ＣＤ−ＲＯＭデータの読み出しは逐次行われていくので、それぞれの処理で必要な１ブロック分のＣＤ−ＲＯＭデータをバッファＲＡＭ７が記憶する。制御マイコン８は、ＲＯＭ及びＲＡＭを内蔵したいわゆるワンチップマイコンで構成され、ＲＯＭに記憶された制御プログラムに従ってＣＤ−ＲＯＭデコーダ６の動作を制御する。同時に、制御マイコン８は、ホストコンピュータから入力されるコマンドデータあるいはデジタル信号処理部５から入力されるサブコードデータをいったん内蔵のＲＡＭに記憶する。これにより制御マイコン８はホストコンピュータからの指示に応答して各部の動作を制御し、ＣＤ−ＲＯＭデコーダ６からホストコンピュータへ所望のＣＤ−ＲＯＭデータを出力させる。
【０００６】
また、ディスク２には、どの位置にどのようなデータが記憶されているかを示すインデックス情報等を含むＴＯＣ（ＴａｂｌｅｏｆＣｏｎｔｅｎｔｓ）も記憶されている。このインデックス情報は光ディスク２をマウントすると直ちに読み出され、バッファＲＡＭ７の所定アドレスに記憶される。ＴＯＣに基づいてデータを検索し読み出すことで、効率よくＣＤ−ＲＯＭデータを読み出すことができる。
【０００７】
図７はＣＤ−ＲＯＭデコーダ６とバッファＲＡＭ７をより詳細に示したブロック図である。ＣＤ−ＲＯＭデコーダ６は入力インターフェイス１１、エラー検出訂正回路１２、ホストインターフェイス１３、メモリ制御部１４、基準クロック作成回路２０、リフレッシュ信号作成回路２４を有し、バッファＲＡＭ７に接続されている。
【０００８】
入力インターフェイス１１は、デジタル信号処理された所定のフォーマットのＣＤ−ＲＯＭデータが入力され、ディスクランブル処理を施して、メモリ制御部１４の制御に従ってバッファＲＡＭ７に出力する。エラー検出訂正回路１２は、バッファＲＡＭ７に記憶された１ブロック分のＣＤ−ＲＯＭデータを読み出し、ＣＤ−ＲＯＭデータに含まれる誤りを検出し、検出した誤りを訂正する。訂正処理の結果、内容が変更されたデータについては、メモリ制御部１４の制御に従ってバッファＲＡＭ７の内容を書き換える。ホストインターフェイス１３は、ＣＤ−ＲＯＭデータを受けるホストコンピュータとのインターフェイスであり、バッファＲＡＭ７に記憶されたデータをホストコンピュータに出力する。また、ホストコンピュータから送られてくる各種の制御コマンドを受け取り、ＣＤ−ＲＯＭシステムを制御する制御マイコン８に供給する。メモリ制御部１４は、入力インターフェイス１１、エラー検出訂正回路１２、ホストインターフェイス１３に接続され、各部１１、１２、１３とバッファＲＡＭ７との間でＣＤ−ＲＯＭデータの受け渡しを制御する。各部１１、１２、１３では、異なるブロックのデータに関して並列して処理が行われており、各部１１、１２、１３の動作状況に合わせて、その内の一つからバッファＲＡＭ７へのアクセスを許可する。
【０００９】
また、メモリ制御部１４は、バッファＲＡＭ７へアクセスする際にＲＡＳ（Ｒｏｗａｄｄｒｅｓｓｓｔｒｏｂｅ）や、ＣＡＳ（Ｃｏｌｕｍｎａｄｄｒｅｓｓｓｔｒｏｂｅ）を出力し、バッファＲＡＭ７がリフレッシュされる。
【００１０】
各部１１、１２、１３は、所定の基準クロックに同期して動作する。基準クロック作成回路２０は、クリスタル発振子２１、インバータ２２、位相固定ループ（ＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ；ＰＬＬ）回路２３を有する。クリスタル発振子２１及びインバータ２２が発生するリファレンスクロックを、ＰＬＬ回路２３がデューティ比制御や、周波数変換を行って基準クロックとして各部１１、１２、１３及びリフレッシュ信号作成回路２４に出力する。
【００１１】
【発明が解決しようとする課題】
近年の携帯用パーソナルコンピュータは、情報処理動作を一時的に停止するスリープモードを有しているものが主流であるが、ＣＤ−ＲＯＭのインデックスデータなどを含むＴＯＣのような一部のデータはスリープモード時にも記憶し続けておく必要がある。ＴＯＣが消えると、スリープモードから回復して、ＣＤ−ＲＯＭからデータを読み出そうとした際、もう一度ＴＯＣを読み込まねばならず、ＣＤ−ＲＯＭをマウントし直すのと同様の処理が必要となり、データの読み出しに時間を要するためである。
【００１２】
ところがＤＲＡＭであるバッファＲＡＭ７は、記憶情報を保持し続けるために５１２サイクル／８ｍ秒や、２５６サイクル／８ｍ秒などの所定周期でリフレッシュし続ける必要がある。スリープモード時には、リフレッシュ信号作成回路２４は、ＰＬＬ回路２３より出力される基準クロックを元にしてバッファＲＡＭ７をリフレッシュするためのＲＡＳと、ＣＡＳのリフレッシュ信号を生成して、バッファＲＡＭ７に出力する。
【００１３】
このため、スリープモード時においても基準クロック作成回路２０を停止することができない。基準クロック作成回路２０は、クリスタル発振子２１を振動させて動作するため、大きな電力を消費するので、スリープモードになっても十分に消費電力を低減する事ができなかった。
【００１４】
そこで本発明は、スリープモードの消費電力を低減した基準クロック作成回路を提供し、また、スリープモードにおいてバッファＲＡＭの内容を保持しつつ消費電力を低減した光ディスク再生装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】
本発明は上記目的を達成するためになされ、所定周波数のリファレンスクロックを出力する発振子と、これを元に所定の周波数の基準クロックを出力する位相固定ループとを有する基準クロック作成回路と、基準クロックを元にダイナミックＲＡＭのリフレッシュ信号を生成するリフレッシュ信号生成回路とを有するリフレッシュ回路において、電源を切らない状態で一時的に処理を停止するスリープモード時に停止信号を生成する停止信号作成回路を有し、基準クロック作成回路は発振子は停止信号が生成されている間は発振を停止し、スリープモード時にダイナミックＲＡＭが必要とする周期のスリープ時クロックを生成し、スリープモード時にリフレッシュ信号生成回路は、スリープ時クロックに従ってダイナミックＲＡＭのリフレッシュ信号を生成するリフレッシュ回路である。
【００１６】
また、位相固定ループは、リファレンスクロックが入力されない間は自励発振を行うように構成されており、基準クロック作成回路は、停止信号が入力されている間、位相固定ループの自励発振周波数を変換してスリープ時クロックを生成する周波数変換回路を更に有するか、もしくは、位相固定ループには停止信号が入力され、位相固定ループは停止信号が入力されている間スリープ時クロックを発振する。
【００１７】
また、光ディスクのインデックス情報を記憶するバッファＲＡＭと、バッファＲＡＭをリフレッシュする上記のリフレッシュ回路と、スリープモードに移行する時スリープコマンドが入力され、スリープモードが終了するときスリープ終了コマンドが入力されるホストインターフェイスとを有する光ディスク再生装置において、スリープコマンドに応じて停止信号が生成され、スリープ終了コマンドに応じて停止信号が停止する光ディスク再生装置である。
【００１８】
さらに、光ディスク再生装置は、バッファＲＡＭへの書き込み、読み出しを制御するメモリ制御部と、光ディスクから読み出した所定のフォーマットのデータが入力され、メモリ制御部の制御に従ってバッファＲＡＭ７に出力する入力インターフェイスと、バッファＲＡＭ７に記憶された光ディスクデータを読み出し、データに含まれる誤りを検出し、検出した誤りを訂正するエラー検出訂正回路と、
入力インターフェイス、エラー検出訂正回路、ホストインターフェイスを制御する制御マイコンとを更に備え、停止信号作成回路は、制御マイコンであって、メモリ制御部、入力インターフェイス、エラー検出訂正回路、ホストインターフェイスは基準クロックに基づいて動作し、基準クロック作成回路は停止信号に応じて、メモリ制御部、入力インターフェイス、エラー検出訂正回路、ホストインターフェイスへの基準クロック出力を停止する。
【００１９】
【発明の実施の形態】
図１は本発明のリフレッシュ回路の第１の実施形態を示すブロック図である。クリスタル発振子２１はＮＡＮＤゲート３１と共にリファレンスクロックを発振し、リファレンスクロックは、ＰＬＬ回路３２に入力される。ＰＬＬ回路３２はリファレンスクロックのデューティ比変換等を行って基準クロックを生成し、ＮＡＮＤゲート２８を介してメモリ制御回路２５に出力する。メモリ制御回路２５はＤＲＡＭ２６に接続され、ＤＲＡＭ２６に対する書き込み、読み出しを制御する回路である。メモリ制御回路２５はＤＲＡＭ２６にアクセスする際にＲＡＳ、ＣＡＳ信号を出力するので、その都度ＤＲＡＭ２６がリフレッシュされる。
【００２０】
ＰＬＬ回路３２の出力周波数Ｆ_ＰＬＬは、リファレンスクロックの周波数Ｆ_ＲＦに対して図２に示すように変化する。リファレンスクロックの周波数Ｆ_ＲＦが一定範囲にある間はほぼ線形に追随して出力するが、Ｆ_ＲＦが一定値以下になると、Ｆ_ＰＬＬは最低周波数Ｆ_ｍｉｎの自励発振を行う。
【００２１】
外部からのスリープコマンドが停止信号作成回路２７に入力されると、停止信号作成回路２７は、ロウレベルの停止信号を出力する。
【００２２】
停止信号はＮＡＮＤゲート３１に入力され、クリスタル発振子２１の発振を停止する。リファレンスクロックが停止することは、いわば０Ｈｚのリファレンスクロックが入力されていることと等価であり、ＰＬＬ回路３２は最低周波数Ｆ_ｍｉｎで自励発振し始める。最低周波数の値は動作時の温度環境や製造ばらつき等によって大きく変動するが、本実施形態においては、おおむね６０ＭＨｚ〜９０ＭＨｚである。
【００２３】
また、停止信号はＮＡＮＤゲート２８に入力され、メモリ制御回路２５に対する基準クロックの入力を停止する。基準クロックの入力が停止したメモリ制御回路２５は動作を停止する。
【００２４】
停止信号は周波数変換回路３３にも入力される。周波数変換回路３３はＰＬＬ回路３２から出力されるクロックの周波数を変換する回路で、停止信号が入力されている間だけ動作する。従って周波数変換回路３３はスリープモードの間ＰＬＬ回路３２の最低周波数Ｆ_ｍｉｎを周波数変換した出力をスリープ時クロックとして出力する。リフレッシュ信号生成回路２４は、スリープモードの間、スリープ時クロックを基準にしてバッファＲＡＭ７をリフレッシュするＲＡＳ、ＣＡＳ信号を出力する。
【００２５】
周波数変換回路３３は、ＰＬＬ回路３２の最低周波数をバッファＲＡＭ７が必要とする周波数のスリープ時クロックに変換する。例えばバッファＲＡＭ７が最低５１２サイクル／８ｍ秒でリフレッシュする必要があるときは、
｛８（ｍｓ）／５１２サイクル｝×Ｆ_ｍｉｎ
の値でＰＬＬ回路３２の最低周波数Ｆ_ｍｉｎを分周すれば、バッファＲＡＭ７を確実にリフレッシュできる。今、Ｆ_ｍｉｎの最低値が６０ＭＨｚであれば、ＰＬＬ回路３２の出力を９７５分周すればよく、バッファＲＡＭ７が２５６サイクル／８ｍ秒でリフレッシュする必要があるときは、１９５０分周すればよいことになる。なお、ＤＲＡＭのリフレッシュはこれよりも速く行っても問題は生じないが、速い周期でリフレッシュを行うと消費電力が増大するので、上記分周の値に近い値で分周することが望ましい。
【００２６】
また、自励発振の周波数は動作環境の変動によって必ずしも安定しない。しかし、ＤＲＡＭのリフレッシュは、８ｍ秒の間に例えば２５６サイクルのリフレッシュがあればよく、安定した周期でリフレッシュする必要はない。そこで、最低周波数Ｆ_ｍｉｎの最低値（本実施形態においては６０ＭＨｚ）を基準にして、何分周するかを決定しておけば、温度変化や製造ばらつきによってＰＬＬ回路３２の最低周波数が変動しても、その変動はより早い周期でバッファＲＡＭ７をリフレッシュする方向に変動するため、リフレッシュ動作に問題は生じない。
【００２７】
従って、本実施形態のリフレッシュ回路は、スリープコマンドが入力されるとクリスタル発振子２１を停止し、ＰＬＬ回路３２の自励発振を用いてスリープ時クロックを生成し、ＤＲＡＭ２６をリフレッシュするので、スリープモード時の消費電力が小さい。
【００２８】
スリープモードを終了し、通常の動作に復帰するための復帰コマンドが停止信号作成回路２７に入力されると、停止信号作成回路２７はハイレベルの出力を行う。これによって、クリスタル発振子２１がリファレンスクロックを発振し始め、各部が動作を再開して通常モードとなる。
【００２９】
図３（ａ）は本発明のリフレッシュ回路の第２の実施形態を示すブロック図である。図１の第１の実施形態とは、ＰＬＬ回路３４に停止信号が入力され、周波数変換回路３３がない点が異なっている。
【００３０】
スリープコマンドによって停止信号作成回路２７が停止信号を生成し、クリスタル発振子２１が停止し、メモリ制御回路２５へのクロックの出力が停止する。
【００３１】
本実施形態のＰＬＬ回路３４は停止信号が入力されるとＤＲＡＭ２６をリフレッシュする周波数のスリープ時クロックの発振を行うように切り替わるように構成されており、例えば図３（ｂ）に示すブロック図の構成である。位相比較器４１（ＰｈａｓｅＤｅｔｅｃｔｏｒ）、チャージポンプ４２（ＣｈａｒｇｅＰｕｍｐ）、ローパスフィルタ４３（ＬｏｗＰａｔｈＦｉｌｔｅｒ）、電圧制御発振器４４（ＶｏｌｔａｇｅＣｏｎｔｒｏｌｌｅｄＯｓｃｉｌｌａｔｏｒ；ＶＣＯ）、分周器４５が形成するループによって発振を行う。位相比較器ＰＤは二つの入力端子に入力される波形の位相を比較し、位相差に応じて出力電圧を変動させる。ＶＣＯは入力される電圧によって発信周波数が変動する。以上の構成は一般的なＰＬＬ回路の構造である。本実施形態のＰＬＬ回路３４に特徴的な構成は、停止信号が入力されると導通となるスイッチ４６を介してＶＣＯ４４の入力側に接続された電源４７を有する点である。
【００３２】
停止信号が生成され、クリスタル発振子２１からのリファレンスクロックが位相比較器４１に入力されなくなると、位相比較器４１の出力は０Ｖになるので、ＶＣＯ４４の出力周波数は電源４７によって決定される。電源４７はＶＣＯ４４に電圧Ｖ_{ｓｌｅｅｐ}を出力する。電圧Ｖ_{ｓｌｅｅｐ}はＶＣＯ４４の出力、即ちＰＬＬ回路３４の出力が、ＤＲＡＭ２６のリフレッシュ周期、即ち５１２サイクル／８ｍ秒や、２５６サイクル／８ｍ秒となるような電圧である。上述のように、より速い周期でリフレッシュを行っても動作上問題は生じないが、速い周期でリフレッシュすると消費電力の増大につながる。
【００３３】
従って、本実施形態のリフレッシュ回路は、スリープコマンドが入力されるとクリスタル発振子２１を停止し、ＰＬＬ回路３２のみでスリープ時クロックを生成し、ＤＲＡＭ２６をリフレッシュするので、スリープモード時の消費電力が小さい。
【００３４】
図４は本発明の光ディスク再生装置としての第３の実施形態を示すブロック図である。本実施形態は、図６の光ディスク再生装置の一部である。入力インターフェイス１１、エラー検出訂正回路１２、ホストインターフェイス１３、メモリ制御回路１４、基準クロック作成回路２０、リフレッシュ信号作成回路２４を有し、バッファＲＡＭ７に接続されている。
【００３５】
基準クロック作成回路３０は、クリスタル発振子２１、ＮＡＮＤゲート３１、ＰＬＬ（ＰｈａｓｅＬｏｃｋｅｄＬｏｏｐ）回路３２、周波数変換回路３３を有する。クリスタル発振子２１とＮＡＮＤゲート３１が発生するリファレンスクロックを、ＰＬＬ回路３２がデューティ比変換、周波数変換して基準クロックとして各部１１、１２、１３及びリフレッシュ信号作成回路２４に出力する。各部１１、１２、１３とＰＬＬ回路との間にはそれぞれＮＡＮＤゲート３４、３５、３６がある。
【００３６】
入力インターフェイス１１、エラー検出訂正回路１２、ホストインターフェイス１３、メモリ制御回路１４、リフレッシュ信号作成回路２４及び回路の通常時の動作に関しては従来と同様であるので説明を省略する。
【００３７】
ホストコンピュータからスリープモードに入るためのスリープコマンドがホストインターフェイス１３に入力されると、スリープコマンドは制御マイコン８に転送される。制御マイコン８は停止信号を生成し、ピックアップ１、ピックアップ制御部３、アナログ信号処理回路４、デジタル信号処理回路５の動作を停止させると共に基準クロック作成回路３０に停止信号を出力する。制御マイコン８はスリープ終了コマンドが入力され、スリープモードが解除されるまで停止信号を出力し続ける。制御マイコン８は第１、第２の実施形態の停止信号作成回路に該当する。
【００３８】
第１、第２の実施形態と同様、停止信号はＮＡＮＤゲート３１に入力され、クリスタル発振子２１の発振を停止し、リファレンスクロックの出力のＰＬＬ回路３２に対する供給を停止する。
【００３９】
第１の実施形態と同様、ＰＬＬ回路３２の出力は、クリスタル発振子２１からの信号が停止すると、最低周波数Ｆ_ｍｉｎまで低下して安定し、自励発振するようになっている。ＶＣＯの最低周波数は、第１の実施形態と同様、おおむね６０ＭＨｚ〜９０ＭＨｚ程度である。
【００４０】
周波数変換回路３３は停止信号が入力されている間動作し、ＰＬＬ回路３２の最低周波数Ｆ_ｍｉｎを周波数変換し、スリープ時クロックを生成する。リフレッシュ信号生成回路２４はスリープ時クロックに従ってバッファＲＡＭ７をリフレッシュするためのＲＡＳ、ＣＡＳ信号を発信し、バッファＲＡＭ７をスリープモードの間リフレッシュし続ける。
【００４１】
停止信号は、入力インターフェイス１１、エラー検出訂正回路１２、ホストインターフェイス１３とＰＬＬ回路３２との間にそれぞれ設けられたＮＡＮＤゲート３４、３５、３６にも入力される。これによって入力インターフェイス１１、エラー検出訂正回路１２、ホストインターフェイス１３に対する基準クロックの供給が停止するので、各部１１、１２、１３の動作が停止する。
【００４２】
本実施形態の光ディスク再生装置の制御回路は、スリープコマンドが入力されると、クリスタル発振子２１を停止し、ＰＬＬ回路３２の定常発信Ｆ_ｍｉｎを用いてスリープ時クロックを生成し、バッファＲＡＭ７をリフレッシュするので、スリープモード時の消費電力が小さい。
【００４３】
スリープモードから復帰するときは、復帰コマンドがホストインターフェイス１３を介して制御マイコン８に入力され、制御マイコンは停止信号の出力を停止する。これによってリファレンスクロックの発振が再開される。周波数変換回路３３は動作を停止し、ＰＬＬ回路３２から各部１１、１２、１３へ基準クロックが供給され、各部の動作が通常動作にもどる。
【００４４】
図５は本発明の光ディスク再生装置としての第４の実施形態を示すブロック図である。本実施形態は、図６の光ディスク再生装置の一部である。第３の実施形態（図４）が第１の実施形態（図１）のクロック作成回路を用いた光ディスク再生装置であるのに対し、本実施形態は第２の実施形態（図３）のクロック作成回路を用いた光ディスク再生装置である。第４の実施形態と重複する説明に関してはこれを省略する。
【００４５】
基準クロック作成回路３０は、クリスタル発振子２１、ＮＡＮＤゲート３１、ＰＬＬ回路３４を有する。クリスタル発振子２１とＮＡＮＤゲート３１が発生するリファレンスクロックを、ＰＬＬ回路３２がデューティ比変換、周波数変換して基準クロックとしてＮＡＮＤゲート３４、３５、３６を介して各部１１、１２、１３及びリフレッシュ信号作成回路２４に出力する。
【００４６】
ホストコンピュータからスリープモードに入るためのスリープコマンドがホストインターフェイス１３に入力され、制御マイコン８が生成する停止信号はＮＡＮＤゲート３１に入力され、クリスタル発振子２１の発振を停止し、リファレンスクロックのＰＬＬ回路３２に対する供給を停止する。
【００４７】
第２の実施形態と同様、ＰＬＬ回路３２は例えば図３（ｂ）に示した構成で、停止信号が入力されるとスリープ時クロックを発振する。リフレッシュ信号生成回路２４はスリープ時クロックに従ってバッファＲＡＭ７をリフレッシュするためのＲＡＳ、ＣＡＳ信号を発信し、バッファＲＡＭ７をスリープモードの間リフレッシュし続ける。
【００４８】
本実施形態の光ディスク再生装置の制御回路は、スリープコマンドが入力されると、クリスタル発振子２１を停止し、ＰＬＬ回路３２がスリープ時クロックを生成し、バッファＲＡＭ７をリフレッシュするので、スリープモード時の消費電力が小さい。
【００４９】
上記実施形態は光ディスク再生装置のスリープモードについて説明したが、本発明はこれにとらわれるものではなく、何らかのデータを記憶したダイナミックＲＡＭをスリープもしくは待機状態にしておくとき、そのデータを記憶させておく必要がある際に用いて有用である。
【００５０】
【発明の効果】
以上に説明したように、本発明はスリープモード時に発振子が発振を停止するので、スリープモードの消費電力が大幅に低減される。また、ＰＬＬ回路がスリープ時クロックを生成するので、ＤＲＡＭ（バッファＲＡＭ）の内容は保持される。
【００５１】
また、請求項４に記載の発明によれば、光ディスクのインデックス情報を記憶するバッファＲＡＭの記憶が保持されるので、スリープモードが終了した際にあらためてインデックス情報を読み直す必要がない。
【００５２】
また、請求項５に記載の発明によれば、基準クロック作成回路は停止信号に応じて、メモリ制御部、入力インターフェイス、エラー検出訂正回路、ホストインターフェイスへの基準クロック出力を停止するので、各部をスリープモード時に停止できるので、スリープモード時の消費電力を更に低減することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態にかかるクロック作成回路のブロック図である。
【図２】本発明の第１及び第３の実施形態に用いるＰＬＬ回路の特性を示す図である。
【図３】本発明の第２の実施形態にかかるクロック作成回路のブロック図と、第２及び第４の実施形態に用いるＰＬＬ回路のブロック図である。
【図４】本発明の第３の実施形態にかかる光ディスク再生装置のブロック図である。
【図５】本発明の第４の実施形態にかかる光ディスク再生装置のブロック図である。
【図６】光ディスク再生装置のブロック図である。
【図７】従来の光ディスク再生装置のブロック図である。
【符号の説明】
６ＣＤ−ＲＯＭデコーダ、７バッファＲＡＭ、２０基準クロック作成回路
２４リフレッシュ信号作成回路、３２ＰＬＬ回路、３３周波数変換回路
３４ＰＬＬ回路

Claims

所定周波数のリファレンスクロックを出力する発振子と、該リファレンスクロックを元に所定の周波数の基準クロックを出力する位相固定ループとを有する基準クロック作成回路と、
該基準クロックを元にダイナミックＲＡＭのリフレッシュ信号を生成するリフレッシュ信号生成回路とを有するリフレッシュ回路において、
前記発振子は電源を切らない状態で一時的に処理を停止するスリープモード時において発生する停止信号に応じて発振を停止し、
前記位相固定ループは、前記リファレンスクロックが入力されない間は自励発振を行うように構成されており、
前記基準クロック作成回路は前記スリープモード時に、該停止信号が入力されている間、前記位相固定ループの自励発振を用いて、前記ダイナミックＲＡＭが必要とする周期のスリープ時クロックを生成し、
スリープモード時に前記リフレッシュ信号生成回路は、前記スリープ時クロックに従ってダイナミックＲＡＭのリフレッシュ信号を生成することを特徴とするリフレッシュ回路。
前記基準クロック作成回路は、該停止信号が入力されている間、前記位相固定ループの自励発振を周波数変換してスリープ時クロックを生成する周波数変換回路を更に有することを特徴とする請求項１に記載のリフレッシュ回路。
前記位相固定ループには前記停止信号が入力され、
該位相固定ループは前記停止信号が入力されている間スリープ時クロックを発振することを特徴とする請求項１に記載のリフレッシュ回路。
前記位相固定ループは印加電圧によって発振周波数が変化する電圧制御発振器を有し、
該電圧制御発振器に前記停止信号に応じて所定電圧を印加する事によって、前記位相固定ループはスリープ時クロックを生成することを特徴とする請求項３に記載のリフレッシュ回路。
光ディスクのインデックス情報を記憶するバッファＲＡＭと、
該バッファＲＡＭをリフレッシュするリフレッシュ回路と、
スリープモードに移行する時スリープコマンドが入力され、スリープモードが終了するとき復帰コマンドが入力されるホストインターフェイスとを有する光ディスク再生装置において、
前記リフレッシュ回路は請求項１乃至請求項４のいずれかに記載のリフレッシュ回路であり、
前記スリープコマンドに応じて前記停止信号が生成され、復帰コマンドに応じて前記停止信号が停止することを特徴とする光ディスク再生装置の制御回路。
前記光ディスク再生装置の制御回路は、
前記バッファＲＡＭへの書き込み、読み出しを制御するメモリ制御部と、
光ディスクから読み出した所定のフォーマットのデータが入力され、前記メモリ制御部の制御に従って前記バッファＲＡＭ７に出力する入力インターフェイスと、
前記バッファＲＡＭ７に記憶された光ディスクデータを前記メモリ制御部の制御に従って読み出し、該データに含まれる誤りを検出し、検出した誤りを訂正するエラー検出訂正回路とを有することを特徴とする請求項５に記載の光ディスク再生装置の制御回路。