KR100447970B1 - Method of making metal wiring in semiconductor device - Google Patents
Method of making metal wiring in semiconductor device Download PDFInfo
- Publication number
- KR100447970B1 KR100447970B1 KR10-2001-0079828A KR20010079828A KR100447970B1 KR 100447970 B1 KR100447970 B1 KR 100447970B1 KR 20010079828 A KR20010079828 A KR 20010079828A KR 100447970 B1 KR100447970 B1 KR 100447970B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- metal wiring
- metal layer
- tungsten
- tungsten plug
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
- H01L21/76883—Post-treatment or after-treatment of the conductive material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/7684—Smoothing; Planarisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
본 발명은 반도체 소자의 금속 배선 형성 방법을 개시한다. 본 발명에 따르면, 상부금속배선을 2단 구조로 형성하되 각 단계에서 금속막과 감광막의 두께를 반으로 낮추어 사용함으로써 텅스텐 플러그와 상부금속배선간의 틀어짐 현상과 상기 상부금속배선의 선 끝 축소 현상을 방지한다. 또한, 상부금속배선이 텅스텐 플러그를 완전히 덮음으로써 접촉면적을 넓이고 이로 인해 RC 딜레이를 줄일 수 있다. 게다가, 상부금속배선과 텅스텐 플러그 사이의 접촉면적이 넓어서 RC 딜레이가 작기 때문에 텅스텐 플러그에서의 전하 축적이 없으며, 따라서, 후처리 세정공정에서 전하 축적에 의한 텅스텐의 부식을 방지할 수 있어 소자의 수율을 향상시킬 수 있다. 그리고, 금속막의 패터닝시 두께가 낮아 식각 공정에서 바이어스 파워 및 소오스 파워의 적용 범위를 확장할 수 있는 효과가 있다.The present invention discloses a method for forming metal wirings of a semiconductor device. According to the present invention, the upper metal wiring is formed in a two-stage structure, and at each step, the thickness of the metal film and the photosensitive film is lowered by half, so that the twist between the tungsten plug and the upper metal wiring and the reduction of the line end of the upper metal wiring are reduced. prevent. In addition, the upper metallization completely covers the tungsten plug, thus increasing the contact area and thereby reducing the RC delay. In addition, since the contact area between the upper metal wiring and the tungsten plug is large and the RC delay is small, there is no charge accumulation in the tungsten plug. Thus, corrosion of tungsten due to charge accumulation in the post-treatment cleaning process can be prevented, resulting in a high yield of devices. Can improve. In addition, the thickness of the metal layer may be low, so that the application range of the bias power and the source power may be extended in the etching process.
Description
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 보다 상세하게는, 텅스텐 플러그와 상부금속배선간의 틀어짐(Misalignment) 현상과 상부금속배선의 선 끝 축소(Line End Shortening) 현상 및 텅스텐 플러그의 부식 발생을 방지할 수 있는 반도체 소자의 금속 배선 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming metal wirings in a semiconductor device, and more particularly, misalignment between the tungsten plug and the upper metal wiring, line end shortening of the upper metal wiring, and corrosion of the tungsten plug. A metal wiring formation method of a semiconductor element which can prevent generation.
도 1a 내지 도 1f는 종래 기술에 따른 금속 배선 형성 방법을 설명하기 위한 제조 공정 단면도이다.1A to 1F are cross-sectional views of a manufacturing process for explaining a metal wiring forming method according to the prior art.
먼저, 도 1a에 도시된 바와 같이, 저유전상수 산화물(Low-K Oxide)(2)을 회전 도포(Spin Coating) 방식으로 하부금속배선(1) 상에 도포한다.First, as shown in FIG. 1A, a low dielectric constant oxide (Low-K Oxide) 2 is coated on the lower metal wiring 1 by a spin coating method.
여기서, 회전 도포 방식을 적용하면, 저유전상수 산화물(2)이 갖고 있는 점착성(Viscidity)으로 인해 하부의 각 금속 배선 위에 동일한 두께로 도포되지 않고 금속 배선의 넓이 또는 그 밀도에 따라 다르게 도포된다. 일반적으로, 금속 배선의 면적이 큰 경우는 면적이 작은 경우에 비해 두껍게 도포되고, 금속 배선의 밀도가 높은 지역이 낮은 지역에 비해 두껍게 도포된다.Here, when the rotary coating method is applied, the coating is applied differently according to the width or density of the metal wirings without applying the same thickness on the lower metal wirings because of the adhesion of the low dielectric constant oxide 2. In general, when the area of the metal wiring is large, it is applied thicker than when the area of the metal wiring is small, and the area where the density of the metal wiring is high is thicker than that of the low region.
다음, 화학적기계연마(Chemical Mechanical Polishing: CMP) 공정을 실시하여 상기 산화물(2)의 상부를 평탄화시킴과 동시에 하부금속배선(1) 위에 존재하는 전체 산화물의 두께(저유전상수 산화물의 두께)를 평탄화한다.Next, a chemical mechanical polishing (CMP) process is performed to planarize the upper portion of the oxide 2 and to planarize the thickness of the entire oxide (thickness of the low dielectric constant oxide) present on the lower metal interconnection 1. do.
다음으로, 전체 상부에 감광 물질(Photo Resist)을 도포한 후, 이를 노광 및 현상해서 비아홀(Via Hole) 형성 영역을 한정하는 감광막(3)을 형성한다.Next, after the photoresist is applied to the entire upper portion, the photoresist 3 is exposed and developed to form a photoresist film 3 defining a via hole formation region.
도 1b에 도시된 바와 같이, 플라즈마를 이용한 건식 식각(Dry Etching)을 실시하여 산화물(2)에 비아홀(4)을 만든다.As shown in FIG. 1B, dry etching using plasma is performed to form via holes 4 in the oxide 2.
일반적으로, 건식 식각에 의해 비아홀(4)을 만들 때, 웨이퍼(Wafer)의 모든 부위에서 산화물의 두께 오차(Variation)에 상관없이 비아홀이 완전히 뚫리는 것을 보장하기 위해 일정한 정도의 과도 식각(Over Etch)을 실시한다.In general, when making the via holes 4 by dry etching, a certain degree of over etching is required to ensure that the via holes are completely penetrated regardless of the oxide thickness variation in all parts of the wafer. Is carried out.
도 1c에 도시된 바와 같이, 비아홀(4)을 텅스텐(W)으로 채우기 전에 접착막(Glue Layer)/확산방지막(Barrier Layer)(5)을 PECVD(Plasma Enhanced Chemical Vapor Deposition) 방식으로 증착한다. 여기서, 접착막으로는 일반적으로 티타늄(Ti)을 사용하고, 확산방지막으로는 티타늄나이트라이드(TiN)를 사용한다.As shown in FIG. 1C, before the via hole 4 is filled with tungsten (W), a glue layer / barrier layer 5 is deposited by a plasma enhanced chemical vapor deposition (PECVD) method. Here, in general, titanium (Ti) is used as the adhesive film, and titanium nitride (TiN) is used as the diffusion barrier.
다음, PECVD 방식으로 텅스텐(W)(6)을 비아홀에 충진시킨다.Next, tungsten (W) 6 is filled in the via hole by PECVD.
이때, 화학적기상증착 방식을 이용하여 텅스텐(W)(6)을 충분히 두껍게 증착시키면, 그 증착 방식의 특성으로 인해 텅스텐(W) 층의 상부가 평탄화 된다.At this time, when the tungsten (W) 6 is deposited sufficiently thick by chemical vapor deposition, the top of the tungsten (W) layer is flattened due to the characteristics of the deposition method.
도 1d에 도시된 바와 같이, 화학적기계연마(CMP) 공정을 이용하여 비아홀이 아닌 영역에 존재하는 텅스텐(W)과 티타늄(Ti)/티타늄나이트라이드(TiN)를 제거한 단계이다.As shown in FIG. 1D, tungsten (W) and titanium (Ti) / titanium nitride (TiN) present in a non-via hole are removed using a chemical mechanical polishing (CMP) process.
이와 같이 공정을 진행하면 비아홀 내부에만 텅스텐(6)이 채워지게 된다. 즉, 텅스텐 플러그(Tungsten Plug)가 형성된다.In this way, the tungsten 6 is filled only in the via hole. That is, a tungsten plug is formed.
도 1e에 도시된 바와 같이, 도 1d의 구조물 위에 티타늄(Ti)/티타늄나이트라이드(TiN)(7a), 알루미늄(Al)(7b), 티타늄(Ti)/티타늄나이트라이드(TiN)(7c)의 구조로 금속층(7)을 형성한다.As shown in FIG. 1E, titanium (Ti) / titanium nitride (TiN) 7a, aluminum (Al) 7b, titanium (Ti) / titanium nitride (TiN) 7c on the structure of FIG. 1D. The metal layer 7 is formed in the structure of.
현재, 실리콘 디바이스 제조 공정에서는 금속층(7)으로 티타늄(Ti)/티타늄나이트라이드(TiN), 알루미늄(Al), 티타늄(Ti)/티타늄나이트라이드(TiN)의 구조를 채용하는 것이 보편화 되어 있는데, 알루미늄(Al)층(7b) 하부의 티타늄(Ti)층은 접착막(Glue Layer)의 역할을 담당하고 티타늄나이트라이드(TiN)층은 확산방지막의 역할을 수행한다.Currently, in the silicon device manufacturing process, it is common to adopt a structure of titanium (Ti) / titanium nitride (TiN), aluminum (Al), titanium (Ti) / titanium nitride (TiN) as the metal layer 7. The titanium (Ti) layer under the aluminum (Al) layer 7b serves as a glue layer and the titanium nitride (TiN) layer serves as a diffusion barrier.
알루미늄(Al) 층(7b)은 전기 신호를 주로 전달하는 도전층(Conduction Layer)의 역할을 담당하며, 그 상부의 티타늄(Ti)층은 하부와 마찬가지로 접착막의 역할을 담당한다. 그리고, 그 위의 티타늄나이트라이드(TiN)층은 감광 물질의 패터닝시 빛의 반사를 줄여 주는 반사 방지막(Anti-Reflective Coating: ARC)의 역할을 한다.도 1f에 도시된 바와 같이, Cl2 + BCl3 기체를 활성화시킨 플라즈마를 이용하여 금속층을 식각하고, 이를 통해, 상부금속배선(7′)을 형성한다.The aluminum (Al) layer 7b plays a role of a conduction layer that mainly transmits an electrical signal, and the upper titanium layer plays a role of an adhesive film as in the lower part. In addition, the titanium nitride (TiN) layer thereon serves as an anti-reflective coating (ARC) that reduces light reflection when patterning the photosensitive material. As shown in FIG. 1F, Cl 2 + BCl 3 The metal layer is etched using the plasma activated gas, thereby forming the upper metal wiring 7 '.
그러나, 상기 상부금속배선은 설계 상으로 그 하부의 텅스텐 플러그를 완전히 덮어야 하지만, 도 1f에 도시된 바와 같이, 실제적으로는 상부금속배선(7′)그 하부의 텅스텐 플러그(6)를 완전히 덮지 못하는 경우가 자주 발생한다.However, the upper metal wiring should completely cover the lower tungsten plug in design, but as shown in FIG. 1F, the upper metal wiring 7 'may not completely cover the tungsten plug 6 below it. Cases often occur.
즉, 금속 배선의 집적도가 높아질수록 금속 배선과 텅스텐 플러그 사이의 겹침 여유(Overlap Margin)이 작아지는데, 이렇게 겹침 여유가 충분하지 못한 상태에서 감광 물질에 대한 패터닝 과정에서 발생하는 틀어짐(Misalignment) 현상과 라인 에지 축소(Line edge shrinkage) 현상으로 인해 금속 배선이 하부의 텅스텐 플러그를 완전히 덮지 못하는 경우가 발생한다.In other words, as the degree of integration of the metal wiring increases, the overlap margin between the metal wiring and the tungsten plug becomes smaller. In this case, the misalignment phenomenon that occurs during the patterning process for the photosensitive material is insufficient. Line edge shrinkage can sometimes prevent metal wires from fully covering the underlying tungsten plugs.
그러므로, 상부금속배선과 텅스텐 플러그 사이의 접촉 면적이 작아지고, 그 결과 상부금속배선과 텅스텐 플러그 사이의 전기적인 접촉이 취약해질 뿐만 아니라, 고밀도 플라스마를 사용하므로 이들 이온이 축적(Charging)되는 바, 이로 인해, 텅스텐(W)의 전위가 증가되므로 후처리 세정공정에서 텅스텐 부식(corrosion)이 발생된다.Therefore, the contact area between the upper metal wiring and the tungsten plug becomes small, and as a result, the electrical contact between the upper metal wiring and the tungsten plug is not only weak, but also because these ions accumulate because of the use of high density plasma. As a result, the potential of tungsten (W) is increased so that tungsten corrosion occurs in the post-treatment cleaning process.
이와 같이, 텅스텐(W) 플러그의 축적에 의해 텅스텐이 부식되는 현상은 모든 텅스텐 플러그에서 발생되는 것이 아니라, 축적 데미지(Charging Damage)가 쉽게 일어나는 패턴에서만 국부적으로 발생된다. 그러나, 이러한 발생은 비아 프로파일 오픈(Via Profile Open) 및 RC 딜레이 증가를 가져옴으로 디바이스에 큰 영향을 주기 때문에 수율이 저하되는 문제를 발생한다.As such, the phenomenon in which tungsten is corroded by the accumulation of tungsten (W) plugs is not generated in all tungsten plugs, but only locally in a pattern in which charging damage occurs easily. However, this occurrence causes a problem in that the yield is lowered because it greatly affects the device by bringing the Via Profile Open and the RC delay increase.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로서, 상부금속배선을 2단 구조로 형성하되, 하단 금속막 및 감광 물질의 두께를 반으로 낮추어 사용함으로써 금속배선과 텅스텐 플러그의 틀어짐(Misalignment) 현상과 라인 에지 축소(Line edge shrinkage) 현상을 방지할 수 있는 반도체 소자의 금속 배선 형성 방법을 제공함에 그 목적이 있다.Therefore, the present invention has been made in order to solve the above problems, the upper metal wiring to form a two-stage structure, the lower metal film and the thickness of the photosensitive material by using the thickness of the half by misalignment of the metal wiring and tungsten plug (Misalignment) It is an object of the present invention to provide a method for forming a metal wiring of a semiconductor device capable of preventing the phenomenon and the line edge shrinkage phenomenon.
또한, 본 발명은 상부금속배선을 2단 구조로 형성하되, 하단 금속막 및 감광 물질의 두께를 반으로 낮추어 사용함으로써 금속배선과 텅스텐 플러그의 접촉면적을 넓이고 이로 인해 RC 딜레이를 줄일 수 있는 반도체 소자의 금속 배선 형성 방법을 제공함에 그 다른 목적이 있다.In addition, in the present invention, the upper metal wiring is formed in a two-stage structure, and the thickness of the lower metal film and the photosensitive material is reduced by half, thereby widening the contact area between the metal wiring and the tungsten plug and thereby reducing the RC delay. Another object is to provide a method for forming a metal wiring of an element.
게다가, 본 발명은 상부금속배선을 2단 구조로 형성하되, 하단 금속막 및 감광 물질의 두께를 반으로 낮추어 사용함으로써 금속배선과 텅스텐 플러그의 접촉면적을 넓혀 텅스텐 플러그에 전하 축적을 방지시켜, 후처리 세정공정시 텅스텐 플러그의 부식을 방지시킬 수 있는 반도체 소자의 금속 배선 형성 방법을 제공함에 그 또 다른 목적이 있다.In addition, the present invention forms the upper metal wiring in a two-stage structure, but by lowering the thickness of the lower metal film and the photosensitive material by half, the contact area between the metal wiring and the tungsten plug is widened to prevent charge accumulation on the tungsten plug. It is another object of the present invention to provide a method for forming a metal wiring of a semiconductor device capable of preventing corrosion of a tungsten plug in a process cleaning process.
도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 제조 공정 단면도1A to 1F are cross-sectional views of a manufacturing process for explaining a method for forming metal wirings of a semiconductor device according to the prior art.
도 2a 내지 도 2g는 본 발명에 의한 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 제조 공정 단면도2A to 2G are cross-sectional views of a manufacturing process for explaining a method for forming metal wirings of a semiconductor device according to the present invention.
* 도면의 주요 부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings
11 : 하부금속배선 12 : 제1산화막11: lower metal wiring 12: first oxide film
13, 18, 21 : 감광막 15 : 접착막/확산방지막13, 18, 21: photosensitive film 15: adhesive film / diffusion film
16 : 텅스텐 또는 텅스텐 플러그 17 : 제 1 금속층16: tungsten or tungsten plug 17: first metal layer
17′: 하단 금속배선 17b, 20b : 알루미늄17a, 17c, 20a, 20c : 티타늄/티타늄나이트라이드17 ': Lower metal wiring 17b, 20b: Aluminum 17a, 17c, 20a, 20c: Titanium / titanium nitride
19 : 제2산화막 20 : 제 2 금속층20′: 상단 금속배선 22 : 상부금속배선19. Second oxide film 20: Second metal layer 20 ': Upper metal wiring 22: Upper metal wiring
상기 목적을 달성하기 위하여, 본 발명에 의한 반도체 소자의 금속 배선 형성 방법은, 하부금속배선 상에 제1산화막을 형성하는 단계; 상기 제1산화막을 식각하여 하부금속배선을 노출시키는 비아홀을 형성하는 단계; 상기 비아홀을 포함한 제1산화막 상에 접착막/확산방지막을 형성하는 단계; 상기 비아홀을 매립하도록 텅스텐막을 증착하는 단계; 상기 텅스텐막과 확산방지막/접착막을 화학적기계연마하여 비아홀 내에 텅스텐 플러그를 형성하는 단계; 상기 텅스텐 플러그 및 제1산화막 상에 접착막/반사방지막, 도전층, 접착막/반사방지막의 3중 구조로 이루어진 제 1 금속층을 형성하는 단계; 상기 텅스텐 플러그의 전 표면과 콘택되게 제 1 금속층을 패터닝하는 단계; 상기 패터닝된 제 1 금속층 및 제1산화막 상에 제2산화막을 형성하는 단계; 상기 제 1 금속층이 노출되도록 제2산화막을 화학적기계연마하는 단계; 상기 패터닝된 제 1 금속층 및 제2산화막 상에 접착막/반사방지막, 도전층, 접착막/반사방지막의 3중 구조로 이루어진 제 2 금속층을 형성하는 단계; 및 상기 패터닝된 제 1 금속층 상에 배치되게 제 2 금속층을 패터닝하여 상기 제 1 금속층과 제 2 금속층의 2단 구조로 이루어지는 상부금속배선을 형성하는 단계를 포함하는 것을 특징으로 한다.In order to achieve the above object, a metal wiring formation method of a semiconductor device according to the present invention, forming a first oxide film on the lower metal wiring; Etching the first oxide layer to form a via hole exposing a lower metal wiring; Forming an adhesive film / diffusion prevention film on the first oxide film including the via hole; Depositing a tungsten film to fill the via hole; Chemically polishing the tungsten film and the diffusion barrier / adhesive film to form a tungsten plug in the via hole; Forming a first metal layer on the tungsten plug and the first oxide film, the first metal layer having a triple structure of an adhesive film / antireflection film, a conductive layer, and an adhesive film / antireflection film; Patterning a first metal layer in contact with the entire surface of the tungsten plug; Forming a second oxide film on the patterned first metal layer and the first oxide film; Chemical mechanical polishing the second oxide film to expose the first metal layer; Forming a second metal layer on the patterned first metal layer and the second oxide film, the second metal layer having a triple structure of an adhesive film / antireflection film, a conductive layer, and an adhesive film / antireflection film; And patterning a second metal layer to be disposed on the patterned first metal layer to form an upper metal wiring having a two-stage structure of the first metal layer and the second metal layer.
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.In addition, in all the drawings for demonstrating an embodiment, the thing with the same function uses the same code | symbol, and the repeated description is abbreviate | omitted.
도 2a 내지 도 2g는 본 발명에 의한 금속 배선 형성 방법을 설명하기 위한 제조 공정 단면도이다.2A to 2G are sectional views of the manufacturing process for explaining the metal wiring forming method according to the present invention.
먼저, 도 2a에 도시된 바와 같이, 저유전상수 산화물(Low-K Oxide)로 이루어진 제1산화막(12)을 회전 도포(Spin Coating) 방식으로 하부금속배선(11) 상에 도포한다.First, as shown in FIG. 2A, the first oxide film 12 made of low-k oxide is coated on the lower metal wiring 11 by a spin coating method.
여기서, 회전 도포 방식을 적용하면, 저유전상수 산화물이 갖고 있는 점착성으로 인해 하부의 각 금속배선 위에 동일한 두께로 도포되지 않고 금속배선의 넓이 또는 그 밀도에 따라 다르게 도포된다. 일반적으로, 금속배선의 면적이 큰 경우는 면적이 작은 경우에 비해 두껍게 도포되고, 금속배선의 밀도가 높은 지역이 낮은 지역에 비해 두껍게 도포된다.Here, when the rotary coating method is applied, the coating is applied differently according to the width or density of the metal wirings without applying the same thickness on the lower metal wirings due to the adhesiveness of the low dielectric constant oxide. In general, when the area of the metal wiring is large, it is thicker than the case where the area is small, and the area where the density of the metal wiring is high is thicker than that of the low area.
다음, 화학적기계연마 공정을 실시하여 상기 제1산화막(12)의 상부를 평탄화 시킴과 동시에 하부금속배선(11) 위에 존재하는 전체 산화물의 두께를 평탄화시킨다.Next, a chemical mechanical polishing process is performed to planarize the upper portion of the first oxide film 12 and to planarize the thickness of the entire oxide existing on the lower metal interconnection 11.
다음, 제1산화막(12) 상에 감광 물질(Photo Resist)을 도포한 후, 이를 노광 및 현상해서 비아홀(Via Hole) 형성 영역을 한정하는 감광막(13)을 형성한다.Next, after the photoresist is applied on the first oxide layer 12, the photoresist 13 is exposed and developed to form a photoresist layer 13 defining a via hole formation region.
도 2b에 도시된 바와 같이, 플라즈마를 이용한 건식 식각(Dry Etching)을 실시하여 제1산화막(12)에 비아홀을 만든다.As shown in FIG. 2B, dry etching is performed using plasma to form via holes in the first oxide layer 12.
이때, 건식 식각에 의해 비아홀을 만들 때, 웨이퍼(Wafer)의 모든 부위에서 제1산화막(12)의 두께 오차(Variation)에 상관없이 비아홀이 완전히 뚫리는 것을 보장하기 위해 일정한 정도의 과도 식각(Over Etch)을 실시한다.At this time, when making the via holes by dry etching, a certain degree of excessive etching (Over Etch) to ensure that the via holes are completely penetrated regardless of the thickness variation (Variation) of the first oxide film 12 in all parts of the wafer (Wafer). ).
다음, PECVD 방식에 따라 접착막/확산방지막(15)을 증착한다. 여기서, 상기 접착막으로는 티타늄(Ti)을 사용하고, 확산방지막으로는 티타늄나이트라이드(TiN)를 사용한다.Next, an adhesive film / diffusion film 15 is deposited by PECVD. Here, titanium (Ti) is used as the adhesive film, and titanium nitride (TiN) is used as the diffusion barrier.
다음, PECVD 방식으로 텅스텐(W)(16)을 비아홀에 충진시킨다.Next, tungsten (W) 16 is filled in the via hole by PECVD.
이때, 화학적기상증착 방식을 이용하여 텅스텐(W)(16)을 충분히 두껍게 증착시키면, 그 증착 방식의 특성으로 인해 텅스텐(W) 층의 상부가 평탄화 된다.At this time, when the tungsten (W) 16 is sufficiently thick deposited using chemical vapor deposition, the top of the tungsten (W) layer is flattened due to the characteristics of the deposition method.
다음, 화학적기계연마(CMP) 공정을 이용하여 비아홀이 아닌 영역에 존재하는 텅스텐(W)과 접착막/확산방지막(15)을 제거한다.Next, tungsten (W) and the adhesive film / diffusion film 15 existing in the non-via hole region are removed using a chemical mechanical polishing (CMP) process.
이와 같이 공정을 진행하면, 비아홀 내부에만 텅스텐(16)이 채워지게 된다. 즉, 텅스텐 플러그(Tungsten Plug)가 형성된다.In this way, the tungsten 16 is filled only in the via hole. That is, a tungsten plug is formed.
도 2c에 도시된 바와 같이, 도 2b의 구조물 위에 티타늄(Ti)/티타늄나이트라이드(TiN)(17a), 알루미늄(Al)(17b), 티타늄(Ti)/티타늄나이트라이드(TiN)(17c)의 3중 구조로 이루어진 제 1 금속층(17)을 형성한다. 다음, 상기 제 1 금속층(17) 상에 감광 물질의 도포, 노광 및 현상을 통해 감광막(18)을 형성한다.As shown in FIG. 2C, titanium (Ti) / titanium nitride (TiN) 17a, aluminum (Al) 17b, titanium (Ti) / titanium nitride (TiN) 17c on the structure of FIG. 2B. To form a first metal layer 17 having a triple structure. Next, the photosensitive film 18 is formed on the first metal layer 17 by applying, exposing and developing a photosensitive material.
이때, 금속층(17)의 증착 공정은 종래의 실리콘 디바이스 제조 공정과 동일하나, 알루미늄(17b)의 두께는 절반(1/2)으로 낮추어 형성한다. 그러므로, 이후에 형성될 감광 물질의 도포 두께도 반으로 줄일 수 있다.At this time, the deposition process of the metal layer 17 is the same as the conventional silicon device manufacturing process, but the thickness of the aluminum (17b) is formed by lowering to half (1/2). Therefore, the application thickness of the photosensitive material to be formed later can also be reduced by half.
상기 알루미늄(Al)(7b) 하부의 티타늄(Ti)은 접착막의 역할을 하고, 상기 티타늄나이트라이드(TiN)는 확산방지막의 역할을 수행한다.Titanium (Ti) under the aluminum (Al) 7b serves as an adhesive film, and titanium nitride (TiN) serves as a diffusion barrier.
상기 알루미늄(Al)(7b)은 전기 신호를 주로 전달하는 도전층(Conduction Layer)의 역할을 담당하며, 그 상부의 티타늄(Ti)은 하부와 마찬가지로 접착막의 역할을 담당하고, 그 위의 티타늄나이트라이드(TiN)는 감광 물질의 패터닝시 빛의 반사를 줄여주는 반사방지막(ARC)의 역할을 한다.The aluminum (Al) 7b plays a role of a conduction layer that mainly transmits an electrical signal, and titanium (Ti) thereon plays the role of an adhesive film like the lower portion, and titanium nitride thereon Ride (TiN) serves as an anti-reflection film (ARC) to reduce the reflection of light when the photosensitive material is patterned.
도 2d에 도시된 바와 같이, Cl2 + BCl3 기체를 활성화시킨 플라즈마를 이용하여 제 1 금속층을 건식 식각하고, 이를 통해, 하단 금속배선(17′)을 형성한다. 이때, 상기 하단 금속배선(17′)은 제 1 금속층의 두께 및 감광 물질의 두께를 절반으로 줄였기 때문에 틀어짐(Misalignment) 현상과 라인 에지 축소(Line edge shrinkage) 현상이 현저히 감소된다.As shown in FIG. 2D, the first metal layer is dry-etched using a plasma activated with Cl 2 + BCl 3 gas, thereby forming the bottom metal wiring 17 ′. In this case, since the bottom metal wiring 17 ′ reduces the thickness of the first metal layer and the thickness of the photosensitive material by half, misalignment and line edge shrinkage are significantly reduced.
그러므로, 하단 금속배선(17′)과 텅스텐 플러그(16) 사이의 접촉 면적이 넓어지고, 그 결과 하단 금속배선(17′)과 텅스텐 플러그(16) 사이의 전기적인 접촉이 좋아질 뿐만 아니라, 고밀도 플라스마를 사용하므로 이들 이온이 축적되지 않는다. 따라서, 후세정 공정에서 텅스텐 부식(corrosion)이 발생되지 않으며, 양호한 비아 프로파일(Via Profile) 및 RC 딜레이 감소를 가져옴으로써, 반도체 제조공정에 있어 수율의 향상을 가져온다.Therefore, the contact area between the lower metal wiring 17 'and the tungsten plug 16 becomes wider, and as a result, the electrical contact between the lower metal wiring 17' and the tungsten plug 16 is improved as well as a high density plasma. Since these ions do not accumulate. Therefore, tungsten corrosion does not occur in the post-cleaning process, and a good via profile and a reduction in the RC delay are brought, thereby improving the yield in the semiconductor manufacturing process.
도 2e에 도시된 바와 같이, 상기 기판 결과물 상에 PECVD 방식에 따라 제2산화막(19)을 도포한다.As shown in FIG. 2E, a second oxide layer 19 is coated on the substrate resultant by PECVD.
이와 같이, 회전 도포 또는 플라스마 촉발 방식을 적용하면 같은 산화막이라 하여도 산화물이 갖고 있는 점착성으로 인해 하부 위에 동일한 두께로 도포되지 않고 금속 배선의 넓이 또는 그 밀도에 따라 다르게 도포된다. 일반적으로, 금속 배선의 면적이 큰 경우는 면적이 작은 경우에 비해 두껍게 도포되고, 금속 배선의 밀도가 높은 지역이 낮은 지역에 비해 두껍게 도포된다.As described above, when the rotary coating or the plasma triggering method is applied, the same oxide film is applied differently according to the width or density of the metal wirings without applying the same thickness on the lower part due to the adhesiveness of the oxide. In general, when the area of the metal wiring is large, it is applied thicker than when the area of the metal wiring is small, and the area where the density of the metal wiring is high is thicker than that of the low region.
다음, 화학적기계적연마(CMP) 공정을 실시하여 제2산화막(19) 상부를 평탄화 시킴과 동시에 상기 하단 금속배선(17′) 상의 반사방지막(ARC)인 티타늄나이트라이드(TiN)(17c)의 일부까지 평탄화를 실시한다.Next, a chemical mechanical polishing (CMP) process is performed to planarize the upper portion of the second oxide film 19, and at the same time, part of the titanium nitride (TiN) 17c, which is an antireflection film (ARC) on the lower metal wiring 17 '. Flatten until.
도 2f에 도시된 바와 같이, 도 2e의 구조물 위에 티타늄(Ti)/티타늄나이트라이드(TiN)(20a), 알루미늄(Al)(20b), 티타늄(Ti)/티타늄나이트라이드(TiN)(20c)의 3중 구조로 이루어진 제 2 금속층(20)을 형성한다. 다음, 상기 제 2 금속층(20) 상에 감광 물질의 도포, 노광 및 현상을 통해 감광막(21)을 형성한다.As shown in FIG. 2F, titanium (Ti) / titanium nitride (TiN) 20a, aluminum (Al) 20b, titanium (Ti) / titanium nitride (TiN) 20c over the structure of FIG. 2E. To form a second metal layer 20 having a triple structure. Next, the photosensitive film 21 is formed on the second metal layer 20 by applying, exposing and developing a photosensitive material.
이때, 상기 제 2 금속층(20)의 형성 공정 또한 종래의 실리콘 디바이스 제조 공정과 동일하나, 알루미늄(20b)의 두께를 절반(1/2)으로 낮추고, 아울러, 감광 물질의 도포도 반으로 줄인다.At this time, the forming process of the second metal layer 20 is also the same as the conventional silicon device manufacturing process, but the thickness of the aluminum (20b) is reduced to half (1/2), and the application of the photosensitive material is also reduced in half.
마찬가지로, 상기 알루미늄(Al)(20b) 하부의 티타늄(Ti)은 접착막의 역할을 하고, 상기 티타늄나이트라이드(TiN)는 확산방지막의 역할을 수행한다.Similarly, titanium (Ti) under the aluminum (Al) 20b serves as an adhesive film, and titanium nitride (TiN) serves as a diffusion barrier.
상기 알루미늄(Al)(20b)은 전기 신호를 주로 전달하는 도전층의 역할을 담당하며, 그 상부의 티타늄(Ti)은 하부와 마찬가지로 접착막의 역할을 담당하고, 그 위의 티타늄나이트라이드(TiN)는 감광 물질의 패터닝시 빛의 반사를 줄여 주는 반사방지막(ARC)의 역할을 한다.The aluminum (Al) 20b plays a role of a conductive layer that mainly transmits an electrical signal, and titanium (Ti) thereon plays a role of an adhesive film like the lower portion thereof, and titanium nitride (TiN) thereon. Acts as an anti-reflection film (ARC) to reduce the reflection of light when patterning the photosensitive material.
도 2g에 도시된 바와 같이, Cl2 + BCl3 기체를 활성화시킨 플라즈마를 이용하여 제 2 금속층을 건식 식각해서 하단 금속배선(17′) 상에 상단 금속배선(20′)을 형성하고, 최종적으로, 2단 구조의 상부금속배선(22)을 형성한다. 이때, 상기 상단 금속배선(20′)은 상기 하단 금속 배선(17′) 상에 형성되기 때문에 텅스텐 플러그(16)와는 상관없이 없다. 그러므로, 후처리 세정공정에서 텅스텐 부식이 발생되지 않아 양호한 비아 프로파일(Via Profile) 및 RC 딜레이 감소를 가져옴으로써, 반도체 제조공정에 있어 수율의 향상을 가져온다.As shown in FIG. 2G, the second metal layer is dry-etched using a plasma activated with Cl 2 + BCl 3 gas to form the top metal wiring 20 ′ on the bottom metal wiring 17 ′, and finally, 2 An upper metal wiring 22 having a short structure is formed. At this time, since the upper metal wiring 20 'is formed on the lower metal wiring 17', it is not related to the tungsten plug 16. Therefore, tungsten corrosion does not occur in the post-treatment cleaning process, resulting in a good via profile and a reduction in RC delay, resulting in an improvement in yield in the semiconductor manufacturing process.
또한, 2단 구조의 상부금속배선(22)은 종래의 금속배선과 동일하여 저항의 변화도 없다.In addition, since the upper metal wiring 22 of the two-stage structure is the same as the conventional metal wiring, there is no change in resistance.
이상에서 설명한 바와 같이, 본 발명에 의한 반도체 소자의 제조 방법에 의하면, 상부금속배선을 상하 2단 구조로 형성하되, 금속층과 감광물질의 두께를 반으로 낮추어 사용함으로써, 상부금속배선과 텅스텐 플러그간의 틀어짐 현상과 상부 금속배선의 라인 에지 축소 현상을 방지할 수 있다. 또한, 상부금속배선이 텅스텐 플러그를 완전히 덮음으로써 접촉면적을 넓일 수 있고, 이로 인해 RC 딜레이를 줄일 수 있다.As described above, according to the method of manufacturing a semiconductor device according to the present invention, the upper metal wiring is formed in a two-stage upper and lower structure, and the thickness of the metal layer and the photosensitive material is lowered in half so that the upper metal wiring and the tungsten plug are This prevents warping and shrinking of the line edges of the upper metal lines. In addition, the upper metal wiring completely covers the tungsten plug to increase the contact area, thereby reducing the RC delay.
또한, 상부금속배선과 텅스텐 플러그 사이의 접촉면적이 넓어서 RC 딜레이가 작기 때문에 텅스텐 플러그에서의 전하 축적이 없다. 따라서, 후처리 세정공정에서 전하 축적에 의한 텅스텐의 부식을 방지할 수 있어 소자의 수율을 향상시킬 수 있다. 그리고, 금속층의 패터닝시 두께가 낮아 식각 공정에서 바이어스 파워(Bias Power) 및 소오스 파워의 적용 범위를 확장할 수 있는 효과가 있다.In addition, since there is a large contact area between the upper metal wiring and the tungsten plug, there is no charge accumulation in the tungsten plug because the RC delay is small. Therefore, corrosion of tungsten due to charge accumulation in the post-treatment cleaning step can be prevented, and the yield of the device can be improved. In addition, when the thickness of the metal layer is patterned, the thickness has an effect of extending the application range of the bias power and the source power in the etching process.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.In addition, preferred embodiments of the present invention are disclosed for the purpose of illustration, those skilled in the art will be able to various modifications, changes, additions, etc. within the spirit and scope of the present invention, these modifications and changes should be seen as belonging to the following claims. something to do.
Claims (1)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0079828A KR100447970B1 (en) | 2001-12-15 | 2001-12-15 | Method of making metal wiring in semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2001-0079828A KR100447970B1 (en) | 2001-12-15 | 2001-12-15 | Method of making metal wiring in semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20030049586A KR20030049586A (en) | 2003-06-25 |
| KR100447970B1 true KR100447970B1 (en) | 2004-09-10 |
Family
ID=29575383
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2001-0079828A KR100447970B1 (en) | 2001-12-15 | 2001-12-15 | Method of making metal wiring in semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100447970B1 (en) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112614810A (en) * | 2020-12-18 | 2021-04-06 | 江苏能华微电子科技发展有限公司 | Method and device for flattening metal lamination |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100197118B1 (en) * | 1995-12-11 | 1999-06-15 | 김영환 | Method of forming interconnector in semiconductor device |
| KR19990051679A (en) * | 1997-12-19 | 1999-07-05 | 김영환 | Method of forming multilayer wiring of semiconductor device |
| KR19990061009A (en) * | 1997-12-31 | 1999-07-26 | 김영환 | Via contact formation method of semiconductor device |
| KR19990061983A (en) * | 1997-12-31 | 1999-07-26 | 김영환 | Multilayer Wiring of Semiconductor Device and Formation Method |
| JP2001044280A (en) * | 1999-07-27 | 2001-02-16 | Matsushita Electronics Industry Corp | Multilayer wiring structure and manufacture thereof |
| US6383914B1 (en) * | 1998-12-21 | 2002-05-07 | Nec Corporation | Method of manufacturing an aluminum interconnect structure of a semiconductor device having <111> orientation |
| JP2002203858A (en) * | 2000-10-26 | 2002-07-19 | Matsushita Electric Ind Co Ltd | Semiconductor device and its manufacturing method |
-
2001
- 2001-12-15 KR KR10-2001-0079828A patent/KR100447970B1/en not_active IP Right Cessation
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100197118B1 (en) * | 1995-12-11 | 1999-06-15 | 김영환 | Method of forming interconnector in semiconductor device |
| KR19990051679A (en) * | 1997-12-19 | 1999-07-05 | 김영환 | Method of forming multilayer wiring of semiconductor device |
| KR19990061009A (en) * | 1997-12-31 | 1999-07-26 | 김영환 | Via contact formation method of semiconductor device |
| KR19990061983A (en) * | 1997-12-31 | 1999-07-26 | 김영환 | Multilayer Wiring of Semiconductor Device and Formation Method |
| US6383914B1 (en) * | 1998-12-21 | 2002-05-07 | Nec Corporation | Method of manufacturing an aluminum interconnect structure of a semiconductor device having <111> orientation |
| JP2001044280A (en) * | 1999-07-27 | 2001-02-16 | Matsushita Electronics Industry Corp | Multilayer wiring structure and manufacture thereof |
| JP2002203858A (en) * | 2000-10-26 | 2002-07-19 | Matsushita Electric Ind Co Ltd | Semiconductor device and its manufacturing method |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20030049586A (en) | 2003-06-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100419746B1 (en) | A method for manufacturing a multi-layer metal line of a semiconductor device | |
| KR100349680B1 (en) | Method for forming dual damascene interconnection | |
| KR100447970B1 (en) | Method of making metal wiring in semiconductor device | |
| US6831007B2 (en) | Method for forming metal line of Al/Cu structure | |
| KR100935188B1 (en) | Method for manufacturing metal line in semiconductor device | |
| KR100403349B1 (en) | Interconnection structure between metal wiring layer and via plug and forming method thereof | |
| KR100393970B1 (en) | method for forming metal contact semiconductor device | |
| KR100226786B1 (en) | Method for forming metal interconnection layer of semiconductor device | |
| KR100395907B1 (en) | Method for forming the line of semiconductor device | |
| KR100309474B1 (en) | Metal line forming method | |
| KR20030043201A (en) | Method for forming contact plug of semiconductor device | |
| KR100630568B1 (en) | Method of fabricating the metal layer of semiconductor device | |
| KR100316525B1 (en) | Method for forming bit line of semiconductor device | |
| KR100356482B1 (en) | Method of forming a metal wiring in a semiconductor device | |
| KR100941821B1 (en) | Method of forming a metal wire in a semiconductor device | |
| KR100421280B1 (en) | Method for forming a metal line of semiconductor device | |
| KR20020053949A (en) | Method for forming metal interconnection layer of semiconductor device | |
| KR20040057698A (en) | Method for fabrication of semiconductor device | |
| KR20030002623A (en) | a method for manufacturing semiconductor device using damascene | |
| KR20040059414A (en) | Method for metal plug of semiconductor device | |
| KR20020050469A (en) | method for forming metal contact semiconductor device | |
| KR20040002152A (en) | Method for forming multilevel interconnection metal wiring | |
| JP2001284353A (en) | Method of manufacturing semiconductor device | |
| KR20040002153A (en) | Method for forming metal wiring of semicondouctor device | |
| KR20000042855A (en) | Method for forming metal line of semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |