KR19990051679A - Method of forming multilayer wiring of semiconductor device - Google Patents
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Abstract
반도체 장치의 다층 배선 형성 방법에 관하여 개시한다. 본 발명은 반도체 기판 상의 제1 층간 절연막 상에 제1 금속 배선을 형성하는 단계; 상기 제1 금속 배선이 형성된 결과물 전면에 제2 층간 절연막, 평탄화층, 및 제3 층간 절연막을 순차적으로 형성하는 단계; 상기 제1 금속 배선을 노출시키는 비아 홀을 형성하는 단계; 상기 비아 홀을 채우는 알루미늄 플러그를 형성하는 단계; 및 상기 알루미늄 플러그가 형성된 결과물 상에 상기 알루미늄 플러그와 접촉하는 제2 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 한다. 본 발명에 의하면, 텅스텐보다 비저항이 더 작은 알루미늄으로 플러그를 형성함으로써 배선 저항을 감소시켜 소자의 동작 속도를 빠르게 할 수 있을 뿐만 아니라 주울열의 발생에 의해 금속 배선이 단선되는 것을 방지할 수 있다.A multilayer wiring method for forming a semiconductor device is disclosed. The present invention includes forming a first metal wiring on a first interlayer insulating film on a semiconductor substrate; Sequentially forming a second interlayer insulating film, a planarization layer, and a third interlayer insulating film on the entire surface of the resultant product on which the first metal wiring is formed; Forming a via hole exposing the first metal wire; Forming an aluminum plug filling the via hole; And forming a second metal wire in contact with the aluminum plug on the resultant product on which the aluminum plug is formed. According to the present invention, by forming a plug from aluminum having a specific resistance smaller than tungsten, the wiring resistance can be reduced to increase the operation speed of the device, and the metal wiring can be prevented from being disconnected due to the generation of joule heat.
Description
본 발명은 반도체 장치의 다층 배선 형성 방법에 관한 것으로, 특히 텅스텐 플러그 대신 알루미늄 플러그가 적용된 반도체 장치의 다층 배선 형성 방법에 관한 것이다.The present invention relates to a method for forming a multilayer wiring of a semiconductor device, and more particularly, to a method for forming a multilayer wiring of a semiconductor device to which an aluminum plug is applied instead of a tungsten plug.
반도체 장치의 배선은 반도체 장치의 속도, 수율, 및 신뢰성에 큰 영향을 주기 때문에, 반도체 장치의 배선 형성 공정은 반도체 장치 제조 공정 중에 매우 중요한 위치를 차지하고 있다. 일반적으로, 반도체 장치는 그 집적도가 증가하고 내부 회로가 복잡해지는 추세에 부응하여 다층의 배선 구조를 가지며, 이러한 다층 배선은 화학기상증착(CVD) 방법으로 형성된 텅스텐 플러그를 통하여 서로 연결되어 진다.Since wiring of a semiconductor device has a big influence on the speed, yield, and reliability of a semiconductor device, the wiring formation process of a semiconductor device occupies a very important position in the semiconductor device manufacturing process. In general, semiconductor devices have a multi-layered wiring structure in response to a trend of increasing integration and complicated internal circuits, and the multi-layered wirings are connected to each other through tungsten plugs formed by chemical vapor deposition (CVD).
도 1a 내지 도 1d는 종래 기술에 의한 반도체 장치의 다층 배선 형성 방법을 설명하기 위한 단면도들이다.1A to 1D are cross-sectional views illustrating a method for forming a multilayer wiring of a semiconductor device according to the prior art.
도 1a는 제1 층간 절연막(20), 제1 확산 방지막(30), 제1 도전막(40), 제1 반사 방지막(50), 및 제1 감광막 패턴(60)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 반도체 기판(10) 상에 제1 층간 절연막(20)을 형성한다. 다음에, 상기 제1 층간 절연막(20) 상에 티타늄(Ti)막과 질화 티타늄(TiN)막이 순차적으로 적층된 제1 확산 방지막(30)을 형성한다. 이어서, 상기 제1 확산 방지막(30) 상에 제1 도전막(40) 및 제1 반사 방지막(50)을 순차적으로 형성한다. 계속해서, 상기 제1 반사 방지막(50)의 소정 영역을 노출시키도록 상기 제1 반사 방지막(50) 상에 제1 감광막 패턴(60)을 형성한다.FIG. 1A illustrates the steps of forming the first interlayer insulating film 20, the first diffusion barrier film 30, the first conductive film 40, the first antireflection film 50, and the first photoresist film pattern 60. It is a section for. First, the first interlayer insulating film 20 is formed on the semiconductor substrate 10. Next, a first diffusion barrier layer 30 in which a titanium (Ti) film and a titanium nitride (TiN) film are sequentially stacked is formed on the first interlayer insulating film 20. Subsequently, a first conductive layer 40 and a first antireflection layer 50 are sequentially formed on the first diffusion barrier layer 30. Subsequently, a first photoresist layer pattern 60 is formed on the first anti-reflection layer 50 to expose a predetermined region of the first anti-reflection layer 50.
도 1b는 제1 금속 배선(45)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 상기 제1 감광막 패턴(60)을 식각 마스크로 하여 상기 제1 층간 절연막(20)이 노출되도록 상기 제1 반사 방지막(50), 상기 제1 도전막(40), 및 상기 제1 확산 방지막(30)을 순차적으로 이방성 식각함으로써 제1 반사 방지막 패턴(50a), 제1 도전막 패턴(40a), 및 제1 확산 방지막 패턴(30a)으로 이루어진 제1 금속 배선(45)을 형성한다. 다음에, 상기 제1 감광막 패턴(60)을 제거한다.1B is a cross-sectional view for explaining a step of forming the first metal wire 45. First, the first antireflection film 50, the first conductive film 40, and the first diffusion barrier film are exposed so that the first interlayer insulating film 20 is exposed using the first photoresist film pattern 60 as an etching mask. Anisotropic etching of 30 is performed to form the 1st metal wiring 45 which consists of the 1st anti-reflective film pattern 50a, the 1st conductive film pattern 40a, and the 1st diffusion barrier film pattern 30a. Next, the first photosensitive film pattern 60 is removed.
도 1c는 제2 층간 절연막(70), 평탄화층(80), 제3 층간 절연막(90), 및 제2 감광막 패턴(100)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 상기 제1 금속 배선(45)이 형성된 결과물 전면에 제2 층간 절연막(70)을 형성한다. 이어서, 상기 제2 층간 절연막(70) 상에 4000 내지 5000Å의 두께를 갖는 SOG막을 도포한 후 상기 제2 층간 절연막(70)이 노출되도록 상기 SOG막을 에치 백(etch back)하여 평탄화층(80)을 형성한다. 다음에, 상기 평탄화층(80)이 형성된 결과물 전면에 제3 층간 절연막(90)을 형성한다. 계속해서, 상기 제1 금속 배선(45) 상부의 상기 제3 층간 절연막(90)이 노출되도록 상기 제3 층간 절연막(90) 상에 제2 감광막 패턴(100)을 형성한다.1C is a cross-sectional view for describing a step of forming the second interlayer insulating film 70, the planarization layer 80, the third interlayer insulating film 90, and the second photosensitive film pattern 100. First, a second interlayer insulating film 70 is formed on the entire surface of the resultant product on which the first metal wire 45 is formed. Subsequently, an SOG film having a thickness of 4000 to 5000 GPa is applied on the second interlayer insulating film 70, and then the SOG film is etched back to expose the second interlayer insulating film 70 to planarization layer 80. To form. Next, a third interlayer insulating film 90 is formed on the entire surface of the resultant on which the planarization layer 80 is formed. Subsequently, a second photosensitive film pattern 100 is formed on the third interlayer insulating film 90 so that the third interlayer insulating film 90 on the first metal wire 45 is exposed.
도 1d는 제2 층간 절연막 패턴(70a), 제3 층간 절연막 패턴(90a), 제2 확산 방지막 패턴(110), 텅스텐 플러그(120), 및 제2 금속 배선(135)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 상기 제1 반사 방지막 패턴(50a)이 노출되도록 상기 제2 감광막 패턴(100)을 식각 마스크로 하여 상기 제3 층간 절연막(90) 및 제2 층간 절연막(70)을 순차적으로 이방성 식각함으로써 제3 층간 절연막 패턴(90a) 및 제2 층간 절연막 패턴(70a)을 형성한다. 따라서, 상기 제1 반사 방지막 패턴(50a)이 노출된 비아 홀(도시되지 않음)이 형성된다. 이어서, 상기 제2 감광막 패턴(100)을 스트립(strip)한다.FIG. 1D illustrates the steps of forming the second interlayer insulating film pattern 70a, the third interlayer insulating film pattern 90a, the second diffusion barrier film pattern 110, the tungsten plug 120, and the second metal wiring 135. It is sectional drawing for doing. First, the third interlayer insulating film 90 and the second interlayer insulating film 70 are sequentially anisotropically etched using the second photoresist film pattern 100 as an etching mask so that the first anti-reflection film pattern 50a is exposed. The third interlayer insulating film pattern 90a and the second interlayer insulating film pattern 70a are formed. Thus, a via hole (not shown) in which the first anti-reflection film pattern 50a is exposed is formed. Subsequently, the second photoresist film pattern 100 is stripped.
다음에, 상기 제2 감광막 패턴(100)이 제거된 결과물 전면에 티타늄(Ti)막 및 질화 티타늄(TiN)막이 순차적으로 적층된 제2 확산 방지막을 800 내지 1000Å의 두께로 형성한다. 이어서, 상기 비아 홀을 채우도록 상기 제2 확산 방지막 상에 텅스텐을 화학기상 증착방법으로 4000Å 내지 7000Å의 두께만큼 증착한다. 계속해서 상기 제2 확산 방지막이 노출되도록 SF6기체를 사용하여 상기 텅스텐을 에치백함으로써 텅스텐 플러그(120)를 형성한다.Next, a second diffusion barrier layer in which a titanium (Ti) film and a titanium nitride (TiN) film are sequentially stacked is formed on the entire surface of the resultant from which the second photosensitive film pattern 100 is removed to a thickness of 800 to 1000 Å. Subsequently, tungsten is deposited on the second diffusion barrier layer by a chemical vapor deposition method so as to fill the via hole by a thickness of 4000 kPa to 7000 kPa. Subsequently, the tungsten plug 120 is formed by etching back the tungsten using SF 6 gas to expose the second diffusion barrier.
다음에, 상기 텅스텐 플러그(120)가 형성된 결과물 전면에 제2 도전막 및 제2 반사 방지막을 순차적으로 적층한다. 이어서, 상기 제3 층간 절연막 패턴(90a)이 노출되도록 상기 제2 반사 방지막, 상기 제2 도전막, 및 상기 제2 확산 방지막을 순차적으로 이방성 식각함으로써 제2 반사 방지막 패턴(140) 및 제2 도전막 패턴(130)으로 이루어진 제2 금속 배선(135)과 제2 확산 방지막 패턴(110)을 형성한다.Next, a second conductive film and a second anti-reflection film are sequentially stacked on the entire surface of the resultant product on which the tungsten plug 120 is formed. Subsequently, the second anti-reflection film, the second conductive film, and the second diffusion barrier film are sequentially anisotropically etched so that the third interlayer insulating film pattern 90a is exposed. The second metal wiring 135 and the second diffusion barrier layer 110 formed of the film pattern 130 are formed.
상술한 바와 같이 종래 기술에 의한 반도체 장치의 다층 배선 형성 방법에 의하면, 비아 홀을 통하여 텅스텐 플러그가 다층 배선을 전기적으로 서로 연결시켜 주지만 텅스텐 자체의 비저항이 상당히 크기 때문에 텅스텐 플러그에 의한 RC 지연이 증가하여 반도체 장치의 속도가 떨어질 뿐만 아니라 저항에 따른 주울(Joule) 열이 발생하여 금속 배선이 단선되는 문제가 발생한다.As described above, according to the conventional method for forming a multilayer wiring of a semiconductor device, the tungsten plug electrically connects the multilayer wiring to each other through the via hole, but the RC delay due to the tungsten plug is increased because the specific resistance of the tungsten itself is large. Therefore, not only the speed of the semiconductor device is lowered, but also Joule heat is generated according to the resistance, thereby causing a problem of disconnection of the metal wiring.
따라서, 본 발명이 이루고자 하는 기술적 과제는 다층 배선이 비저항이 작은 알루미늄 플러그에 의해 서로 연결되도록 함으로써 반도체 장치의 동작 속도를 증가시킬 수 있을 뿐만 아니라 주울열의 발생에 따라 반도체 장치의 신뢰성이 저하되는 것을 방지할 수 있는 반도체 장치의 다층 배선 형성 방법을 제공하는 데 있다.Therefore, the technical problem to be achieved by the present invention is not only to increase the operating speed of the semiconductor device by connecting the multi-layer wiring to each other by the aluminum plug having a low specific resistance, but also to prevent the reliability of the semiconductor device from deteriorating due to the generation of Joule heat. The present invention provides a method for forming a multilayer wiring of a semiconductor device.
도 1a 내지 도 1d는 종래 기술에 의한 반도체 장치의 다층 배선 형성 방법을 설명하기 위한 단면도들,1A to 1D are cross-sectional views illustrating a method for forming a multilayer wiring of a semiconductor device according to the prior art,
도 2a 내지 도 2k는 본 발명에 따른 반도체 장치의 다층 배선 형성 방법을 설명하기 위한 단면도들이다.2A to 2K are cross-sectional views illustrating a method of forming a multilayer wiring of a semiconductor device according to the present invention.
* 도면 중의 주요 부분에 대한 부호설명 *Explanation of Codes on Major Parts of Drawings
127 … 알루미늄 플러그127. Aluminum plug
151 … 제3 확산 방지막 패턴151. Third diffusion barrier pattern
161 … 제2 도전막 패턴161... 2nd conductive film pattern
171 … 제3 반사 방지막 패턴171. Third anti-reflection film pattern
상기 기술적 과제를 달성하기 위한 본 발명의 실시예에 의하면, 본 발명은 반도체 기판 상의 제1 층간 절연막 상에 제1 금속 배선을 형성하는 단계; 상기 제1 금속 배선이 형성된 결과물 전면에 제2 층간 절연막, 평탄화층, 및 제3 층간 절연막을 순차적으로 형성하는 단계; 상기 제1 금속 배선을 노출시키는 비아 홀을 형성하는 단계; 상기 비아 홀을 채우는 알루미늄 플러그를 형성하는 단계; 및 상기 알루미늄 플러그가 형성된 결과물 상에 상기 알루미늄 플러그와 접촉하는 제2 금속 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 다층 배선 형성 방법을 제공한다.According to an embodiment of the present invention for achieving the above technical problem, the present invention comprises the steps of forming a first metal wiring on the first interlayer insulating film on the semiconductor substrate; Sequentially forming a second interlayer insulating film, a planarization layer, and a third interlayer insulating film on the entire surface of the resultant product on which the first metal wiring is formed; Forming a via hole exposing the first metal wire; Forming an aluminum plug filling the via hole; And forming a second metal wire in contact with the aluminum plug on the resultant product on which the aluminum plug is formed.
본 발명에 따른 반도체 장치의 다층 배선 형성 방법은 상기 알루미늄 플러그를 형성하는 단계 전에 상기 비아 홀이 형성된 결과물을 430 내지 470℃의 온도에서 100 내지 200초 동안 열처리하는 단계; 및 노출된 상기 제1 금속 배선의 표면을 RF 스퍼터링 식각방법으로 크리닝(cleaning)하는 단계를 더 포함하는 것을 특징으로 한다.A method for forming a multilayer wiring of a semiconductor device according to the present invention may include: heat treating a resultant in which the via hole is formed at a temperature of 430 to 470 ° C for 100 to 200 seconds before forming the aluminum plug; And cleaning the exposed surface of the first metal wire by an RF sputter etching method.
본 발명에 따른 반도체 장치의 다층 배선 형성 방법에 있어서, 상기 알루미늄 플러그를 형성하는 단계는 상기 비아 홀이 형성된 결과물 전면에 확산 방지막을 형성하는 단계; 상기 콘택 홀을 채우도록 상기 확산 방지막 상에 알루미늄 합금층을 형성하는 단계; 상기 알루미늄 합금층 상에 반사 방지막을 형성하는 단계; 및 상기 제3 층간 절연막이 노출되도록 상기 반사 방지막, 상기 알루미늄 합금층, 및 상기 확산 방지막을 순차적으로 이방성 식각함으로써 반사 방지막 패턴, 알루미늄 합금층 패턴, 및 확산 방지막 패턴으로 이루어진 알루미늄 플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.In the method of forming a multilayer wiring of a semiconductor device according to the present invention, the forming of the aluminum plug may include forming a diffusion barrier on the entire surface of the resultant product in which the via hole is formed; Forming an aluminum alloy layer on the diffusion barrier to fill the contact hole; Forming an anti-reflection film on the aluminum alloy layer; And forming an aluminum plug including an antireflection film pattern, an aluminum alloy layer pattern, and a diffusion barrier film pattern by anisotropically etching the antireflection film, the aluminum alloy layer, and the diffusion barrier so that the third interlayer insulating layer is exposed. It is characterized by including.
여기서, 상기 알루미늄 합금층이 구리 및 실리콘 중에서 선택된 어느 하나를 적어도 함유하도록 하되, 상기 구리는 0.4 내지 0.7% 의 무게 %를 차지하고 상기 실리콘은 0.8 내지 1.2%의 무게 %를 차지하는 것을 특징으로 한다. 그리고, 상기 반사 방지막이 상기 알루미늄 합금층 두께의 5 내지 20%의 두께를 갖는 질화 티타늄막인 것을 특징으로 한다.Here, the aluminum alloy layer is to contain at least any one selected from copper and silicon, wherein the copper occupies a weight percent of 0.4 to 0.7% and the silicon occupies a weight percent of 0.8 to 1.2%. And, the anti-reflection film is characterized in that the titanium nitride film having a thickness of 5 to 20% of the thickness of the aluminum alloy layer.
또한, 상기 알루미늄 합금층을 형성하는 단계가 상기 확산 방지막 상에 150 내지 250℃의 온도에서 스퍼터링 방법으로 500 내지 2000Å의 알루미늄 합금층을 증착한 후 연속적으로 동일한 스퍼터링 챔버 내에서 400 내지 650℃의 온도에서 4500 내지 6000Å의 알루미늄 합금층을 증착하는 단계를 포함하는 것을 특징으로 한다.In addition, the step of forming the aluminum alloy layer is deposited on the diffusion barrier film at a temperature of 150 to 250 ℃ by sputtering method of the aluminum alloy layer of 500 to 2000 kPa continuously in the same sputtering chamber temperature of 400 to 650 ℃ It characterized in that it comprises the step of depositing an aluminum alloy layer of 4500 to 6000Å.
본 발명에 따른 반도체 장치의 다층 배선 형성 방법에 있어서, 상기 비아 홀 및 상기 알루미늄 플러그는 서로 반대 극성의 감광막을 사용한 사진 식각공정에 의해 각각 형성되는 것을 특징으로 한다.In the method for forming a multilayer wiring of a semiconductor device according to the present invention, the via hole and the aluminum plug are each formed by a photolithography process using a photosensitive film of opposite polarity.
본 발명에 따른 반도체 장치의 다층 배선 형성 방법은 상기 제2 금속 배선을 형성하는 단계 전에 상기 알루미늄 플러그가 형성된 결과물을 430 내지 470℃의 온도에서 100 내지 200초 동안 열처리하는 단계; 및 상기 알루미늄 플러그 상에 형성된 산화막을 RF 스퍼터링 식각방법으로 제거하는 단계를 더 포함하는 것을 특징으로 한다.A method for forming a multilayer wiring of a semiconductor device according to the present invention may include: heat-treating a resultant product having the aluminum plug formed at a temperature of 430 to 470 ° C. for 100 to 200 seconds before forming the second metal wiring; And removing the oxide film formed on the aluminum plug by an RF sputtering etching method.
본 발명에 따른 반도체 장치의 다층 배선 형성 방법에 의하면, 텅스텐보다 비저항이 더 작은 알루미늄으로 플러그를 형성함으로써 배선 저항을 감소시켜 소자의 동작 속도를 빠르게 할 수 있을 뿐만 아니라 주울열의 발생에 의해 금속 배선이 단선되는 것을 방지할 수 있다. 즉, 소자의 전기적 특성 및 신뢰성을 향상시킬 수 있다.According to the method for forming a multilayer wiring of a semiconductor device according to the present invention, by forming a plug with aluminum having a lower resistivity than tungsten, the wiring resistance can be reduced to increase the operation speed of the device, and the metal wiring can be formed by the generation of joule heat. Disconnection can be prevented. That is, the electrical characteristics and the reliability of the device can be improved.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
도 2a 내지 도 2k는 본 발명에 따른 반도체 장치의 다층 배선 형성 방법을 설명하기 위한 단면도들이다.2A to 2K are cross-sectional views illustrating a method of forming a multilayer wiring of a semiconductor device according to the present invention.
도 2a는 제1 층간 절연막(21), 제1 확산 방지막(31), 제1 도전막(41), 제1 반사 방지막(51), 및 제1 감광막 패턴(61)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 반도체 기판(11) 상에 LPCVD-TEOS(low pressure chemical vapor deposition- tetra ethyl orthosilicate)막, BPSG(borophosphosilicate glass)막, 오존-BPSG막, O3-TEOS막, PE(plasma enhanced)-TEOS막, PSG(phosphosilicate glass)막, 과잉 실리콘 산화막, 및 질화 산화막 중에서 선택된 2개 이상의 막을 순차적으로 적층한다. 이어서, 실리카 슬러리(silica slurry)를 사용한 화학기계적 연마(chemical mechanical polishing; CMP)방법이나 CF4또는 CHF3가 함유된 기체를 사용한 에치 백(etch back) 방법으로 그 표면을 평탄화하여 제1 층간 절연막(21)을 형성한다.FIG. 2A illustrates the steps of forming the first interlayer insulating film 21, the first diffusion barrier film 31, the first conductive film 41, the first antireflection film 51, and the first photoresist film pattern 61. It is a section for. First, a low pressure chemical vapor deposition-tetraethyl orthosilicate (LPCVD-TEOS) film, a borophosphosilicate glass (BPSG) film, an ozone-BPSG film, an O3-TEOS film, and a plasma enhanced (TEOS) film on the semiconductor substrate 11 are formed. Two or more films selected from a PSG (phosphosilicate glass) film, an excess silicon oxide film, and a nitride oxide film are sequentially stacked. The first interlayer insulating film is then planarized by chemical mechanical polishing (CMP) using a silica slurry or by an etch back method using a gas containing CF 4 or CHF 3. 21 is formed.
다음에, 상기 제1 층간 절연막(21) 상에 300Å의 티타늄(Ti)막과 700Å의 질화 티타늄(TiN)막이 순차적으로 적층된 제1 확산 방지막(31)을 형성한다. 계속해서, Al-0.5%Cu막, Al-1%Si-0.5%Si막, 및 Al-1%Si막 중에서 선택된 어느 하나의 막을 인-시튜(in-situ) 방법으로 상기 제1 확산 방지막(31) 상에 5000 내지 8000Å의 두께만큼 형성하여 제1 도전막(41)을 형성한다.Next, a first diffusion barrier layer 31 is formed on the first interlayer insulating layer 21 in which a 300 티타늄 titanium (Ti) film and a 700 Å titanium nitride (TiN) film are sequentially stacked. Subsequently, one of the Al-0.5% Cu film, the Al-1% Si-0.5% Si film, and the Al-1% Si film is selected by the in-situ method. 31 to form a first conductive film 41 by a thickness of 5000 to 8000 Å.
순수한 알루미늄을 도전막으로 사용할 경우에는 다음과 같은 몇 가지 문제점이 발생하기 때문에 상기와 같이 구리나 실리콘이 소량 첨가된 알루미늄 합금을 도전막으로 사용한다. 첫째, 알루미늄의 녹는점이 660℃ 로서 비교적 낮기 때문에 고온 후속 공정을 진행시킬 수 없다. 둘째, 300℃ 근방의 낮은 공정 온도(processing temperature)에서도 힐락(hillock)이 형성된다. 셋째, 실리콘과의 공정 온도(eutectic temperature)가 577℃로서 비교적 낮아 얕은 접합(shallow junction)의 경우 알루미늄 스파이킹(spiking) 현상에 의한 전기적 단락(short)이 발생하기 쉽다. 넷째, 전자 이동 현상(electromigration effect)이 발생하기 쉽다.When using pure aluminum as a conductive film, some problems occur as follows. Therefore, an aluminum alloy containing a small amount of copper or silicon is used as the conductive film as described above. First, since the melting point of aluminum is relatively low at 660 ° C., the high temperature subsequent process cannot be advanced. Second, hillocks are formed even at low processing temperatures around 300 ° C. Third, the process temperature (eutectic temperature) with the silicon is relatively low as 577 ° C, and in the case of shallow junctions, electrical shorts due to aluminum spiking are likely to occur. Fourth, an electromigration effect is likely to occur.
이어서, 상기 제1 도전막(41) 두께의 5 내지 20%의 두께를 갖도록 상기 제1 도전막(41) 상에 질화 티타늄(TiN)으로 이루어진 제1 반사 방지막(51)을 형성한다. 다음에, 상기 제1 반사 방지막(51)의 소정 영역을 노출시키도록 상기 제1 반사 방지막(51) 상에 제1 감광막 패턴(61)을 형성한다.Subsequently, a first anti-reflection film 51 made of titanium nitride (TiN) is formed on the first conductive film 41 to have a thickness of 5 to 20% of the thickness of the first conductive film 41. Next, a first photosensitive film pattern 61 is formed on the first antireflection film 51 to expose a predetermined region of the first antireflection film 51.
도 2b는 제1 금속 배선(47)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 상기 제1 감광막 패턴(61)을 식각 마스크로 하여 상기 제1 층간 절연막(21)이 노출되도록 상기 제1 반사 방지막(51), 상기 제1 도전막(41), 및 상기 제1 확산 방지막(31)을 순차적으로 이방성 식각하여 제1 반사 방지막 패턴(51a), 제1 도전막 패턴(41a), 및 제1 확산 방지막 패턴(31a)으로 이루어진 제1 금속 배선(47)을 형성한다. 여기서, 상기 이방성 식각은 BCl3또는 Cl2를 함유하는 기체를 사용하는 반응성 이온 식각 방법으로 행한다. 다음에, O2플라즈마를 이용하여 상기 제1 감광막 패턴(61)을 제거한 후, 세정 용액으로 상기 제1 감광막 패턴(61)이 제거된 결과물을 세정한다.2B is a cross-sectional view for explaining a step of forming the first metal wiring 47. First, the first anti-reflection film 51, the first conductive film 41, and the first diffusion barrier layer are exposed so that the first interlayer insulating layer 21 is exposed using the first photoresist pattern 61 as an etch mask. Anisotropic etching of the 31 is sequentially performed to form the first metal wiring 47 including the first antireflection film pattern 51a, the first conductive film pattern 41a, and the first diffusion barrier film pattern 31a. Here, the anisotropic etching is performed by a reactive ion etching method using a gas containing BCl 3 or Cl 2 . Next, after the first photoresist pattern 61 is removed using an O 2 plasma, the resultant from which the first photoresist pattern 61 is removed is cleaned with a cleaning solution.
도 2c는 제2 층간 절연막(71) 및 평탄화층(81)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 상기 제1 금속 배선(47)이 형성된 결과물 전면에 PE-TEOS또는 과잉 실리콘 산화물로 이루어진 제2 층간 절연막(71)을 1000 내지 5000Å의 두께로 형성한다. 이어서, 상기 제2 층간 절연막(71) 상에 4000 내지 5000Å의 두께를 갖는 SOG막을 도포하고 400 내지 450℃ 및 질소 분위기에서 30 내지 60초 동안 열처리한다. 다음에, CF4플라즈마, CHF3플라즈마, 및 Ar 플라즈마 중에서 선택된 어느 하나의 플라즈마를 이용하여 상기 제2 층간 절연막(71)이 노출되도록 상기 SOG막을 에치 백(etch back)하여 평탄화층(81)을 형성한다.2C is a cross-sectional view for explaining a step of forming the second interlayer insulating film 71 and the planarization layer 81. First, a second interlayer insulating film 71 made of PE-TEOS or excess silicon oxide is formed on the entire surface of the resultant product on which the first metal wiring 47 is formed to have a thickness of 1000 to 5000 kV. Subsequently, an SOG film having a thickness of 4000 to 5000 kPa is coated on the second interlayer insulating film 71 and heat-treated at 400 to 450 ° C. and nitrogen atmosphere for 30 to 60 seconds. Next, the SOG film is etched back to expose the second interlayer insulating film 71 using any one selected from among CF 4 plasma, CHF 3 plasma, and Ar plasma, and the planarization layer 81 is then etched back. Form.
도 2d는 제3 층간 절연막(91) 및 제2 감광막 패턴(101)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 상기 평탄화층(81)이 형성된 결과물 상에 PE-TEOS 또는 과잉 실리콘 산화물로 이루어진 제3 층간 절연막(91)을 1000 내지 5000Å의 두께를 갖도록 형성한다. 이어서, 상기 제1 금속 배선(47) 상부의 상기 제3 층간 절연막(91)이 노출되도록 상기 제3 층간 절연막(91) 상에 제2 감광막 패턴(101)을 형성한다.2D is a cross-sectional view for describing a step of forming the third interlayer insulating film 91 and the second photosensitive film pattern 101. First, the third interlayer insulating film 91 made of PE-TEOS or excess silicon oxide is formed on the resultant formed flattening layer 81 to have a thickness of 1000 to 5000 kPa. Subsequently, a second photoresist layer pattern 101 is formed on the third interlayer insulating layer 91 to expose the third interlayer insulating layer 91 on the first metal wire 47.
도 2e는 비아 홀(h)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 상기 제1 반사 방지막 패턴(51a)이 노출되도록 상기 제2 감광막 패턴(101)을 식각 마스크로 하여 상기 제3 층간 절연막(91) 및 제2 층간 절연막(71)을 순차적으로 이방성 식각함으로써 제3 층간 절연막 패턴(91a) 및 제2 층간 절연막 패턴(71a)을 형성한다. 따라서, 상기 제1 반사 방지막 패턴(51a)이 노출된 비아 홀(via hole, h)이 형성된다. 여기서, 상기 이방성 식각은 CF4플라즈마, CHF3플라즈마, 및 Ar 플라즈마 중에서 선택된 어느 하나의 플라즈마를 사용하여 행한다.2E is a cross-sectional view for describing a step of forming the via hole h. First, the third interlayer insulating film 91 and the second interlayer insulating film 71 are sequentially anisotropically etched using the second photoresist film pattern 101 as an etch mask so that the first anti-reflection film pattern 51a is exposed. The third interlayer insulating film pattern 91a and the second interlayer insulating film pattern 71a are formed. Therefore, a via hole h is formed through which the first anti-reflection film pattern 51a is exposed. Here, the anisotropic etching is performed using any one plasma selected from CF 4 plasma, CHF 3 plasma, and Ar plasma.
도 2f는 제2 확산 방지막(111), 알루미늄 합금막(121), 및 제2 반사 방지막(131)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 상기 제2 감광막 패턴(101)을 O2플라즈마를 이용하여 스트립(strip)한다. 다음에, 콘택 저항을 낮추기 위한 전처리(pre-treatment) 공정으로서 상기 결과물을 430 내지 470℃의 온도에서 100 내지 200초 동안 열처리하여 탈기체(degassing) 처리를 한 후, 노출된 상기 제1 반사 방지막 패턴(51a) 상에 100 내지 500Å의 두께로 형성된 산화막을 제거하기 위하여 RF 스퍼터링 식각을 행한다. 이어서, 상기 결과물 전면에 티타늄(Ti)으로 이루어진 제2 확산 방지막(111)을 400 내지 700Å의 두께로 형성한다.2F is a cross-sectional view for describing a step of forming the second diffusion barrier film 111, the aluminum alloy film 121, and the second antireflection film 131. First, the second photoresist pattern 101 is stripped using O 2 plasma. Next, as a pre-treatment process to lower the contact resistance, the resultant is subjected to a degassing treatment by heat treatment at a temperature of 430 to 470 ° C. for 100 to 200 seconds, and then the exposed first anti-reflection film RF sputtering etching is performed to remove the oxide film formed to a thickness of 100 to 500 Å on the pattern 51a. Subsequently, a second diffusion barrier layer 111 made of titanium (Ti) is formed on the entire surface of the resultant to have a thickness of 400 to 700 GPa.
계속해서, Al-0.5%Cu막, Al-1%Si-0.5%Si막, 및 Al-1%Si막 중에서 선택된 어느 하나의 막을 인-시튜(in-situ) 방법으로 상기 제2 확산 방지막(11) 상에 5000 내지 8000Å의 두께만큼 형성함으로써 알루미늄 합금층(121)을 형성한다. 여기서, 상기 알루미늄 합금층(121)은 먼저 상기 제2 확산 방지막(111) 상에 150 내지 250℃의 온도에서 스퍼터링 방법으로 500 내지 2000Å의 알루미늄 합금층을 증착한 후 연속적으로 동일한 스퍼터링 챔버 내에서 400 내지 650℃의 온도에서 4500 내지 6000Å의 알루미늄 합금층을 증착함으로써 형성된다.Subsequently, any of the films selected from Al-0.5% Cu film, Al-1% Si-0.5% Si film, and Al-1% Si film is formed by the in-situ method. 11) The aluminum alloy layer 121 is formed by forming a thickness of 5000 to 8000 kPa on. Here, the aluminum alloy layer 121 is first deposited on the second diffusion barrier layer 111 by a sputtering method at a temperature of 150 to 250 ℃ aluminum alloy layer of 500 to 2000Å and 400 continuously in the same sputtering chamber It is formed by depositing an aluminum alloy layer of 4500 to 6000 kPa at a temperature of from 650 캜.
도 2g는 제3 감광막 패턴(141)을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로, 상기 제2 반사 방지막(131) 상에 제3 감광막을 형성한 후 사진 공정으로 상기 비아 홀(h) 상부에 상기 비아 홀(h)의 폭보다 0.1 내지 0.3㎛ 큰 폭을 갖는 제3 감광막 패턴(141)을 형성한다. 이 때, 상기 제3감광막은 상기 제2 감광막과는 반대되는 극성, 예컨대 상기 제2 감광막이 음성형(negative type)일 때는 양성형(positive type)인 것이 바람직하다. 왜냐하면, 상기 제2 감광막 패턴(101)을 형성하는 데 사용된 레티클(reticle)을 그대로 상기 제3 감광막 패턴(141)을 형성하는 데 사용하되, 단지 노광 시간만을 조절함으로서 용이하게 상기 제3 감광막 패턴(141)의 폭을 상기 비아 홀(h)의 폭보다 크게 할 수 있기 때문이다.2G is a cross-sectional view for describing a step of forming the third photosensitive film pattern 141. Specifically, after forming a third photoresist film on the second anti-reflection film 131, a third process having a width of 0.1 to 0.3㎛ larger than the width of the via hole (h) on the via hole (h) by a photographic process The photosensitive film pattern 141 is formed. In this case, the third photoresist film is preferably of a positive type opposite to the second photoresist film, for example, when the second photoresist film is a negative type. This is because the reticle used to form the second photoresist pattern 101 is used to form the third photoresist pattern 141 as it is, but is easily controlled by only controlling the exposure time. This is because the width of 141 can be made larger than the width of the via hole h.
도 2h는 알루미늄 플러그(127)를 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 상기 제3 감광막 패턴(141)을 식각 마스크로 하여 상기 제3 층간 절연막 패턴(91a)이 노출되도록 상기 제2 반사 방지막(131), 상기 알루미늄 합금층(121), 및 상기 제2 확산 방지막(111)을 순차적으로 이방성 식각함으로써 제2 반사 방지막 패턴(131a), 알루미늄 합금층 패턴(121a), 및 제2 확산 방지막 패턴(111)으로 이루어진 알루미늄 플러그(127)를 형성한다. 이어서, O2플라즈마를 사용하여 상기 제3 감광막 패턴(141)을 제거한다.2H is a cross-sectional view for explaining a step of forming the aluminum plug 127. First, the second anti-reflection film 131, the aluminum alloy layer 121, and the second diffusion barrier layer are exposed so that the third interlayer insulating layer pattern 91a is exposed using the third photoresist pattern 141 as an etching mask. By anisotropically etching the 111, an aluminum plug 127 including the second antireflection film pattern 131a, the aluminum alloy layer pattern 121a, and the second diffusion barrier film 111 is formed. Subsequently, the third photoresist pattern 141 is removed using an O 2 plasma.
도 2i는 제4 층간 절연막(141)을 형성하는 단계를 설명하기 위한 단면도로서, 구체적으로, 상기 제3 감광막 패턴(141)이 제거된 결과물 전면에 TEOS를 10000 내지 15000Å의 두께로 증착하여 제4 층간 절연막(141)을 형성한다.FIG. 2I is a cross-sectional view for describing a step of forming a fourth interlayer insulating layer 141. Specifically, TEOS is deposited on the entire surface of the resultant from which the third photoresist pattern 141 is removed to have a thickness of 10000 to 15000 μs. An interlayer insulating film 141 is formed.
도 2j는 제4 층간 절연막 패턴(141a)을 형성하는 단계를 설명하기 위한 단면도이다. 구체적으로, 연마압이 0.3 내지 0.5 kg/㎠, 회전 속도가 30 내지 40 rpm(revolutions per minute)되는 조건에서 화학 기계 연마(chemical-mechanical polishing, CMP) 방법으로 상기 알루미늄 합금층 패턴(121a)이 노출되도록 상기 제4 층간 절연막(141) 및 상기 제2 반사 방지막 패턴(131a)을 연마함으로써 제4 층간 절연막 패턴(141a)을 형성한다. 상기 연마가 끝난 후에는 초순수 : HF = 100 : 1 의 비율을 갖는 세정액에 10 내지 30 초 동안 반도체 기판을 침적(dipping)시켜 연마시 발생된 이 물질을 제거한 후 초순수로 세정하고 건조시키는 공정을 행한다.2J is a cross-sectional view for describing a step of forming the fourth interlayer insulating layer pattern 141a. Specifically, the aluminum alloy layer pattern 121a is formed by a chemical mechanical polishing (CMP) method under a polishing pressure of 0.3 to 0.5 kg / cm 2 and a rotational speed of 30 to 40 rpm (revolutions per minute). The fourth interlayer insulating layer pattern 141a is formed by polishing the fourth interlayer insulating layer 141 and the second anti-reflective layer pattern 131a so as to be exposed. After polishing, the semiconductor substrate is dipped in a cleaning solution having a ratio of ultrapure water: HF = 100: 1 for 10 to 30 seconds to remove foreign substances generated during polishing, followed by washing with ultrapure water and drying. .
도 2k는 제2 금속 배선(167)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저, 상기 제4 층간 절연막 패턴(141a)이 형성된 결과물 전면에 티타늄으로 이루어진 제3 확산 방지막, 알루미늄 합금으로 이루어진 제2 도전막, 및 티타늄 질화물로 이루어진 제3 반사 방지막을 순차적으로 형성한다. 이어서, BCl3또는 Cl2가 함유된 기체를 사용한 반응성 이온 식각 방법으로 상기 제3 반사 방지막, 상기 제2 도전막, 및 상기 제3 확산 방지막을 패터닝함으로써 제3 반사 방지막 패턴(171), 제2 도전막 패턴(161), 및 제3 확산 방지막 패턴(151)으로 이루어진 제2 금속 배선(167)을 상기 알루미늄 플러그(127)와 접촉되도록 형성한다.2K is a cross-sectional view for describing a step of forming the second metal wiring 167. First, a third diffusion barrier film made of titanium, a second conductive film made of aluminum alloy, and a third antireflection film made of titanium nitride are sequentially formed on the entire surface of the resultant product on which the fourth interlayer insulating film pattern 141a is formed. Then, the third anti-reflection film pattern 171, the second by patterning the third anti-reflection film and the second conductive film, and the film of the third diffusion to BCl 3, or reactive ion etching method using a gas containing Cl 2 The second metal wire 167 including the conductive layer pattern 161 and the third diffusion barrier layer pattern 151 is formed in contact with the aluminum plug 127.
본 발명은 상기 실시예들에만 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications are possible by those skilled in the art within the technical spirit of the present invention.
상술한 바와 같이 본 발명의 실시예에 의하면, 텅스텐보다 비저항이 더 작은 알루미늄으로 플러그를 형성함으로써 배선 저항을 감소시켜 소자의 동작 속도를 빠르게 할 수 있을 뿐만 아니라 주울열의 발생에 의해 금속 배선이 단선되는 것을 방지할 수 있다. 즉, 소자의 전기적 특성 및 신뢰성을 향상시킬 수 있다.As described above, according to the embodiment of the present invention, by forming a plug made of aluminum having a lower specific resistance than tungsten, the wiring resistance can be reduced to increase the operation speed of the device, and the metal wiring is disconnected due to the generation of joule heat. Can be prevented. That is, the electrical characteristics and the reliability of the device can be improved.
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