KR0165379B1 - Layer wiring method of semiconductor device - Google Patents

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KR0165379B1 KR1019950008511A KR19950008511A KR0165379B1 KR 0165379 B1 KR0165379 B1 KR 0165379B1 KR 1019950008511 A KR1019950008511 A KR 1019950008511A KR 19950008511 A KR19950008511 A KR 19950008511A KR 0165379 B1 KR0165379 B1 KR 0165379B1
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Abstract

금속층과 기판사이의 전기적 접촉을 위한 콘택, 또는 금속층과 다른 금속층 사이의 전기적 접촉을 위한 비아콘택을 형성하기 위한 반도체장치의 층간접속방법에 대해 기재되어 있다.An interlayer connection method of a semiconductor device for forming a contact for electrical contact between a metal layer and a substrate, or a via contact for electrical contact between a metal layer and another metal layer is described.

하부 도전층 상에 층간절연층을 형성하는 제1공정, 상기 층간절연층을 부분적으로 식각함으로써, 상기 하부 도전층의 일부표면을 노출시키는 개구부를 형성하는 제2공정, 상기 개구부를 텅스텐으로 플럭하는 제3공정, 및 결과물 전면에, 알루미늄 또는 알루미늄합금을 플로우하는 제4공정을 포함하는 것을 특징으로 한다.A first step of forming an interlayer insulating layer on the lower conductive layer, a second step of forming an opening exposing a part surface of the lower conductive layer by partially etching the interlayer insulating layer, and fusing the opening with tungsten And a fourth step of flowing aluminum or an aluminum alloy on the third step and the resultant entire surface.

따라서, 콘택홀 또는 비아홀의 주의에 단차가 없이 평탄한 금속층을 형성할 수 있고, 홀을 완전히 채움으로써 보이드를 방지할 수 있게 된다.Therefore, a flat metal layer can be formed without the step of paying attention to contact holes or via holes, and voids can be prevented by filling the holes completely.

Description

반도체장치의 층간접솝방법Indirect Method of Layer in Semiconductor Device

제1도는 종래 일 방법에 의한 반도체장치의 층간접속 방법을 설명하기 위해 도시한 단면도이다.1 is a cross-sectional view illustrating a method for connecting an interlayer of a semiconductor device according to a conventional method.

제2a도 및 제2b도느 종래 다른 방법에 의한 반도체장치의 층간접속방법을 설명하기 위해 도시한 단면도이다.2A and 2B are cross-sectional views for explaining the interlayer connection method of a semiconductor device by another conventional method.

제3도는 종래 또 다른 방법에 의한 반도체장치의 충간접속방법을 설명하기 위해 도시한 단면도이다.3 is a cross-sectional view for explaining a method of connecting a semiconductor device according to another conventional method.

제4a도 내지 제 4d도는 본 발명의 제1 실시예에 의한 반도체장치의 층간접속방법을 설명하기 위해 도시한 단면도들이다.4A to 4D are cross-sectional views illustrating an interlayer connection method of a semiconductor device in accordance with a first embodiment of the present invention.

제5도는 본 발며의 제2 실시예에 의한 반도체장치의 층간접속방법을 설명하기 위해 도시한 단면도이다.5 is a cross-sectional view for explaining the interlayer connection method of the semiconductor device according to the second embodiment of the present invention.

제6도는 본 발명의 제3 실시예에 의한 반도체장치의 층간접속방법을 설명하기 위해 도시한 단면도이다.FIG. 6 is a cross-sectional view for explaining the interlayer connection method of the semiconductor device according to the third embodiment of the present invention.

본 발명은 반도체장치의 제조방법에 관한 것으로, 특히 금속층과 기판 사이의 전기적 접촉, 또는 금속층과 다른 금속층 사이의 전기적 접촉을 위한 반도체장치의 층간접속방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to an interlayer connection method of a semiconductor device for electrical contact between a metal layer and a substrate, or between a metal layer and another metal layer.

집적회로는 반도체기판 상에 형성된 절연층들에 의해 전기적으로 분리된 도전층을 가진다. 상부의 금속층은 기판, 또는 하나 또는 그 이상의 도전층과 전기적으로 접촉을 해야하는데, 적절한 전기적 접촉이 이루어지지 않으면 집적회로는 실패하게 된다.An integrated circuit has a conductive layer electrically separated by insulating layers formed on a semiconductor substrate. The upper metal layer must be in electrical contact with the substrate, or with one or more conductive layers, and the integrated circuit will fail unless proper electrical contact is made.

기판 또는 도전층에 전기적 접촉을 만들어 주는 일반적인 방법은, 절연층 또는 기판 상부에 형성된 막들에 기판영역을 노출시키는 구멍(hole)을 만들어 준 다음, 금속 도전물질을 증착하여 홀을 채우는 것이다.A common method of making electrical contact to a substrate or conductive layer is to make holes in the insulating layer or films formed on the substrate to expose the substrate region and then fill the holes by depositing a metal conductive material.

그러나, 이러한 기술은 홀의 직경이 충분히 클 경우에는 기판에 전기적 접촉을 용이하게 제공할 수 있으나, 홀의 폭이 너무 작으면, 도전물질이 기판까지 도달하지 못하게 되어, 도전층과 기판사이에 전기적 접촉이 이루어지지 않는다.However, this technique can easily provide electrical contact to the substrate if the diameter of the hole is large enough, but if the width of the hole is too small, the conductive material will not reach the substrate, and electrical contact between the conductive layer and the substrate will not be established. Not done.

반도체장치의 집적화에 따라 금속배선의 폭과 배선간의 간격도 좁아지게 되었고, 따라서 콘택홀과 비아홀의 크기도 작아지게 되었다. 고집적회로의 제조공정에서는 1㎛ 또는 그 이하의 선폭이 요구되므로, 콘택홀의 크기도 극도로 작아지게 되어 반도체기판과 도정층 사이의 접속 및 상부 금속층으로부터 하부 금속층 사이의 접속이 매우 어렵다.With the integration of semiconductor devices, the width of the metal wirings and the spacing between the wirings are also narrowed, and thus the sizes of the contact holes and the via holes are also reduced. Since the line width of 1 탆 or less is required in the manufacturing process of the integrated circuit, the size of the contact hole is extremely small, so that the connection between the semiconductor substrate and the conductive layer and the connection between the upper metal layer and the lower metal layer are very difficult.

금속배선의 폭과 간격, 그리고 콘택이나 비아의 크기가 작아진 반면, 게이트와 금속층 사이의 절연막(inter Ploy- Metal Dielectric, 이하 PMD라 함)그리고 금속층과 다른 금속층 사이의 절연막(Inter Metal Dilectric, 이하 IMD라 함)의 두께는 낮아지지 않고, 오히려 기생용량을 줄이기 위해 뚜꺼워 진다. 따라서, 어스펙트 비(aspect ratio: 층간절연막의 두께/콘택홀 크기로서 콘택 필링(contact filling)의 어려움의 정도를 나타내며, 값이 클수록 콘택 필링 어려워짐)가 크게 증가하게 된다.While the width and spacing of the metal wirings and the size of the contacts or vias are reduced, the inter-layer dielectric (hereinafter referred to as PMD) between the gate and the metal layer and the intermetal dielectric (hereinafter referred to as PMD) The thickness of the IMD) is not lowered, but rather thickened to reduce the parasitic capacity. Therefore, the aspect ratio (the thickness of the interlayer insulating film / the size of the contact hole represents the degree of difficulty of contact filling, and the larger the value becomes, the more difficult the contact filling is).

이러한 큰 어스펙트 비를 극복하면서 층간접속을 형성하기 위한 방법이 제시되었는데, 이는 플로우(flow)금속으로 홀을 채워주는 방법과, 플럭(plug)과 금속 스퍼터 (sputter)를 혼합하여 사용하는 방법이다.Overcoming such a large aspect ratio, a method for forming an interlayer connection has been proposed, which is a method of filling a hole with a flow metal and using a mixture of a plug and a metal sputter. .

제1도는 알루미늄 플로우를 이용한 종래의 층간접속방법을 설명하기 위한 단면도이다.1 is a cross-sectional view for explaining a conventional interlayer connection method using an aluminum flow.

제1도를 참조하며느 층간절연막(20)및 콘택홀이 형성되어 있는 반도체기판에, 챔버(chamber) 내의 온도를 약 560℃로 하고, 척(chuck)의 온도를 490℃로 하여, 기판에 전체적으로 알루미늄(40)을 증착함으로써, 알루미늄이 층간절연막(20)의 표면과 콘택홀의 내부에 증착되어, 기판과 전기적 접속을 형성하게 된다.Referring to FIG. 1, a semiconductor substrate having an interlayer insulating film 20 and a contact hole formed therein, the temperature in the chamber is about 560 ° C, and the chuck temperature is about 490 ° C. By depositing the aluminum 40 as a whole, aluminum is deposited on the surface of the interlayer insulating film 20 and inside the contact hole to form an electrical connection with the substrate.

그러나, 콘택홀의 크기는 서브- 미크론(sub - micron) 급이기 때문에, 알루미늄이 콘택홀을 완전히 못하게 된다. 따라서, 콘택홀의 측벽에서 일부 도전층이 얇아지게 되어 전기적 통로의 차단, 또는 반대로 과도전류 집중현상을 야기한다.However, since the size of the contact hole is sub-micron, aluminum does not completely close the contact hole. As a result, some of the conductive layers become thinner on the sidewalls of the contact holes, causing the blocking of electrical passages, or conversely, transient concentrations.

제2a도 및 제2b도는 플럭과 스퍼터를 혼합하여 사용한 종래의 층간접속방법을 설명하기 위한 단면도들이다.2A and 2B are cross-sectional views illustrating a conventional interlayer connection method using a mixture of a floc and a sputter.

제2a도를 참조하면, 절연층(20) 및 콘택홀이 형성되어 있는 반도체기판 전면에 텅스텐을 침적한 후, 결과물 전면에 에치백을 실시하여 상기 콘택홀에 플럭(30)을 형성한다.Referring to FIG. 2A, tungsten is deposited on the entire surface of the semiconductor substrate on which the insulating layer 20 and the contact hole are formed, followed by etching back on the entire surface of the resultant to form a floc 30 in the contact hole.

이때, 콘택홀의 내부가 텅스텐으로 채워지면서 콘택홀의 측벽에도 텅스텐이 일부 남게 된다. 따라서, 텅스텐 에치백 공정시, 콘택홀의 측벽에 잔여 텅스텐을 제거하기 위하여 오버에치(over etch)하게 되는데, 이때 콘택홀 측벽에 남아 있던 잔여 텅그텐이 제거됨과 동시에 콘택홀내에 플럭으로 채워졌던 텅스텐의 일부도 함께 제거됨으로써, 콘택홀이 완전히 채워지지 않은 상태로 남아있게 된다.At this time, as the inside of the contact hole is filled with tungsten, some of the tungsten remains on the sidewall of the contact hole. Therefore, during the tungsten etchback process, overetch is performed to remove residual tungsten on the sidewall of the contact hole, in which the remaining tungsten remaining on the contacthole sidewall is removed and the tungsten filled with the floc in the contacthole is removed. A portion of is also removed, leaving the contact hole completely unfilled.

텅스텐 플럭이 형성된 결과물 전면에, 금속, 예컨대 알루미늄(Al)을 스퍼터하면, 채워지지 않은 콘택홀로 인해 알루미늄(40)도포 프로파일은 제2a도와 같게 되어 콘택홀 부위에 귀각을 갖게 된다.When sputtering a metal, such as aluminum (Al), on the entire surface of the resultant tungsten floc, the unfilled contact hole makes the aluminum 40 coating profile equal to that of FIG.

제2b도를 참조하면, 알루미늄(40)이 스퍼터된 결과물 전면에 층간 절연막(50)을 짐적시키면, 제2a도에서 생긴 귀각때문에 보이드(void)가 발생하여 누설전류를 야기시키고, 반도체소자의 신뢰도를 크게 저하시킨다.Referring to FIG. 2B, when the interlayer insulating film 50 is deposited on the entire surface of the aluminum 40 sputtered, voids are generated due to the incidence generated in FIG. 2A, causing leakage current, and the reliability of the semiconductor device. Greatly decreases.

제3도는 적층 비아콘택(stacked via contact)을 형성한 경우의 단면도로서, 도면부호 20a 및 20b는 다층 배선구조에서의 층간절연막을, 30a 및 30b는 플럭을, 그리고 40a 및 40b는 알루미늄 배선층을 각각 나타낸다.3 is a cross sectional view of a stacked via contact, in which reference numerals 20a and 20b denote interlayer insulating films in a multilayer wiring structure, 30a and 30b denote flocks, and 40a and 40b denote aluminum interconnect layers, respectively. Indicates.

제3도를 참조하면, 다층 배선구조의 경우 보이드가 더욱 심하게 유발됨을 알 수 있다. 제1도 내지 제3도에 있어서, 미설명된 도면부호 10은 반도체기판을 나타내고, 12는 필드 산화막을 나타낸다.Referring to FIG. 3, it can be seen that voids are caused more severely in the case of a multilayer wiring structure. In Figs. 1 to 3, reference numeral 10 denotes a semiconductor substrate, and 12 denotes a field oxide film.

따라서, 본 발명의 목적은 콘택홀 또는 비아홀의 주위에 귀각이 발생하지 않도록 하는 반도체장치의 층간접속방법을 제공함에 있다.Accordingly, it is an object of the present invention to provide an interlayer connection method of a semiconductor device in which an ear is not generated around a contact hole or a via hole.

본 발명의 다른 목적은 콘택홀을 완전하게 채워줌으로써 보이드를 방지할 수 있는 반도체장치의 층간접속방법을 제공함에 있다.Another object of the present invention is to provide an interlayer connection method of a semiconductor device which can prevent voids by completely filling contact holes.

상기 목적을 달성하기 위한 본 발명에 의한 반도체장치의 층간접속방법은,The interlayer connection method of a semiconductor device according to the present invention for achieving the above object,

하부 도전층을 덮는 층간절연층을 형성하는 제1 공정: 상기 층간절연층을부분적으로 식각함으로써, 상기 하부 도전층의 일부 표면을 노출시키는 콘택홀을 형성하는 제2 공정: 상기 개구부를 텅스텐으로 플럭하는 제3 공정: 및결과물 전면에, 알루미늄 또는 알루미늄 합금을 플로우함으로써, 상기 하부 도전층과 접속된 상부 도저층을 형성하는 제4 공정을 포함하는 것을 특징으로 한다.A first step of forming an interlayer insulating layer covering a lower conductive layer: A second step of forming a contact hole exposing a part surface of the lower conductive layer by partially etching the interlayer insulating layer: Flushing the opening with tungsten And a fourth step of forming an upper doser layer connected to the lower conductive layer by flowing aluminum or an aluminum alloy over the entire surface of the resultant.

상기 하부 도전층은 불순물이 도우프된 반도체기판 또는 금속물질로된 도전층을 나타낸다.The lower conductive layer represents a conductive substrate made of a semiconductor substrate or a metal material doped with impurities.

여기서, 상기 하부 도전층이 불순물이 도우프된 반도체기판일 경우 상기 제1 공정은, 하부 도전층 상에 산화막을 침적하는공정과, 상기 산화막 상에 BPSG(Boron-Phosphorus Silicate Glass)를 침적하는 공정, 및 결과물을 평탄화시키는 공정으로 진행된다.Here, when the lower conductive layer is a semiconductor substrate doped with an impurity, the first step includes depositing an oxide film on the lower conductive layer and depositing BPSG (Boron-Phosphorus Silicate Glass) on the oxide film. And the process for flattening the resultant.

그리고, 상기 하부 도전층이 금속일 경우 상기 제1 공정은, 하부 도전층 상에 PE-TEOS(Plasma Enhanced Tetraethyl orthosilicate)를 침적하는 공정, 상기 PE-TEOS 상에 SOG(Spin-on Glass)를 코팅하는 공정, 상기 OSG상에 PE-TEOS를 재침적하는 공정 및 결과물을 평탄화시키는 공정으로 진행된다.In addition, when the lower conductive layer is a metal, the first process may include depositing plasma enhanced tetraethyl orthosilicate (PE-TEOS) on the lower conductive layer, and coating spin-on glass (SOG) on the PE-TEOS. Process to re-deposit PE-TEOS on the OSG and to planarize the resultant.

상기 제2 공정 후, 상기 개구부 내에 티타늄(Ti) 또는 티타늄 나이트라이드(Tin)로 장벽층을 형성하는 공정을 더 포함할 수도 있다.After the second process, the method may further include forming a barrier layer of titanium (Ti) or titanium nitride (Tin) in the opening.

또한, 상기 제3 공정은, 개구부가 형성되어 있는 결과물 전면에 텅스텐을 증착하는 공정과, 상기 텅스텐을 RF 스퍼터(RF sputter)식각법으로 에치하는 공정으로 진행된다.In addition, the third process includes a process of depositing tungsten on the entire surface of the resultant in which the opening is formed, and the process of etching the tungsten by RF sputter etching.

또한, 상기 제4 공정 후, 상기 알루미늄 또는 알루미늄 합금 상에 티타늄 나이트라이드를 이용하여 캐핑층(capping layer)을 형성하는 공정을 더 포함할 수도 있다.The method may further include forming a capping layer using titanium nitride on the aluminum or the aluminum alloy after the fourth process.

본 발며은, 텅스텐을 이용하여 콘택홀 내에 플럭을 형성한 후, 알루미늄 또는 알루미늄 합금을 플로우함으로써, 콘택홀 또는 비아홀 주위에 귀각의 발생을 방지하고, 콘택홀 또는 비아홀을 완전히 채움으로써 소자의 특성을 향상시킬 수 있다.The present invention uses a tungsten to form a floc in the contact hole, and then flows aluminum or aluminum alloy to prevent the occurrence of incidence around the contact hole or via hole, and completely fills the contact hole or via hole, thereby improving the characteristics of the device. Can be improved.

이하, 첨부함 도면을 참조하여 본 발명을 더욱 상세히 설명하기로 한다.Hereinafter, the present invention will be described in more detail with reference to the accompanying drawings.

제4a도 내지 제6도는 본 발명에 의한 층간접속방법을 성명하기 위해 도시된 단면도들로서, 제4a도 내지 제4d도는 본 발명에 의한 층간접속방법의 제1 실시예를, 제5도는 제2실시예를, 제6도는 제3실시예를 설명하기 위해 각각 도시된 단면도들이다, 참조하는 도면들에 있어서, 제1도 내지 제3도와 동일한 부호는 동일한 부분을 나타낸다.4A to 6 are cross-sectional views for explaining the interlayer connection method according to the present invention. FIGS. 4A to 4D are a first embodiment of the interlayer connection method according to the present invention, and FIG. 5 is a second embodiment. For example, FIG. 6 is a cross-sectional view respectively shown to describe the third embodiment. In the drawings to which reference is made, the same reference numerals as those in FIGS. 1 to 3 denote the same parts.

제1실시예First embodiment

본 발명의 제1 실시예는 (a) 콘택홀 형성공정, (b) 텅스텐 플럭 형성공정,(c) 알루미늄 플로우공정으로 진행된다.The first embodiment of the present invention proceeds to (a) contact hole forming step, (b) tungsten floc forming step, and (c) aluminum flow step.

제4a도는 단위소자의 형성공정을 도시한 것으로서, 이는 반도체기판(10)을 활성영역 및 비활성영역으로 한정하는 필드산화막(12)을 형성하는 제1 공정, 반도체기판의 상기 활성영역에 소오스영역(14), 드레인영역(16) 및 게이트전극(18)으로 이루어진 트랜지스터를 형성하는 제2 공정으로 진행된다.FIG. 4A shows a process of forming a unit element, which is a first step of forming a field oxide film 12 which defines a semiconductor substrate 10 into an active region and an inactive region, and a source region in the active region of the semiconductor substrate. 14), and proceeds to the second process of forming a transistor consisting of the drain region 16 and the gate electrode 18.

제4b도는 층간절연층(20) 및 콘택홀(22)을 형성하는 공정을 도식한 곳으로서, 이는 단위소자가 형성되어 있는 결과물 상에 층간절연층(20)을 형성하는, 이는 단위소자가 형성되어 있는 결과물 상에 층간절연층(20)을 형성하는 제1공정, 콘택홀 형성을 위한 감광막 패턴(도시되지 않음)을 형성하는 제2 공정 및 콘택홀(22)을 형성하는 제3 공정으로 진행된다.4B illustrates a process of forming the interlayer insulating layer 20 and the contact hole 22, which forms the interlayer insulating layer 20 on the resultant product on which the unit devices are formed. The first step of forming the interlayer insulating layer 20 on the resultant, the second step of forming a photoresist pattern (not shown) for forming the contact hole, and the third step of forming the contact hole 22. do.

구체적으로, 상기 제1 공정은 게이트전극, 소오스영역/ 드레인영역, 또는 다른 하부 도전층과 이후에 형성될 금속층을 전기적으로분리하기 위하여, 단위소자가 형성되어 있는 결과물 전면에, 예컨대 고온산화막(HTO), 저온산화막(LTO) 등의 실리콘산화막을 2,500Å 정도의 두께로 침적하는 공정과, 상기 실리콘 산화막 상에, 예컨대 BPSG를 14,000Å정도의 두께로 침적하는 공정, 상기 BPSG를 화학적-물리적 연마(Chemical Mechanical Polishing: 이하 CMP라 칭함) 방법을 사용하여 평탄화하여 실리콘 산화막과 BPSG로 이루어진 층간절연층(20)을 형성하는 공정으로 진행된다.Specifically, in the first process, in order to electrically separate a gate electrode, a source region / drain region, or another lower conductive layer from a metal layer to be formed later, a high temperature oxide film (HTO) ) And depositing a silicon oxide film such as a low temperature oxide film (LTO) to a thickness of about 2,500 kPa, depositing a BPSG to a thickness of about 14,000 kPa on the silicon oxide film, and chemically-physically polishing the BPSG ( Chemical Mechanical Polishing (hereinafter referred to as CMP) method is used to planarize to form an interlayer insulating layer 20 made of a silicon oxide film and BPSG.

그리고, 콘택홀 형서을 위한 감광막 패턴(도시되지 않음)을 형성하는 상기 제2 공정은, 상기 층간절연층(20) 위에 , 예컨대 포토레지스트와 같은 감광물질을 도포한 후 사진식각공정을 행하여 콘택홀 형서을 위한 감광막패턴(도시되지 않음)을 형성하는 공정으로 진행되고, 상기 제3 공정은 상기 감광막패턴을 식각마스크로 하여 상기 층간절연층(20)을 이방성식각함으로써 콘택홀(22)을 형성하는 공정으로 진행된다.In the second process of forming a photoresist pattern (not shown) for contact hole form, a photoresist such as, for example, a photoresist is applied on the interlayer insulating layer 20, and then a photolithography process is performed to form a contact hole form. And forming a contact hole 22 by anisotropically etching the interlayer insulating layer 20 by using the photoresist pattern as an etch mask. Proceed.

제4c도는 프럭(30)을 형성하는 공저을 도시한 것으로서, 콘택홀이 형성된 결과물 상에, 텅스텐을 침적시키는 제1 공정, 침적된 텅스텐을 에치백하여 상기 콘택홀(제4b도의 도면부호 22)의 내부에만 텅스텐이 남도록 함으로써 텅스텐 플럭(30)을 형성하는 제2 공정 및 상기 텅스텐을 RF스퍼터 식각법으로 식각하는 제3 공정으로 진행된다.FIG. 4C illustrates a co-deposition for forming the fruc 30, wherein the first step of depositing tungsten on the resultant formed contact hole, the deposited tungsten is etched back to the contact hole (refer to reference numeral 22 of FIG. 4B). By allowing tungsten to remain inside only, a second process of forming the tungsten floc 30 and a third process of etching the tungsten by an RF sputter etching method are performed.

상기 텅스텐은 10,000Å 정도의 두께로 침적하고, 잔여 텅스텐을 제거하기 위하여 텅스텐을 충분히 에치백하여 콘택홀 상부의 텅스텐이 오버에치되도록 한다.The tungsten is deposited to a thickness of about 10,000 mm 3, and the tungsten is sufficiently etched back to remove residual tungsten so that the tungsten on the top of the contact hole is overetched.

상기 RF스퍼터는 텅스텐과 후 공정에서 적층될 알루미늄과의 접착을 좋게 하기 위하여 실시한다.The RF sputter is performed to improve adhesion between tungsten and aluminum to be laminated in a later step.

제4d도는 알루미늄 또는 알루미늄 합금을 증착하여 플로우 금속층(40)을 형성하는 공정을 도식한 것으로서, 본 발명의 바람직한 실시예에 따르면, 상기 플로우 금속은 0.5%의 구리(Cu)와 0.25%의 실리콘(Si)을 포함하는 알루미늄으로 형성된다. 그리고, 챔버(chamber)내의 온도는 약 560℃이고, 적(chuck)의 온도, 즉 기판의 온도는 약 490℃정도로 한다.4d illustrates a process of depositing aluminum or an aluminum alloy to form the flow metal layer 40. According to a preferred embodiment of the present invention, the flow metal is 0.5% copper (Cu) and 0.25% silicon ( Si) is formed from aluminum. The temperature in the chamber is about 560 ° C, and the temperature of the chuck, that is, the temperature of the substrate, is about 490 ° C.

이상 설명한 본 발명의 제1 실시예에 의한 층간접속방법은, 콘택홀이 도전물질로 완전히 채워져 콘택홀 주위에 단차를 만들지 않으므로 평탄한 금속층을 형성할 수 있다.The interlayer connection method according to the first embodiment of the present invention described above can form a flat metal layer because the contact hole is completely filled with a conductive material and thus does not form a step around the contact hole.

제2 실시예Second embodiment

제5도는 본 발명의 제2 실시예에 의한 반도체장치의 층간접속방법을 설명하기 위해 도시된 단면도로서, 다층의 금속층을 형성할 경우, 즉 하부 도전층이 금속층일 경우의 층간접속방법에 대한 것이다.FIG. 5 is a cross-sectional view illustrating a method for connecting an interlayer of a semiconductor device in accordance with a second embodiment of the present invention, and relates to an interlayer connecting method when a multilayer metal layer is formed, that is, when the lower conductive layer is a metal layer. .

제5도를 참조하면, 하부 금속층 상에 층간절연층(20a)을 형성하는 제1 공정, 비아홀을 형성하는 제2 공정, 텅스텐 플럭을 ㅎ여성하는 제3 공정 및 플로우 금속층을 형성하는 제4 공정으로 진행된다.Referring to FIG. 5, a first process of forming the interlayer insulating layer 20a on the lower metal layer, a second process of forming the via hole, a third process of removing the tungsten floc and a fourth process of forming the flow metal layer Proceeds to.

구체적으로, 상기 제1 공정은, 제4a도 내지 제4d도까지의 공정을 차례로 진행하여 평탄한 금속층(40)을 형성한 후, 상기 금속층(40)이 형서된 결과물 전면에, PE-TEOS를 4,000Å의 두께로 침적하는 공정, 그위에 SOG를 약 2,000Å의 두께로 침적하는 공정, 그위에 SOG를 약 2,000Å의 두께로 2회에 걸쳐 코팅하는 공정, 다시 PE-TEOS를 5,000Å정도의 두께로 침적하는 공정, CMP공정을 실시하여 평탄화하는 공정, 다시 PE-TEOS를 6,000Å정도의 두께로 침적하는 공저으로 진행된다.Specifically, in the first process, the processes from FIGS. 4A to 4D are sequentially performed to form the flat metal layer 40, and then 4,000 PE-TEOS is formed on the entire surface of the resultant metal layer 40. Process to deposit SOG on top of it, process to deposit SOG on top of about 2,000 ,, coating process on SOG twice on thickness of about 2,000Å, PE-TEOS on top of about 5,000Å The process of depositing the CVD process, the process of flattening by performing the CMP process, and again the process of depositing PE-TEOS with a thickness of about 6,000Å.

이 때, 상기 금속층(40) 위에 남아 있는 산화막의 두께는, 상기 금속층 위의 SOG가 제거되는 두께인 3,000Å 정도가 되도록 조절한다. 이렇게 함으로써 층간절연층의 전체주께가 약 9,000Å정도가 되도록 한다.At this time, the thickness of the oxide film remaining on the metal layer 40 is adjusted to be about 3,000 Pa, which is a thickness at which SOG on the metal layer is removed. In this way, the total circumference of the interlayer insulating layer is about 9,000 mW.

상기 제2 공정은, 상기 층간절연층(20a) 상에 비아홀을 형성하기 위한 감광막패턴을 형성하는 공정, 상기 감광막패턴을 식각마스크로 하여 상기 층간절연츠을 이방성식각함으로써 비아홀을 형성하는 공정으로 이루어진다.The second process includes forming a photoresist pattern for forming a via hole on the interlayer insulating layer 20a, and forming a via hole by anisotropically etching the interlayer dielectric with the photoresist pattern as an etch mask.

이어서, RF 스퍼터공정, 제2 텅스텐 플럭을 형성하는 공정 및 플로우 금속층을 형성하는 공정을 본 발명의 제1 실시예에서와 동일한 방법으로 진행한다.Subsequently, the RF sputtering process, the process of forming the second tungsten floc, and the process of forming the flow metal layer are performed in the same manner as in the first embodiment of the present invention.

본 발명의 제2실시예에 따르면, 이중 금속층의 접속에서도 플럭을 먼저 형성한 후 금속을 플로우함으로써 콘택홀 주위에 귀각을 갖지 않고, 콘택홀이 완전히 채워지게할 수있다.According to the second embodiment of the present invention, even in the connection of the double metal layer, the floc is formed first, and then the metal flows so that the contact hole can be completely filled without having an indentation around the contact hole.

본 발명에 의한 이중금속층의 층간접속방법을 설명하였으나, 3중 또는 그 이상의 다층금속층의 콘택형성에도 본 발명이 적용될 수 있음은 주지할 사실이다.Although the interlayer connection method of the double metal layer according to the present invention has been described, it is well known that the present invention can be applied to contact formation of triple or more multilayer metal layers.

제3 실시예Third embodiment

제6도는 본 발명의 제3실시에에 의한 반도체장치의 층간접속방법을 설명하기 위한 단면도로서, 콘택홀 내부에 장벽층을 형성하는 공정과, 플로우 금속층 상에 캐핑층을 형성하는 공정을 추가하여 층간접속을 형성하는 방법에 대한 것이다.FIG. 6 is a cross-sectional view for explaining the interlayer connection method of the semiconductor device according to the third embodiment of the present invention, in which a barrier layer is formed inside the contact hole and a capping layer is formed on the flow metal layer. To a method of forming an interlayer connection.

제6도를 참조하면, 본 발명의 제1 및 제2 실시예와 동일한 방법으로 하부도전층의 일부를 노출시키는 콘택홀까지 형성한 다음, 콘택홀이 형성된 결과물 상에 장벽층(60, 70)을 형성하는 공정, 및 상기 장벽층 (60, 70) 상에 플럭(30)을 형성하는 공정, 플럭이 형성된 결과물상에 플로우 금속층(40)을 형성하는 공정 및 상기 플로우 금속층 상에 캐핑층(80)을 형성하는 공정으로 진행된다.Referring to FIG. 6, barrier layers 60 and 70 may be formed on the resulting contact hole after forming a contact hole exposing a part of the lower conductive layer in the same manner as in the first and second embodiments of the present invention. Forming a floc, forming a floc 30 on the barrier layers 60 and 70, forming a flow metal layer 40 on the resultant floc and capping layer 80 on the flow metal layer. ) To the process of forming.

구체적으로, 상기 장벽층(60, 70)을 형성하는 공정은, 콘택홀이 형성된 결과물 상에, 이후에 적층될 금속층의 접착력을 좋게 하고, 상기 금속층과 하부의 불순물영역(소오스 또는 드레인), 또는 게이트전극의 저닉적 접속을 향상시키기 위하여, 예컨대 티타늄(Ti)을 600Å 정도의 두께로 증착하여 제1물질층(60)을 형성하고, 상기 제1물질층(60) 상에, 불순물의 확산 또는 실리콘의 확산을 방지하기 위하여 예컨대 티타늄 나이트라이드를 600Å 정도의 두께로 증착하여 제2 물질층(70)을 형성함으로써 이루어진다.Specifically, the process of forming the barrier layer (60, 70), to improve the adhesion of the metal layer to be subsequently laminated on the resultant, the contact hole is formed, the impurity region (source or drain) of the metal layer and the lower, or In order to improve the nick connection of the gate electrode, for example, titanium (Ti) is deposited to a thickness of about 600 Å to form the first material layer 60, and the diffusion of impurities on the first material layer 60 or In order to prevent diffusion of silicon, for example, titanium nitride is deposited to a thickness of about 600 mm 3 to form the second material layer 70.

상기 캐핑층(80)을 형성하는 공정은, 플로우 금속층(40)상에, 예컨대 티타늄질화막을 250Å 정도의 두께로 증착함으로써 이루어진다. 이외의 공정은 본 발명의 제1 또는 제2 실시예에서와 동일한 방법으로 진행된다.The process of forming the capping layer 80 is performed by depositing, for example, a titanium nitride film on the flow metal layer 40 to a thickness of about 250 GPa. The other steps proceed in the same manner as in the first or second embodiment of the present invention.

본 발명의 제3실시예에 따르면, 플럭을 형성하기 전에 콘택홀 내에 장벽층을 형성함으로써, 플럭을 형성하기 위한 텅스텐의 접착력이 좋아지고, 알루미늄 또는 알루미늄 합금을 플로우할 때 불순물의 확산을 방지할 수 있다.According to the third embodiment of the present invention, by forming a barrier layer in the contact hole before forming the floc, the adhesion of tungsten for forming the floc is improved, and the diffusion of impurities when flowing aluminum or aluminum alloy is prevented. Can be.

상술한 본 발명에 의한 반도체장치의 층간접속방법에 따르면, 콘택홀 또는 비아홀의 주위에 귀각을 발생하지 않도록 하여 금속층을 형성한 후 단차를 만들지 않으며, 콘택홀 또는 비아홀을 도전물질로 완전히 채움으로써 보이드를 방지할 수 있다.According to the interlayer connection method of a semiconductor device according to the present invention described above, a step is not made after forming a metal layer so as not to generate an abrasion around the contact hole or the via hole, and the void is formed by completely filling the contact hole or the via hole with a conductive material. Can be prevented.

본 발명은 상기 실시예에 한정되지 않으며, 당분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 물론이다.The present invention is not limited to the above embodiments, and many modifications are possible by those skilled in the art.

Claims (10)

하부 도전층을 덮는 층간절연층을 형성하는 제1 공정: 상기 층간절연층을 부분적으로 식각함으로써, 상기 하부 도전층의 일부 표면을 노출시키는 콘택홀을 형성하는 제2 공정: 상기 개구부를 텅스텐으로 플럭하는 제3 공정: 및 결과물 전면에, 알루미늄 또는 알루미늄 합금을 플로우함으로써, 상기 하부 도전층과 접속된 상부 도전층을 형성하는 제4 공정을 포함하는 것을 특징으로 하는 반도체장치의 층간 접속 방법A first step of forming an interlayer insulating layer covering a lower conductive layer: A second step of forming a contact hole exposing a part surface of the lower conductive layer by partially etching the interlayer insulating layer: Flush the opening with tungsten And a fourth step of forming an upper conductive layer connected to the lower conductive layer by flowing aluminum or an aluminum alloy on the entire surface of the resultant. 제1항에 있어서, 상기 하부 도전층은 불순물이 도우프된 반도체기판인 것을 특징으로 하는 반도체장치의 층간접속방법.The method of claim 1, wherein the lower conductive layer is a semiconductor substrate doped with impurities. 제1항에 있어서, 상기 제1 공정은, 하부 도전층을 덮는 산화막을 침적하는 공정, 상기 산화막 상에 BPSG를 침적하는 공정 및 겨로감루을 평탕화하는 공정으로 진행되는 것을 특징으로 하는 반도체장치의 층간접속방법.2. The interlayer of a semiconductor device according to claim 1, wherein said first step includes a step of depositing an oxide film covering a lower conductive layer, a step of depositing BPSG on said oxide film, and a step of leveling off the hot water. How to connect. 제1항에 있어서, 상기 하부 도전층은 금속물질로 된 도전층인 것을 특징으로 하는 반도체장치의 층간접속방법.The method of claim 1, wherein the lower conductive layer is a conductive layer made of a metal material. 제1항에 있어서, 상기 제1 공정은, 하부 도전층 상에 PE-TEOS를 침적하는 공정, 상기 PE-TEOS 상에 SOG를 코팅하는 공정, 상기 SOG상에 PE-TEOS를 재침적하는 공정 및 결과물을 평탄화하는 공정으로 진행되는 것을 특징으로 하는 반도체장치의 층간접속방법.The method of claim 1, wherein the first process comprises depositing PE-TEOS on a lower conductive layer, coating SOG on the PE-TEOS, re-depositing PE-TEOS on the SOG, and The interlayer connection method of a semiconductor device, characterized in that the process proceeds to the planarization of the result. 제1항에 있어서, 상기 제2 공정 후 , 상기 개구부에 장벽층을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체장치의 층간접속방법.The method of claim 1, further comprising: forming a barrier layer in the opening after the second step. 제6항에 있어서, 상기 장벽층은, 티타늄 또는 티타늄 나이트라이드로 형성되는 것을 특징으로 하는 반도체장치의 층간접속방법.7. The method of claim 6, wherein the barrier layer is formed of titanium or titanium nitride. 제1항에 있어서, 상기 제3 공정은, 개구부가 형성된 결과물 전면에 텅스텐을 증착하는 공정 및 상기 텅스텐을 RF스퍼터 식각법으로 에치하는 공정으로 진행되는 것을 특징으로 하는 반도체장치의 층간접속방법.The method of claim 1, wherein the third process comprises depositing tungsten on the entire surface of the resultant product in which the opening is formed, and etching the tungsten by RF sputter etching. 제1항에 있어서, 상기 제4 공정 후 , 상기 알루미늄 또는 알루미늄 합금 상에 캐핑 금속을 증착하는 공정을 더 포함하는 것을 특징으로 하는 반도체장치의 층간접속방법.The method of claim 1, further comprising depositing a capping metal on the aluminum or the aluminum alloy after the fourth process. 제9항에 있어서, 상기 캐핑 금속으로 티타늄 나이트라이드를 사용하는 것을 특징으로 하는 반도체장치의 층간접속방법.10. The method of claim 9, wherein titanium nitride is used as the capping metal.
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