KR100259168B1 - Structure of metal interconnection line for semiconductor device and method of forming the same - Google Patents

Structure of metal interconnection line for semiconductor device and method of forming the same Download PDF

Info

Publication number
KR100259168B1
KR100259168B1 KR1019970069187A KR19970069187A KR100259168B1 KR 100259168 B1 KR100259168 B1 KR 100259168B1 KR 1019970069187 A KR1019970069187 A KR 1019970069187A KR 19970069187 A KR19970069187 A KR 19970069187A KR 100259168 B1 KR100259168 B1 KR 100259168B1
Authority
KR
South Korea
Prior art keywords
film
forming
plug
semiconductor device
contact hole
Prior art date
Application number
KR1019970069187A
Other languages
Korean (ko)
Other versions
KR19990050125A (en
Inventor
박상훈
Original Assignee
김영환
현대전자산업주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김영환, 현대전자산업주식회사 filed Critical 김영환
Priority to KR1019970069187A priority Critical patent/KR100259168B1/en
Publication of KR19990050125A publication Critical patent/KR19990050125A/en
Application granted granted Critical
Publication of KR100259168B1 publication Critical patent/KR100259168B1/en

Links

Images

Classifications

    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883Post-treatment or after-treatment of the conductive material
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041Cleaning
    • H01L21/02057Cleaning during device manufacture
    • H01L21/02068Cleaning during device manufacture during, before or after processing of conductive layers, e.g. polysilicon or amorphous silicon layers
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02126Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC
    • H01L21/02129Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing Si, O, and at least one of H, N, C, F, or other non-metal elements, e.g. SiOC, SiOC:H or SiONC the material being boron or phosphorus doped silicon oxides, e.g. BPSG, BSG or PSG
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841Barrier, adhesion or liner layers
    • H01L21/76843Barrier, adhesion or liner layers formed in openings in a dielectric
    • HELECTRICITY
    • H01BASIC ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES; ELECTRIC SOLID STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104Forming layers
    • H01L21/02107Forming insulating materials on a substrate
    • H01L21/02109Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides

Abstract

PURPOSE: A structure of metal interconnection line for a semiconductor device and a method of forming the same are provided to reduce contact resistance according to the compactification of the device by forming metal interconnection lines of a structure surrounding a plug with an upper conductive film pattern. CONSTITUTION: A semiconductor substrate(20) has a lower conductive film pattern(30). An insulating film(40) is formed on the substrate(20), and a contact hole exposing the lower conductive film pattern(30) and trenches of predetermined depth on both sides of the contact hole. A barrier metal film(50) is formed on a surface of the contact hole. A plug(60) is buried in the contact hole to be connected to the lower conductive film pattern(30). An upper conductive film pattern(70) is buried into the trenches to surround the plug(60).

Description

반도체 디바이스의 금속 배선 구조 및 그의 형성방법Metal wiring structure of semiconductor device and formation method thereof

본 발명은 반도체 디바이스 및 그의 제조방법에 관한 것으로, 특히 플러그를 이용한 반도체 디바이스의 금속 배선 구조 및 그의 형성방법에 관한 것이다.TECHNICAL FIELD The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly, to a metal wiring structure of a semiconductor device using a plug and a method for forming the same.

반도체 디바이스가 고집적화에 따라, 콘택홀의 크기가 감소되고, 확산영역의 깊이도 얕아지게 됨으로서, 배선의 콘택저항은 증대되고, 접합이 파괴되는 문제가 발생되고 있다. 또한, 디바이스의 미세화는 가로 방향의 길이 축소가 주된 것이기 때문에, 표면 단차의 어스펙트비가 증대한다. 따라서, 알루미늄막의 스퍼터링에 의해 형성되는 금속 배선막의 피복력이 약화되어 배선 단락의 문제를 일으키게 되어, 디바이스의 신뢰성을 저하시킨다.As semiconductor devices become more integrated, the size of the contact holes is reduced and the depth of the diffusion region is also reduced, resulting in a problem that the contact resistance of the wiring is increased and the bonding is broken. In addition, since the reduction of the length in the lateral direction is mainly used for miniaturization of the device, the aspect ratio of the surface level increases. Therefore, the covering force of the metal wiring film formed by sputtering of the aluminum film is weakened, which causes the problem of wiring short circuit, thereby lowering the reliability of the device.

이에 대하여 종래에는 배선의 저항을 감소시켜 디바이스의 동작 속도를 향상시키면서 어스펙트 비의 증가에 따른 배선 불량을 방지하기 위하여, 콘택홀 내부에 텅스텐, 탄탈륨, 몰리브덴과 같은 내화성 금속막을 매립시켜 플러그를 형성하고, 이 플러그를 통하여 상부 배선과 하부 배선이 연결되도록 배선을 형성하였다.On the other hand, in order to reduce the resistance of the wiring to improve the operation speed of the device while preventing the wiring failure due to the increase in the aspect ratio, a plug is formed by embedding a refractory metal film such as tungsten, tantalum and molybdenum in the contact hole. The wiring was formed so that the upper wiring and the lower wiring were connected through this plug.

도 1은 상기한 바와 같은 플러그를 이용한 종래의 반도체 디바이스의 금속 배선 구조를 나타낸 단면도이다.1 is a cross-sectional view showing a metal wiring structure of a conventional semiconductor device using the plug as described above.

도 1에 도시된 바와 같이, 종래의 반도체 디바이스의 금속 배선은 하부 도전막 패턴(2)이 구비된 반도체 기판(1); 하부 도전막 패턴(2)을 노출시키는 콘택홀을 구비하면서 기판(1) 상에 형성된 절연막(3); 상기 콘택홀 표면에 형성된 배리어 금속막(4); 상기 콘택홀에 매립되고 텅스텐막으로 이루어진 플러그(5); 플러그(5) 및 플러그 양 측의 절연막(3) 상에 소정의 형태로 패터닝되어 형성된 상부 도전막 패턴(6)을 포함한다.As shown in FIG. 1, a metal wiring of a conventional semiconductor device includes a semiconductor substrate 1 having a lower conductive film pattern 2; An insulating film 3 formed on the substrate 1 with a contact hole exposing the lower conductive film pattern 2; A barrier metal film 4 formed on the contact hole surface; A plug 5 embedded in the contact hole and formed of a tungsten film; The plug 5 and the upper conductive film pattern 6 formed by patterning a predetermined shape on the insulating film 3 on both sides of the plug are included.

또한, 도 2는 상부 도전막 패턴이 절연막 내에서 플러그와 연결된 구조를 가지는 종래의 또 다른 반도체 디바이스의 금속 배선 구조를 나타낸 단면도이다.2 is a cross-sectional view showing a metal wiring structure of another conventional semiconductor device having a structure in which an upper conductive film pattern is connected to a plug in an insulating film.

도 2에 도시된 바와 같이, 종래의 또 다른 반도체 디바이스의 금속 배선은 하부 도전막 패턴(12)이 구비된 반도체 기판(11); 하부 도전막 패턴(12)을 노출시키는 T 형의 콘택홀을 구비하면서 기판(11) 상에 형성된 절연막(13); 상기 T형의 콘택홀의 하단부 표면에 형성된 배리어 금속막(14); 상기 배리어 금속막(14)이 형성된 콘택홀에 매립되고 텅스텐막으로 이루어진 플러그(15); 상기 콘택홀의 상단부를 매립하면서 플러그(15) 상에 형성된 상부 도전막 패턴(16)을 포함한다.As shown in FIG. 2, a metal wiring of another conventional semiconductor device includes a semiconductor substrate 11 having a lower conductive film pattern 12; An insulating film 13 formed on the substrate 11 with a T-type contact hole exposing the lower conductive film pattern 12; A barrier metal film 14 formed on the bottom surface of the T-type contact hole; A plug 15 buried in a contact hole in which the barrier metal film 14 is formed and made of a tungsten film; An upper conductive layer pattern 16 is formed on the plug 15 while filling the upper end of the contact hole.

그러나, 상기한 바와 같은 종래의 금속 배선은 플러그(5, 15)의 단면적에 따라 상부 도전막 패턴(6, 16)에 접촉하는 면적이 결정되기 때문에, 반도체 디바이스의 미세화에 따라 작아지는 콘택홀의 크기로 인하여 접촉 면적이 더욱 감소된다. 이에 따라, 접촉 저항이 증가되어, 결국 반도체 디바이스의 전기적 특성 및 신뢰성이 저하된다.However, in the conventional metal wiring as described above, since the area in contact with the upper conductive film patterns 6 and 16 is determined according to the cross-sectional areas of the plugs 5 and 15, the size of the contact hole becomes smaller as the semiconductor device becomes smaller. This further reduces the contact area. As a result, the contact resistance is increased, which in turn lowers the electrical characteristics and the reliability of the semiconductor device.

따라서, 본 발명의 목적은 상부 도전막 패턴이 플러그를 감싸는 구조로 금속 배선을 형성하여 디바이스의 미세화에 따른 접촉 저항을 감소시킬 수 있는 반도체 디바이스의 금속 배선 구조를 제공하는 것이다.Accordingly, an object of the present invention is to provide a metal wiring structure of a semiconductor device capable of reducing contact resistance due to miniaturization of a device by forming a metal wiring in a structure in which an upper conductive film pattern surrounds a plug.

또한, 본 발명의 다른 목적은 상기한 반도체 디바이스의 형성방법을 제공하는 것이다.Another object of the present invention is to provide a method of forming the semiconductor device.

도 1 및 도 2는 종래의 반도체 디바이스의 금속 배선 구조를 나타낸 단면도.1 and 2 are cross-sectional views showing a metal wiring structure of a conventional semiconductor device.

도 3은 본 발명에 따른 반도체 디바이스의 금속 배선 구조를 나타낸 단면도.3 is a cross-sectional view showing a metal wiring structure of a semiconductor device according to the present invention.

도 4a 내지 도 4d는 본 발명의 일 실시예에 따른 반도체 디바이스의 금속 배선 형성방법을 나타낸 단면도.4A to 4D are cross-sectional views illustrating a method for forming metal wirings in a semiconductor device according to an embodiment of the present invention.

도 5a 내지 도 5e는 본 발명의 다른 실시예에 따른 반도체 디바이스의 금속 배선 형성방법을 나타낸 단면도.5A to 5E are cross-sectional views illustrating a metal wiring formation method of a semiconductor device in accordance with another embodiment of the present invention.

〔도면의 주요 부분에 대한 부호의 설명〕[Description of Code for Major Parts of Drawing]

20 : 반도체 기판 30 : 도전막 패턴20: semiconductor substrate 30: conductive film pattern

40 : 절연막 41, 42, 43 : 제 1, 제 2 및 제 3 절연막40: insulating film 41, 42, 43: first, second and third insulating film

45 : 콘택홀 50 : 배리어 금속막45: contact hole 50: barrier metal film

60 : 플러그 70 : 금속 배선60: plug 70: metal wiring

상기 목적을 달성하기 위한 본 발명에 따른 반도체 디바이스의 금속 배선은 하부 도전막 패턴이 구비된 반도체 기판; 상기 기판 상에 형성되고, 상기 하부 도전막 패턴을 노출시키는 콘택홀과 상기 콘택홀 상부의 양 측에 소정 깊이의 트렌치가 구비된 절연막; 상기 콘택홀 표면에 형성된 배리어 금속막; 상기 콘택홀에 매립되어 상기 하부 도전막 패턴과 연결된 플러그; 및, 상기 트렌치에 매립되어 상기 플러그를 감싸는 상부 도전막 패턴을 포함한다.Metal wiring of the semiconductor device according to the present invention for achieving the above object is a semiconductor substrate provided with a lower conductive film pattern; An insulating layer formed on the substrate and having a contact hole exposing the lower conductive layer pattern and trenches having a predetermined depth on both sides of the upper contact hole; A barrier metal film formed on a surface of the contact hole; A plug embedded in the contact hole and connected to the lower conductive layer pattern; And an upper conductive layer pattern embedded in the trench to surround the plug.

또한, 본 발명의 다른 목적을 달성하기 위하여, 본 발명에 따른 반도체 디바이스의 금속 배선은 다음과 같이 형성한다. 먼저, 하부 도전막 패턴이 구비된 반도체 기판 상에 절연막을 형성하고, 상기 하부 도전막 패턴이 노출되도록 상기 절연막을 식각하여 콘택홀을 형성한다. 그런 다음, 상기 콘택홀 표면 및 상기 절연막 상에 배리어 금속막을 형성하고, 상기 배리어 금속막이 형성된 상기 콘택홀에 매립되도록 상기 배리어 금속막 상에 플러그용 금속막을 형성한다. 그리고 나서, 상기 플러그용 금속막 및 상기 배리어 금속막을 상기 절연막이 노출되도록 전면 식각하여 플러그를 형성하고, 상기 플러그 양 측의 상기 절연막을 식각하여 소정 깊이의 트렌치를 형성한 후, 상기 트렌치에만 매립되도록 상부 도전막 패턴을 형성함으로써, 금속 배선을 형성한다.Moreover, in order to achieve the other object of this invention, the metal wiring of the semiconductor device which concerns on this invention is formed as follows. First, an insulating layer is formed on a semiconductor substrate having a lower conductive layer pattern, and the insulating layer is etched to expose the lower conductive layer pattern to form a contact hole. Then, a barrier metal film is formed on the contact hole surface and the insulating film, and a plug metal film is formed on the barrier metal film so as to be embedded in the contact hole where the barrier metal film is formed. Then, the plug metal film and the barrier metal film are etched to expose the insulating film to form a plug, and the insulating film on both sides of the plug is etched to form a trench having a predetermined depth, and then embedded in the trench. By forming the upper conductive film pattern, metal wirings are formed.

또한, 상기 절연막은 제 1, 제 2 및 제 3 절연막이 순차적으로 형성된 다층막으로 형성할 수 있다.The insulating film may be formed as a multilayer film in which first, second and third insulating films are sequentially formed.

또한, 상기 상부 도전막 패턴은 상기 트렌치에 매립되도록 기판 전면에 도전막을 형성한 다음, 상기 도전막을 상기 플러그가 노출되도록 전면식각하여 형성한다.In addition, the upper conductive layer pattern may be formed by forming a conductive layer on the entire surface of the substrate to be filled in the trench, and then etching the conductive layer on the entire surface to expose the plug.

상기한 본 발명에 의하면, 상부 도전막 패턴이 플러그를 감싸는 구조로 금속 배선을 형성함에 따라, 디바이스의 미세화에 따른 접촉 저항이 감소된다. 이에 따라, 고집적화에 대응하는 반도체 디바이스의 전기적 특성 및 신뢰성이 향상된다.According to the present invention described above, as the upper conductive film pattern forms the metal wiring in the structure surrounding the plug, the contact resistance due to the miniaturization of the device is reduced. As a result, the electrical characteristics and the reliability of the semiconductor device corresponding to the high integration are improved.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.Hereinafter, with reference to the accompanying drawings will be described an embodiment of the present invention.

(실시예 1)(Example 1)

도 3은 본 발명에 따른 반도체 디바이스의 금속 배선 구조를 나타낸 단면도로이다.3 is a cross-sectional view showing a metal wiring structure of the semiconductor device according to the present invention.

도 3에 도시된 바와 같이, 본 발명에 따른 반도체 디바이스의 금속 배선은 하부 도전막 패턴(30)이 구비된 반도체 기판(20); 기판(20) 상에 형성되고 하부 도전막 패턴(30)을 노출시키는 콘택홀 및 상기 콘택홀 상부의 양 측에 소정 깊이의 트렌치가 구비된 절연막(40); 상기 콘택홀 표면에 형성된 배리어 금속막(50); 상기 콘택홀에 매립되어 하부 도전막 패턴(30)과 연결된 플러그(60); 및 상기 트렌치에 매립되어 플러그(60)를 감싸는 상부 도전막 패턴(70)을 포함한다.As shown in FIG. 3, the metal wiring of the semiconductor device according to the present invention may include a semiconductor substrate 20 provided with a lower conductive film pattern 30; An insulating layer 40 formed on the substrate 20 and having a contact hole exposing the lower conductive layer pattern 30 and trenches having a predetermined depth on both sides of the upper contact hole; A barrier metal film 50 formed on the contact hole surface; A plug 60 embedded in the contact hole and connected to the lower conductive layer pattern 30; And an upper conductive layer pattern 70 embedded in the trench to surround the plug 60.

이어서, 상기한 구조의 금속 배선 형성방법을 설명한다.Next, the metal wiring formation method of the above-mentioned structure is demonstrated.

도 4a 내지 도 4d는 본 발명의 일 실시예에 따른 반도체 디바이스의 금속 배선 형성방법을 나타낸 단면도이다.4A to 4D are cross-sectional views illustrating a method for forming metal wirings in a semiconductor device according to an embodiment of the present invention.

도 4a를 참조하면, 하부 도전막 패턴(30)이 구비된 반도체 기판(20) 상에 층간 절연을 위한 절연막(40)을 형성한다. 여기서, 하부 도전막 패턴(30)은 불순물 확산영역, 게이트 또는 하부 배선층을 포함한다. 절연막(40)은 화학 기상 증착법(Chemical Vapor Deposition; CVD)에 의한 TEOS 산화막, BPSG막, 오존-TEOS 산화막, BPTEOS 산화막, 플라즈마 보조 TEOS 산화막, PSG막, SOG막, 과잉-실리콘 산화막 중 선택되는 하나의 막 또는 복합막으로 형성한다. 그런 다음, 절연막(40) 상에 포토리소그라피로 마스크 패턴(미도시)을 형성하고, 상기 마스크 패턴을 식각 마스크로 하여 하부 도전막 패턴(30)이 소정 부분 노출되도록 절연막(40)을 식각하여, 콘택홀(45)을 형성한다. 그 후, 공지된 방법으로 상기 마스크 패턴을 제거한다.Referring to FIG. 4A, an insulating film 40 for interlayer insulation is formed on the semiconductor substrate 20 provided with the lower conductive film pattern 30. The lower conductive layer pattern 30 may include an impurity diffusion region, a gate, or a lower wiring layer. The insulating film 40 is one selected from a TEOS oxide film, a BPSG film, an ozone-TEOS oxide film, a BPTEOS oxide film, a plasma assisted TEOS oxide film, a PSG film, an SOG film, and an excess silicon oxide film by Chemical Vapor Deposition (CVD). Or a composite film. Then, a photolithography mask pattern (not shown) is formed on the insulating film 40, and the insulating film 40 is etched so that the lower conductive film pattern 30 is partially exposed by using the mask pattern as an etching mask. The contact hole 45 is formed. Thereafter, the mask pattern is removed by a known method.

도 4b를 참조하면, 콘택홀(41)의 표면 및 절연막(40) 상에 약 250 내지 350Å 두께의 Ti막과 약 650 내지 750Å 두께의 TiN막의 적층막으로 이루어진 배리어 금속막(50)을 스퍼터링법으로 증착하고, 약 400 내지 500℃의 온도에서 3 : 1 비율의 질소와 수소 분위기에서 약 30 내지 60분 동안 열처리를 진행한다. 그런 다음, 콘택홀(45)에 매립되도록 상기 배리어 금속막(50)의 전면에, 약 400 내지 450℃의 온도에서 WF6개스와 SiH4개스를 소오스 개스로 이용하여 화학 기상 증착법으로 약 4,000 내지 6,000Å의 두께의 텅스텐막을 형성한다. 여기서, 텅스텐막 대신 탄탈륨막, 몰리브덴막, 티타늄막과 같은 내화성 금속의 그룹으로부터 선택되는 하나의 막을 소정의 소오스 개스를 이용하여 형성할 수 있다. 그런 다음, 상기 텅스텐막 및 배리어 금속막(50)을 절연막(40)이 노출되도록 화학적-기계적-연마법(Chemical Mechanical Polishing)으로 전면 식각하여, 텅스텐으로 이루어진 플러그(60)를 형성한다. 이어서, 상기 식각 후의 이물질을 제거하기 위하여 플러그(60)가 형성된 후의 기판을 HF와 H2O의 혼합비가 1 : 100인 혼합액에서 약 9 내지 11초 정도 디핑하고, 초순수에서 세정한 후, 상기 기판을 건조시킨다.Referring to FIG. 4B, a sputtering method is performed on the surface of the contact hole 41 and the barrier metal film 50 formed of a laminated film of a Ti film having a thickness of about 250 to 350 GPa and a TiN film having a thickness of about 650 to 750 GPa. After the deposition, the heat treatment is performed for about 30 to 60 minutes in a nitrogen and hydrogen atmosphere in a 3: 1 ratio at a temperature of about 400 to 500 ℃. Then, about 4,000 to about 4,000 by chemical vapor deposition using a WF 6 gas and a SiH 4 gas as a source gas on the entire surface of the barrier metal film 50 to be filled in the contact hole 45 at a temperature of about 400 to 450 ° C. A tungsten film having a thickness of 6,000 kPa is formed. Here, instead of the tungsten film, one film selected from the group of refractory metals such as tantalum film, molybdenum film and titanium film can be formed using a predetermined source gas. Thereafter, the tungsten film and the barrier metal film 50 are etched by chemical mechanical polishing to expose the insulating film 40 to form a plug 60 made of tungsten. Subsequently, in order to remove the foreign substance after the etching, the substrate after the plug 60 is formed is dipped for about 9 to 11 seconds in a mixed solution having a mixing ratio of HF and H 2 O of about 100 to about 9 to 11 seconds, and then washed in ultrapure water. To dry.

도 4c를 참조하면, 절연막(40) 상에 포토리소그라피로 플러그(60) 양 측의 절연막(40)을 소정 부분 노출시키는 마스크 패턴(미도시)을 형성한다. 상기 마스크 패턴을 식각 마스크로 하여, 노출된 절연막(40)을 소정 깊이만큼 식각하여, 도 3c에 도시된 바와 같이, 플러그(60)의 양 측에 배선 형성을 위한 트렌치(61)를 형성한다. 이때, 상기 식각은 플러그(60)의 손실을 방지하기 위하여, 절연막(40)의 식각 선택비가 높은 C4F8과 O2개스에 의한 반등성 이온 식각법으로 고밀도 플라즈마 장비를 이용하여 진행한다. 그리고 나서, 공지된 방법으로 상기 마스크 패턴을 제거한다.Referring to FIG. 4C, a mask pattern (not shown) is formed on the insulating film 40 to partially expose the insulating film 40 on both sides of the photolithography plug 60. Using the mask pattern as an etch mask, the exposed insulating film 40 is etched by a predetermined depth to form trenches 61 for wiring formation on both sides of the plug 60, as shown in FIG. 3C. At this time, the etching is performed by using a high-density plasma equipment by a semi -ionic ion etching method using a high C 4 F 8 and O 2 gas etching selectivity of the insulating film 40, in order to prevent the loss of the plug (60). Then, the mask pattern is removed by a known method.

도 4d를 참조하면, 트렌치(61)가 매립되도록 도 4c의 구조 상에 도전막을 증착한 후, 화학적-기계적-연마법으로 상기 도전막을 플러그(60)가 노출되도록 전면 식각하여, 플러그(60)를 감싸는 구조로 플러그(60)의 상부분과 연결되는 상부 도전막 패턴(70)을 형성한다. 이에 따라, 콘택홀(45)에 매립된 플러그(60)를 통하여 하부 도전막 패턴(30)과 상부 도전막 패턴(70)이 연결되는 금속 배선이 형성된다. 여기서, 상기 도전막은 알루미늄 합금막, 구리막, 또는 알루미늄 합금 및 구리막의 적층막 중 선택되는 막으로 형성하고, 상기 알루미늄 합금막은 Ti막 또는 TiN막과 같은 배리어 금속막을 포함한다. 또한, 도전막의 식각 후, 이물질을 제거하기 위하여, 상부 도전막 패턴(70)이 형성된 후의 기판을 HF와 H2O의 혼합비가 1 : 100인 혼합액에서 약 9 내지 11초 정도 디핑하고, 초순수에서 세정한 후 건조시킨다.Referring to FIG. 4D, after depositing a conductive film on the structure of FIG. 4C so that the trench 61 is buried, the surface of the conductive film is etched by the chemical-mechanical-polishing method so that the plug 60 is exposed. The upper conductive film pattern 70 connected to the upper portion of the plug 60 is formed to surround the structure. As a result, a metal wire is formed to connect the lower conductive layer pattern 30 and the upper conductive layer pattern 70 through the plug 60 embedded in the contact hole 45. Here, the conductive film is formed of an aluminum alloy film, a copper film, or a film selected from a laminated film of an aluminum alloy and a copper film, and the aluminum alloy film includes a barrier metal film such as a Ti film or a TiN film. In addition, after etching the conductive film, in order to remove the foreign matter, the substrate after the upper conductive film pattern 70 is formed is dipped in a mixed solution having a mixing ratio of HF and H 2 O of about 100 to about 9 to 11 seconds, and then in ultrapure water After washing, it is dried.

한편, 상기 일 실시예와는 달리, 트렌치(61)의 깊이를 정확하게 조절하여 형성하기 위하여, 소정의 식각 정지층을 개재하여 절연막(40)을 다층으로 형성할 수 있다. 이러한 방법을 본 발명의 다른 실시예에서 설명한다.On the other hand, unlike the above embodiment, in order to precisely adjust the depth of the trench 61, the insulating film 40 may be formed in multiple layers via a predetermined etch stop layer. This method is described in another embodiment of the present invention.

(실시예 2)(Example 2)

도 5a 내지 도 5e는 본 발명의 다른 실시예에 따른 반도체 디바이스의 금속 배선 형성방법을 나타낸 단면도로서, 도 4a 내지 도 4d에서와 동일한 구성 요소에 대해서는 동일한 도면 부호를 부여한다.5A through 5E are cross-sectional views illustrating a method of forming metal wirings in a semiconductor device according to another exemplary embodiment, and like reference numerals denote like elements as in FIGS. 4A through 4D.

도 5a를 참조하면, 하부 도전막 패턴(30)이 구비된 반도체 기판(20) 상에 제 1, 제 2 및 제 3 절연막(41, 42, 43)을 적층하여, 층간 절연을 위한 절연막(41)을 형성한다. 여기서, 하부 도전막 패턴(30)은 불순물 확산영역, 게이트 또는 하부 배선층을 포함한다. 또한, 제 1 및 제 3 절연막은(41, 43) TEOS 산화막, BPSG막, 오존-TEOS 산화막, BPTEOS 산화막, 플라즈마 보조 TEOS 산화막, PSG막, SOG막, 과잉-실리콘 산화막 중 선택되는 하나의 막 또는 복합막으로 형성하고, 제 2 절연막(42)은 질화막 또는 질산화막을 약 300 내지 1,000Å의 두께로 형성한다.Referring to FIG. 5A, first, second, and third insulating layers 41, 42, and 43 are stacked on a semiconductor substrate 20 provided with a lower conductive layer pattern 30 to form an insulating layer 41 for interlayer insulation. ). The lower conductive layer pattern 30 may include an impurity diffusion region, a gate, or a lower wiring layer. Further, the first and third insulating films 41 and 43 may be one film selected from a TEOS oxide film, a BPSG film, an ozone-TEOS oxide film, a BPTEOS oxide film, a plasma assisted TEOS oxide film, a PSG film, an SOG film, and an excess-silicon oxide film. A composite film is formed, and the second insulating film 42 forms a nitride film or a nitride oxide film with a thickness of about 300 to 1,000 GPa.

도 5b를 참조하면, 절연막(40) 상에 포토리소그라피로 마스크 패턴(미도시)을 형성하고, 상기 마스크 패턴을 식각 마스크로 하여 하부 도전막 패턴(30)이 소정 부분 노출되도록 절연막(40)을 식각하여, 콘택홀(45)을 형성한다. 이때, 절연막(40)의 식각은 CF4, CHF3, 및 Ar 개스를 이용한 비등방성 식각으로 진행하여, 제 1, 제 2 및 제 3 절연막(41, 42, 43)이 동시에 제거한다. 그 후, 공지된 방법으로 상기 마스크 패턴을 제거한다.Referring to FIG. 5B, a photolithography mask pattern (not shown) is formed on the insulating film 40, and the insulating film 40 is exposed so that the lower conductive film pattern 30 is partially exposed using the mask pattern as an etching mask. By etching, the contact hole 45 is formed. At this time, the etching of the insulating film 40 proceeds to anisotropic etching using CF 4 , CHF 3 , and Ar gas, and the first, second, and third insulating films 41, 42, and 43 are simultaneously removed. Thereafter, the mask pattern is removed by a known method.

도 5c를 참조하면, 콘택홀(45)의 표면 및 절연막(40) 상에 약 250 내지 350Å 두께의 Ti막과 약 650 내지 750Å 두께의 TiN막의 적층막으로 이루어진 배리어 금속막(50)을 스퍼터링법으로 증착하고, 약 400 내지 500℃의 온도에서 3 : 1 비율의 질소와 수소 분위기에서 약 30 내지 60분 동안 열처리를 진행한다. 그런 다음, 콘택홀(45)에 매립되도록 상기 배리어 금속막(50)의 전면에 약 400 내지 450℃의 온도에서 WF6개스와 SiH4개스를 소오스 개스로 이용하여 화학 기상 증착(Chemical Vapor Deposition; CVD)법으로, 약 4,000 내지 6,000Å의 두께의 텅스텐막을 형성한다. 여기서, 텅스텐막 대신 탄탈륨막, 몰리브덴막, 티타늄막과 같은 내화성 금속의 그룹으로부터 선택되는 하나의 막을 소정의 소오스 개스를 이용하여 형성할 수 있다. 그리고 나서, 상기 텅스텐막 및 배리어 금속막(50)을 제 3 절연막(40)이 노출되도록 화학적-기계적-연마법(Chemical Mechanical Polishing)으로 전면 식각하여, 텅스텐으로 이루어진 플러그(60)를 형성한다. 이어서, 상기 식각 후의 이물질을 제거하기 위하여 플러그(60)가 형성된 후의 기판을 1 : 100의 비율을 갖는 HF와 H2O의 혼합액에서 약 9 내지 11초 정도 디핑하고, 초순수에서 세정한 후, 상기 기판을 건조시킨다.Referring to FIG. 5C, the barrier metal film 50 formed of a laminated film of about 250 to 350 microns thick Ti film and about 650 to 750 microns thick TiN film is formed on the surface of the contact hole 45 and the insulating film 40. After the deposition, the heat treatment is performed for about 30 to 60 minutes in a nitrogen and hydrogen atmosphere in a 3: 1 ratio at a temperature of about 400 to 500 ℃. Then, the chemical vapor deposition (Chemical Vapor Deposition) using the WF 6 gas and SiH 4 gas as a source gas at a temperature of about 400 to 450 ℃ on the front surface of the barrier metal film 50 to be buried in the contact hole 45; CVD) to form a tungsten film having a thickness of about 4,000 to 6,000 kPa. Here, instead of the tungsten film, one film selected from the group of refractory metals such as tantalum film, molybdenum film and titanium film can be formed using a predetermined source gas. Thereafter, the tungsten film and the barrier metal film 50 are etched by chemical mechanical polishing to expose the third insulating film 40 to form a plug 60 made of tungsten. Subsequently, in order to remove the foreign substance after the etching, the substrate after the plug 60 is formed is dipped for about 9 to 11 seconds in a mixture of HF and H 2 O having a ratio of 1: 100, washed in ultrapure water, and then Dry the substrate.

도 5d를 참조하면, 제 3 절연막(43) 상에 포토리소그라피로 플러그(60) 양 측의 제 3 절연막(43)을 소정 부분 노출시키는 마스크 패턴(미도시)을 형성한다. 상기 마스크 패턴을 식각 마스크로 하고, 제 2 절연막(42)을 식각 정지층으로 하여, 노출된 제 3 절연막(43)을 식각하여, 도 5d에 도시된 바와 같이, 플러그(60)의 양 측에 배선 형성을 위한 트렌치(61)를 형성한다. 이때, 상기 식각은 플러그(60)의 손실을 방지하기 위하여, 제 3 절연막(43)의 식각 선택비가 높은 C4F8과 O2개스에 의한 반등성 이온 식각법으로 고밀도 플라즈마 장비를 이용하여 진행한다. 그리고 나서, 공지된 방법으로 상기 마스크 패턴을 제거한다. 한편, 도시되지는 않았지만, 제 3 절연막(43)의 제거 후, 제 2 절연막(42)을 선택적으로 제거할 수 있다. 즉, 절연막(40)을 제 1, 제 2 및 제 3 절연막(41, 42, 43)의 다층막으로 형성하고, 제 2 절연막(42)을 트렌치(61)의 형성시 식각 정지층을 이용함에 따라, 트렌치(61)의 깊이를 정확히 조절할 수 있을 뿐만 아니라, 절연막(40)이 과도로 식각되는 것이 방지되어, 결국 반도체 디바이스의 절연특성이 더욱 향상된다.Referring to FIG. 5D, a mask pattern (not shown) is formed on the third insulating layer 43 to partially expose the third insulating layer 43 on both sides of the photolithography plug 60. The exposed third insulating film 43 is etched using the mask pattern as an etch mask, the second insulating film 42 as an etch stop layer, and as shown in FIG. 5D, on both sides of the plug 60. The trench 61 for wiring formation is formed. In this case, the etching is performed by using a high-density plasma device by the semi -ionic ion etching method by the C 4 F 8 and O 2 gas with a high etching selectivity of the third insulating film 43 in order to prevent the loss of the plug (60). do. Then, the mask pattern is removed by a known method. Although not illustrated, the second insulating film 42 may be selectively removed after the third insulating film 43 is removed. That is, since the insulating film 40 is formed of a multilayer of the first, second, and third insulating films 41, 42, and 43, and the second insulating film 42 is used to form the trench 61, an etch stop layer is used. In addition, the depth of the trench 61 can be precisely adjusted, and the insulating film 40 is prevented from being excessively etched, so that the insulating property of the semiconductor device is further improved.

도 5e를 참조하면, 트렌치(61)가 매립되도록 도 5d의 구조 상에 도전막을 증착한 후, 화학적-기계적-연마법으로 상기 도전막을 플러그(60)가 노출되도록 전면 식각하여, 플러그(60)를 감싸는 구조로 플러그(60)의 상부분과 연결되는 상부 도전막 패턴(70)을 형성한다. 이에 따라, 콘택홀(45)에 매립된 플러그(60)를 통하여 하부 도전막 패턴(30)과 상부 도전막 패턴(70)이 연결되는 금속 배선이 형성된다. 여기서, 도전막은 알루미늄 합금막, 구리막, 또는 알루미늄 합금 및 구리막의 적층막 중 선택되는 막으로 형성하고, 상기 알루미늄 합금막은 Ti막 또는 TiN막과 같은 배리어 금속막을 포함한다. 또한, 도전막의 식각 후, 이물질을 제거하기 위하여, 상부 도전막 패턴(70)이 형성된 후의 기판을 1 : 100의 비율을 갖는 HF와 H2O의 혼합액에서 약 9 내지 11초 정도 디핑하고, 초순수에서 세정한 후 건조시킨다.Referring to FIG. 5E, after the conductive film is deposited on the structure of FIG. 5D so that the trench 61 is buried, the surface of the conductive film is etched by the chemical-mechanical-polishing method so that the plug 60 is exposed. The upper conductive film pattern 70 connected to the upper portion of the plug 60 is formed to surround the structure. As a result, a metal wire is formed to connect the lower conductive layer pattern 30 and the upper conductive layer pattern 70 through the plug 60 embedded in the contact hole 45. Here, the conductive film is formed of an aluminum alloy film, a copper film, or a film selected from a laminated film of an aluminum alloy and a copper film, and the aluminum alloy film includes a barrier metal film such as a Ti film or a TiN film. After etching the conductive film, in order to remove the foreign matter, the substrate after the upper conductive film pattern 70 is formed is dipped for about 9 to 11 seconds in a mixture of HF and H 2 O having a ratio of 1: 100, and ultrapure water Washed in and dried.

상기한 본 발명에 의하면, 상부 도전막 패턴이 플러그를 감싸는 구조로 금속 배선을 형성함에 따라, 디바이스의 미세화에 따른 접촉 저항이 감소된다. 이에 따라, 고집적호에 대응하는 반도체 디바이스의 전기적 특성 및 신뢰성이 향상된다.According to the present invention described above, as the upper conductive film pattern forms the metal wiring in the structure surrounding the plug, the contact resistance due to the miniaturization of the device is reduced. This improves the electrical characteristics and the reliability of the semiconductor device corresponding to the high integration number.

또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.In addition, this invention is not limited to the said Example, It can variously deform and implement within the range which does not deviate from the technical summary of this invention.

Claims (21)

하부 도전막 패턴이 구비된 반도체 기판;A semiconductor substrate having a lower conductive layer pattern; 상기 기판 상에 형성되고, 상기 하부 도전막 패턴을 노출시키는 콘택홀과 상기 콘택홀 상부의 양 측에 소정 깊이의 트렌치가 구비된 절연막;An insulating layer formed on the substrate and having a contact hole exposing the lower conductive layer pattern and trenches having a predetermined depth on both sides of the upper contact hole; 상기 콘택홀 표면에 형성된 배리어 금속막;A barrier metal film formed on a surface of the contact hole; 상기 콘택홀에 매립되어 상기 하부 도전막 패턴과 연결된 플러그; 및,A plug embedded in the contact hole and connected to the lower conductive layer pattern; And, 상기 트렌치에 매립되어 상기 플러그를 감싸는 상부 도전막 패턴을 포함하는 것을 특징으로 하는 반도체 디바이스의 금속 배선 구조.And an upper conductive layer pattern embedded in the trench and surrounding the plug. 제 1 항에 있어서, 상기 하부 도전막 패턴은 불순물 확산영역, 게이트 또는 하부 배선층을 포함하는 것을 특징으로 하는 반도체 디바이스의 금속 배선 구조.The metal wiring structure of a semiconductor device according to claim 1, wherein the lower conductive film pattern includes an impurity diffusion region, a gate, or a lower wiring layer. 제 1 항에 있어서, 상기 절연막은 TEOS 산화막, BPSG막, 오존-TEOS 산화막, BPTEOS 산화막, 플라즈마 보조 TEOS 산화막, PSG막, SOG막, 과잉-실리콘 산화막 중 선택되는 하나의 막 또는 복합막인 것을 특징으로 하는 반도체 디바이스의 금속 배선 구조.2. The film of claim 1, wherein the insulating film is one of TEOS oxide film, BPSG film, ozone-TEOS oxide film, BPTEOS oxide film, plasma assisted TEOS oxide film, PSG film, SOG film, and excess-silicon oxide film. A metal wiring structure of a semiconductor device. 제 1 항에 있어서, 상기 플러그는 텅스텐막, 탄탈륨막, 몰리브덴막, 티타늄막과 같은 내화성 금속의 그룹으로부터 선택되는 하나의 막으로 이루어진 것을 특징으로 하는 반도체 디바이스의 금속 배선 구조.2. The metal wiring structure of a semiconductor device according to claim 1, wherein said plug is made of one film selected from the group of refractory metals such as tungsten film, tantalum film, molybdenum film and titanium film. 제 1 항에 있어서, 상기 상부 도전막 패턴은 알루미늄 합금막, 구리막, 또는 알루미늄 합금 및 구리막의 적층막 중 선택되는 막으로 이루어진 것을 특징으로 하는 반도체 디바이스의 금속 배선 구조.The metal wiring structure of a semiconductor device according to claim 1, wherein the upper conductive film pattern is made of an aluminum alloy film, a copper film, or a film selected from a laminated film of an aluminum alloy and a copper film. 하부 도전막 패턴이 구비된 반도체 기판 상에 절연막을 형성하는 단계;Forming an insulating film on a semiconductor substrate provided with a lower conductive film pattern; 상기 하부 도전막 패턴이 노출되도록 상기 절연막을 식각하여 콘택홀을 형성하는 단계;Etching the insulating layer to expose the lower conductive layer pattern to form a contact hole; 상기 콘택홀 표면 및 상기 절연막 상에 배리어 금속막을 형성하는 단계;Forming a barrier metal film on the contact hole surface and the insulating film; 상기 배리어 금속막이 형성된 상기 콘택홀에 매립되도록 상기 배리어 금속막 상에 플러그용 금속막을 형성하는 단계;Forming a plug metal film on the barrier metal film so as to fill the contact hole in which the barrier metal film is formed; 상기 플러그용 금속막 및 상기 배리어 금속막을 상기 절연막이 노출되도록 전면 식각하여 플러그를 형성하는 단계;Forming a plug by etching the entire surface of the plug metal film and the barrier metal film to expose the insulating film; 상기 플러그 양 측의 상기 절연막을 식각하여 소정 깊이의 트렌치를 형성하는 단계; 및,Etching the insulating film on both sides of the plug to form a trench having a predetermined depth; And, 상기 트렌치에만 매립되도록 상부 도전막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 금속 배선 형성방법.And forming an upper conductive film pattern so as to fill only the trenches. 제 6 항에 있어서, 상기 하부 도전막 패턴은 불순물 확산영역, 게이트 또는 하부 배선층을 포함하는 것을 특징으로 하는 반도체 디바이스의 금속 배선 형성방법.7. The method of claim 6, wherein the lower conductive film pattern includes an impurity diffusion region, a gate, or a lower wiring layer. 제 6 항에 있어서, 상기 절연막은 TEOS 산화막, BPSG막, 오존-TEOS 산화막, BPTEOS 산화막, 플라즈마 보조 TEOS 산화막, PSG막, SOG막, 과잉-실리콘 산화막 중 선택되는 하나의 막 또는 복합막으로 형성하는 것을 특징으로 하는 반도체 디바이스의 금속 배선 형성방법.The method of claim 6, wherein the insulating film is formed of one film or a composite film selected from a TEOS oxide film, a BPSG film, an ozone-TEOS oxide film, a BPTEOS oxide film, a plasma assisted TEOS oxide film, a PSG film, an SOG film, and an excess-silicon oxide film. A metal wiring forming method for a semiconductor device, characterized in that. 제 6 항에 있어서, 상기 플러그용 금속막은 텅스텐막, 탄탈륨막, 몰리브덴막, 티타늄막과 같은 내화성 금속의 그룹으로부터 선택되는 하나의 막으로 형성하는 것을 특징으로 하는 반도체 디바이스의 금속 배선 형성방법.7. The method of claim 6, wherein the plug metal film is formed of one film selected from the group of refractory metals such as tungsten film, tantalum film, molybdenum film, and titanium film. 제 6 항에 있어서, 상기 플러그를 형성하는 단계와 상기 트렌치를 형성하는 단계 사이에, 상기 플러그가 형성된 후의 기판에 생성되는 이물질을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 금속 배선 형성방법.7. The method of claim 6, further comprising removing foreign matter generated on the substrate after the plug is formed between the forming of the plug and the forming of the trench. . 제 10 항에 있어서, 상기 이물질을 제거하는 단계는 HF와 H2O의 혼합비가 1 : 100인 혼합액에서 약 9 내지 11초 정도 디핑하고, 초순수에서 세정한 후, 상기 기판을 건조시키는 것을 특징으로 하는 반도체 디바이스의 금속 배선 형성방법.The method of claim 10, wherein the removing of the foreign substance is performed by dipping for about 9 to 11 seconds in a mixed solution having a mixing ratio of HF and H 2 O of about 1: 100, washing in ultrapure water, and then drying the substrate. A metal wiring forming method of a semiconductor device. 제 6 항에 있어서, 상기 트렌치를 형성하는 단계는 C4F8과 O2개스에 의한 반등성 이온 식각법으로 고밀도 플라즈마 장비를 이용하여 진행하는 것을 특징으로 하는 반도체 디바이스의 금속 배선 형성방법.The method of claim 6, wherein the forming of the trench is performed by using a high density plasma device by a semi-ionic ion etching method using C 4 F 8 and O 2 gas. 제 6 항에 있어서, 절연막은 제 1, 제 2 및 제 3 절연막이 순차적으로 형성된 다층막으로 형성하는 것을 특징으로 하는 반도체 디바이스의 금속 배선 형성방법.7. The method for forming a metal wiring of a semiconductor device according to claim 6, wherein the insulating film is formed of a multilayer film in which first, second, and third insulating films are sequentially formed. 제 13 항에 있어서, 상기 콘택홀을 형성하는 단계에서 상기 절연막의 식각은 CF4, CHF3, 및 Ar 개스를 이용한 비등방성 식각으로 진행하는 것을 특징으로 하는 반도체 디바이스의 금속 배선 형성방법.The method of claim 13, wherein the etching of the insulating layer in the forming of the contact hole is performed by anisotropic etching using CF 4 , CHF 3 , and Ar gas. 제 13 항에 있어서, 상기 트렌치를 형성하는 단계는 상기 제 2 절연막을 식각 정지층으로 하여 C4F8과 O2개스에 의한 반등성 이온 식각법으로 고밀도 플라즈마 장비를 이용하여 진행하는 것을 특징으로 하는 반도체 디바이스의 금속 배선 형성방법.The method of claim 13, wherein the forming of the trench is performed by using a high-density plasma device by semi -ionic ion etching using C 4 F 8 and O 2 gas using the second insulating layer as an etch stop layer. A metal wiring forming method of a semiconductor device. 제 13 항에 있어서, 상기 제 1 및 제 3 절연막은 TEOS 산화막, BPSG막, 오존-TEOS 산화막, BPTEOS 산화막, 플라즈마 보조 TEOS 산화막, PSG막, SOG막, 과잉-실리콘 산화막 중 선택되는 하나의 막 또는 복합막으로 형성하는 것을 특징으로 하는 반도체 디바이스의 금속 배선 형성방법.14. The film of claim 13, wherein the first and third insulating films are one selected from a TEOS oxide film, a BPSG film, an ozone-TEOS oxide film, a BPTEOS oxide film, a plasma assisted TEOS oxide film, a PSG film, an SOG film, and an excess silicon oxide film. The metal wiring formation method of a semiconductor device characterized by forming with a composite film. 제 13 항에 있어서, 상기 제 2 절연막은 질화막 또는 질산화막 중 선택되는 하나의 막으로 형성하는 것을 특징으로 하는 반도체 디바이스의 금속 배선 형성방법.The method for forming a metal wiring of a semiconductor device according to claim 13, wherein the second insulating film is formed of one film selected from a nitride film and a nitride oxide film. 제 6 항에 있어서, 상기 상부 도전막 패턴을 형성하는 단계는The method of claim 6, wherein the forming of the upper conductive layer pattern 상기 트렌치에 매립되도록 기판 전면에 도전막을 형성하는 단계; 및,Forming a conductive film on the entire surface of the substrate to be embedded in the trench; And, 상기 도전막을 상기 플러그가 노출되도록 전면식각하는 단계를 포함하는 것을 특징으로 하는 반도체 디바이스의 금속 배선 형성방법.And etching the conductive film so that the plug is exposed to the entire surface. 제 18 항에 있어서, 상기 도전막은 알루미늄 합금막, 구리막, 또는 알루미늄 합금 및 구리막의 적층막 중 선택되는 하나의 막으로 형성하는 것을 특징으로 하는 반도체 디바이스의 금속배선 형성방법.19. The method of claim 18, wherein the conductive film is formed of one of an aluminum alloy film, a copper film, or a laminated film of an aluminum alloy and a copper film. 제 6 항에 있어서, 상기 상부 도전막 패턴을 형성하는 단계 이후에, 상기 상부 도전막 패턴이 형성된 기판에 생성되는 이물질을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 디바이스의 금속 배선 형성방법.The method of claim 6, further comprising, after the forming of the upper conductive film pattern, removing foreign substances generated on the substrate on which the upper conductive film pattern is formed. 제 20 항에 있어서, 상기 이물질을 제거하는 단계는 HF와 H2O의 혼합비가 1 : 100인 혼합액에서 약 9 내지 11초 정도 디핑하고, 초순수에서 세정한 후, 상기 기판을 건조시키는 것을 특징으로 하는 반도체 디바이스의 금속 배선 형성방법.21. The method of claim 20, wherein the removing of the foreign matter is performed by dipping for about 9 to 11 seconds in a mixed solution having a mixing ratio of HF and H 2 O of about 1: 100, washing in ultrapure water, and then drying the substrate. A metal wiring forming method of a semiconductor device.
KR1019970069187A 1997-12-16 1997-12-16 Structure of metal interconnection line for semiconductor device and method of forming the same KR100259168B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019970069187A KR100259168B1 (en) 1997-12-16 1997-12-16 Structure of metal interconnection line for semiconductor device and method of forming the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019970069187A KR100259168B1 (en) 1997-12-16 1997-12-16 Structure of metal interconnection line for semiconductor device and method of forming the same

Publications (2)

Publication Number Publication Date
KR19990050125A KR19990050125A (en) 1999-07-05
KR100259168B1 true KR100259168B1 (en) 2000-06-15

Family

ID=19527435

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019970069187A KR100259168B1 (en) 1997-12-16 1997-12-16 Structure of metal interconnection line for semiconductor device and method of forming the same

Country Status (1)

Country Link
KR (1) KR100259168B1 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20010063825A (en) * 1999-12-24 2001-07-09 정석태 The manufacturing method of image input element

Also Published As

Publication number Publication date
KR19990050125A (en) 1999-07-05

Similar Documents

Publication Publication Date Title
KR19980064089A (en) Porous Dielectric Metallization Method
US6080663A (en) Dual damascene
US6506680B1 (en) Method of forming connections with low dielectric insulating layers
KR20050114784A (en) Method for forming cu interconnection of semiconductor device
US5880030A (en) Unlanded via structure and method for making same
KR100399909B1 (en) Method of forming inter-metal dielectric in a semiconductor device
KR100703559B1 (en) The semiconductor device having dual damascene structure and the manufacturing method thereof
KR100259168B1 (en) Structure of metal interconnection line for semiconductor device and method of forming the same
KR19990054912A (en) Method of forming interlayer insulating film of semiconductor device
US6340638B1 (en) Method for forming a passivation layer on copper conductive elements
US7112537B2 (en) Method of fabricating interconnection structure of semiconductor device
KR100361208B1 (en) Method of forming a metal wiring in a semiconductor device
KR0165379B1 (en) Layer wiring method of semiconductor device
KR100497776B1 (en) Multi-layer fabrication technique for semiconductor device
KR100621228B1 (en) Method of fabricating conductive lines and interconnections in semiconductor devices
KR100691940B1 (en) A wire in semiconductor device and method for fabricating the same
KR20020086100A (en) a forming method of a contact for multi-level interconnects
KR100197992B1 (en) Forming method for metal wiring in semiconductor device
KR100244713B1 (en) Method of fabricating semiconductor device
KR100385467B1 (en) Method for manufacturing a contact electrode of semiconductor device
KR0172726B1 (en) Method for interconnecting multilevel metal
KR100355864B1 (en) a manufacturing method of a semiconductor device
KR0126102B1 (en) Insulating method of inter-metal layer in the semiconductor device
KR100262009B1 (en) A method of fabricating semiconductor device
KR0172525B1 (en) Fabrication method of semiconductor device

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20050221

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee