KR100816721B1 - Method for fabricating semiconductor device - Google Patents

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Abstract

본 발명은 반도체소자 제조방법에 관한 것으로, 특히 LPC2 즉, 스토리지노드 콘택 공정시 습식식각에 따른 하지층의 어택을 방지할 수 있는 반도체소자 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 제1절연막을 관통하여 기판에 콘택되며, 그 상부가 상기 제1절연막과 소정의 단차를 갖는 다수의 플러그를 형성하는 단계; 상기 다수의 플러그 상에 후속 습식식각 공정에 따른 상기 제1절연막의 어택을 방지하기 위해 상기 제1절연막에 비해 케미컬에 대한 식각 내성을 갖는 어택방지용 절연막을 형성하는 단계; 상기 어택방지용 절연막을 전면식각하여 상기 제1절연막과 상기 플러그가 단차를 갖는 상기 플러그의 모서리에 어택방지막을 형성하는 단계; 상기 어택방지막이 형성된 전체 구조 상에 제2절연막을 형성하는 단계; 상기 제2절연막을 관통하여 상기 다수의 플러그 중 일부와 콘택되는 전도막패턴을 형성하는 단계; 및 건식 및 습식식각 공정으로 상기 제2절연막을 선택적으로 식각하여 상기 전도막패턴과 콘택되지 않은 상기 플러그 표면을 노출시키는 콘택홀을 형성하는 단계를 포함하는 반도체소자 제조 방법을 제공한다.
The present invention relates to a method for manufacturing a semiconductor device, and in particular, to provide a method for manufacturing a semiconductor device that can prevent the attack of the underlying layer due to wet etching during the storage node contact process, LPC2. Forming a plurality of plugs penetrating the insulating film and contacting the substrate, the plurality of plugs having a predetermined step at an upper portion thereof with the first insulating film; Forming an attack preventing insulating layer having etch resistance to chemicals relative to the first insulating layer to prevent attack of the first insulating layer by a subsequent wet etching process on the plurality of plugs; Forming an attack prevention layer on an edge of the plug having the step difference between the first insulating layer and the plug by etching the entire surface of the attack prevention insulating layer; Forming a second insulating film on the entire structure where the attack prevention film is formed; Forming a conductive layer pattern penetrating through the second insulating layer to be in contact with some of the plurality of plugs; And selectively etching the second insulating layer by dry and wet etching to form a contact hole exposing the plug surface that is not in contact with the conductive layer pattern.

SAC, LPC1, LPC2(스토리지노드 콘택), 비트라인, 플러그, 워드라인, 스토리지노드, 어택방지막, 단차, BPSG.SAC, LPC1, LPC2 (Storage Node Contact), Bitline, Plug, Wordline, Storage Node, Attack Barrier, Step, BPSG.

Description

반도체소자 제조방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE} Semiconductor device manufacturing method {METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}             

도 1은 비트라인 형성을 위한 워드라인과 비트라인을 포함한 전도막패턴을 개략적으로 도시한 평면도.1 is a plan view schematically illustrating a conductive film pattern including a word line and a bit line for forming a bit line;

도 2a 내지 도 2f는 도 1을 X-X'와 Y-Y' 방향으로 각각 절단한 종래의 반도체소자 제조공정을 도시한 단면도. 2A to 2F are cross-sectional views illustrating a conventional semiconductor device manufacturing process in which FIG. 1 is cut in the X-X 'and Y-Y' directions, respectively.

도 3은 종래기술에 따른 문제점을 도시한 단면도.3 is a cross-sectional view showing a problem according to the prior art.

도 4는 종래의 스토리지노드 콘택 공정에 따른 제1층간절연막의 어택을 도시한 SEM 사진.4 is a SEM photograph showing the attack of the first interlayer dielectric layer according to a conventional storage node contact process.

도 5a 내지 도 5e는 본 발명의 일실시예에 따른 반도체소자의 제조 공정을 도시한 단면도.5A through 5E are cross-sectional views illustrating a process of manufacturing a semiconductor device according to an embodiment of the present invention.

도 6은 본 발명의 다른 실시예에 따라 형성된 반도체소자 공정 단면도.
Figure 6 is a semiconductor device process cross-sectional view formed in accordance with another embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

10 : 기판 11 : 게이트전극10 substrate 11 gate electrode

12 : 제1절연막 15 : 플러그(LPC1)12: first insulating film 15: plug (LPC1)

16 : 제3절연막 19 : 비트라인 콘택 플러그 16: third insulating film 19: bit line contact plug                 

20, 21 : 비트라인 22 : 포토레지스트 패턴20, 21: bit line 22: photoresist pattern

23 : 스토리지노트 콘택홀 30' : 어택방지막
23: storage note contact hole 30 ': attack prevention film

본 발명은 반도체소자 제조방법에 관한 것으로 특히, 스토리지노드 콘택 오픈을 위한 공정에서의 절연막의 손상에 따른 반도체소자의 특성 열화를 방지하기에 적합한 반도체소자 제조방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device suitable for preventing deterioration of characteristics of a semiconductor device due to damage of an insulating film in a process for opening a storage node contact.

반도체소자의 고집적화 및 고성능화를 위한 노력이 다각적으로 강구되어지고 있는 바, 그중에서도 콘택 형성에 따른 콘택영역의 확보와 갭-필(Gap-fill) 특성의 향상 또한 소자의 고집적화를 위해 확보되어야 할 필수적인 기술 중 하나이다.Efforts for high integration and high performance of semiconductor devices have been made in various ways. Among them, securing of contact regions and improvement of gap-fill characteristics due to contact formation are also essential technologies to be secured for high integration of devices. Is one of.

도 1은 비트라인 형성을 위한 워드라인과 비트라인을 포함한 전도막패턴을 개략적으로 도시한 평면도이다.1 is a plan view schematically illustrating a conductive film pattern including a word line and a bit line for forming a bit line.

도 1을 참조하면, 일방향으로 다수의 게이트전극 예컨대, 워드라인(W/L)이 배치되어 있으며, 워드라인(W/L)과 교차하는 방향으로 비트라인(B/L)이 배치되어 있다. 비트라인(B/L)은 랜딩플러그콘택(Landing plug contact) 예컨대, LPC1 공정을 통해 기판의 활성영역(도시하지 않음)과 비트라인콘택(BLC)를 통해 콘택되어 있으며, LPC1 공정시 후속 캐패시터 형성을 위한 스토리지노드콘택(Storage node contact, SNC)이 형성되어 있다. Referring to FIG. 1, a plurality of gate electrodes, for example, word lines W / L are disposed in one direction, and bit lines B / L are disposed in a direction crossing the word lines W / L. The bit line B / L is contacted through an active region (not shown) and a bit line contact BLC of a substrate through a landing plug contact, for example, an LPC1 process, and forms a subsequent capacitor during the LPC1 process. Storage node contact (SNC) is formed for.                         

전술한 도 1을 X-X'와 Y-Y' 방향으로 각각 절단한 단면을 도시한 도 2a 내지 도 2f를 참조하여 종래의 반도체소자 제조공정을 살펴본다.The semiconductor device manufacturing process of the present invention will be described with reference to FIGS. 2A to 2F, which show cross-sectional views of FIG. 1 cut in the X-X ′ and Y-Y ′ directions, respectively.

먼저 도 2a에 도시된 바와 같이, 반도체소자를 이루기 위한 여러 요소가 형성된 기판(10) 상에 게이트전극(11)을 형성한다.First, as shown in FIG. 2A, a gate electrode 11 is formed on a substrate 10 on which various elements for forming a semiconductor device are formed.

구체적으로, 게이트전극(11)은 텅스텐 또는 폴리실리콘 등이 단독 또는 적층된 구조로 형성하며, 게이트전극(11)과 기판(10)과의 접촉계면에 게이트절연막(도시하지 않음)을 형성하며, 게이트전극(11) 상부에 후속 SAC(Self Align Contact) 공정시 게이트전극(11) 보호와 SAC 프로파일을 얻기위해 산화막 계열의 층간절연막과 식각선택비를 갖는 질화막 계열의 하드마스크(도시하지 않음)를 형성한다.Specifically, the gate electrode 11 is formed of a structure in which tungsten, polysilicon, etc. are singly or laminated, and a gate insulating film (not shown) is formed on a contact interface between the gate electrode 11 and the substrate 10. In order to obtain the gate electrode 11 protection and the SAC profile in the subsequent self alignment contact (SAC) process on the gate electrode 11, a nitride mask-based hard mask (not shown) having an etch selectivity and an oxide-based interlayer insulating film is obtained. Form.

게이트전극(11) 사이의 기판(10)에 이온주입 등의 방법을 통해 소스/드레인 접합 등의 불순물접합층 즉, 할성영역(도시하지 않음)을 형성한다. An impurity bonding layer such as a source / drain junction, that is, a split region (not shown) is formed on the substrate 10 between the gate electrodes 11 by a method such as ion implantation.

게이트전극(11) 측벽에는 질화막 계열의 스페이서용 절연막(11')을 형성한다.A nitride insulating film-based insulating film 11 'is formed on the sidewall of the gate electrode 11.

이어서 도 2b에 도시된 바와 같이, 그 상부가 평탄화된 제1층간절연막(12)을 통상적인 산화막 계열의 물질막 또는 유동성산화막(Flowable oxide) 등을 이용하여 형성한 다음, 제1층간절연막(12) 상에 반사방지막(도시하지 않음) 특히, 유기계열(Organic)의 반사방지막을 도포한 후, 반사방지막 상에 포토레지스트를 도포한 다음, KrF 또는 ArF 등의 노광원을 이용한 사진식각 공정을 통해 LPC1 형성을 위한 포토레지스트 패턴(13)을 형성한다. Subsequently, as shown in FIG. 2B, the first interlayer insulating film 12 having a flattened upper portion is formed by using a conventional oxide film-based material film or a flowable oxide film, and then the first interlayer insulating film 12. ) An antireflection film (not shown), in particular, an organic antireflection film, and then a photoresist on the antireflection film, and then using a photolithography process using an exposure source such as KrF or ArF A photoresist pattern 13 for forming LPC1 is formed.

구체적으로, 포토레지스트를 소정의 두께로 도포한 다음, 후속 식각공정에 따른 포토레지스트 패턴(13)의 내성을 강화시키기 위한 추가 공정으로 전자빔(Electron beam) 조사 또는 Ar 이온주입(Ion implantation) 등을 실시한 다음, ArF 등의 노광원(도시하지 않음)과 소정의 레티클(도시하지 않음)을 이용하여 포토레지스트의 소정 부분을 선택적으로 노광하고, 현상 공정을 통해 노광 공정을 통해 노광되거나 혹은 노광되지 않은 부분을 잔류시킨 다음, 후세정 공정 등을 통해 식각 잔유물 등을 제거함으로써 포토레지스트 패턴(13)을 형성한다. Specifically, after the photoresist is applied to a predetermined thickness, an electron beam irradiation or Ar ion implantation, etc. may be used as an additional process for enhancing the resistance of the photoresist pattern 13 according to a subsequent etching process. Then, a predetermined portion of the photoresist is selectively exposed using an exposure source (not shown) such as ArF and a predetermined reticle (not shown), and exposed or not exposed through the exposure process through a developing process. After the portion is left, the photoresist pattern 13 is formed by removing the etching residues and the like through a post-cleaning process or the like.

이어서, 포토레지스트 패턴(13)을 식각마스크로 제1층간절연막(12)을 선택적으로 식각하여 기판(10) 표면을 노출시키는 예컨대, 스토리지노드용 콘택홀(14)을 형성하는 SAC을 이용한 LPC1 공정을 실시한다.Subsequently, an LPC1 process using an SAC for forming a contact hole 14 for a storage node, for example, to expose the surface of the substrate 10 by selectively etching the first interlayer insulating layer 12 using the photoresist pattern 13 as an etching mask. Is carried out.

이어서, 피알스트립(PR strip) 공정을 통해 포토레지스트 패턴(14)을 제거하고, 세정 공정을 통해 콘택홀(14) 내에 존재하는 식각 잔류물을 제거한 다음, 증착 또는 선택적에피택셜성장(Selective Epitaxial Growth; 이하 SEG라 함) 등의 방법을 통해 콘택홀(14)에 플러그 물질을 콘택시킨 후, 화학적기계적연마(Chemical Mechanical Polishing; 이하 CMP라 함) 또는 전면식각을 통해 격리된(Isolated) 플러그(15)를 형성하는 바, 이 때의 반도체소자 단면은 도 2c에 도시된 바와 같다.Subsequently, the photoresist pattern 14 is removed through a PR strip process, and an etching residue existing in the contact hole 14 is removed through a cleaning process, followed by deposition or selective epitaxial growth. The plug material is brought into contact with the contact hole 14 through a method such as SEG, and then an isolated plug (15) by chemical mechanical polishing (CMP) or full etching. ) Is formed, the cross section of the semiconductor device at this time is as shown in Figure 2c.

다음으로 도 2d에 도시된 바와 같이, 제2층간절연막(16)을 형성한 후, 비트라인 콘택 정의를 위한 포토레지스트 패턴(17)을 형성한 다음, 포토레지스트 패턴(17)을 식각마스크로 제2층간절연막(16)을 선택적으로 식각하여 플러그(15) 표면을 오픈시키는 비트라인 콘택홀(18)을 형성한다.Next, as shown in FIG. 2D, after forming the second interlayer dielectric layer 16, a photoresist pattern 17 for defining bit line contacts is formed, and then the photoresist pattern 17 is formed as an etch mask. The bilayer insulating film 16 is selectively etched to form a bit line contact hole 18 for opening the surface of the plug 15.

다음으로, 오픈된 플러그(15) 표면에 콘택된 비트라인 콘택 플러그(19)를 형 성한 후, 텅스텐, 텅스텐질화막, 폴리사이드 또는 폴리실리콘 등을 적층시켜 비트라인(20, 21)을 형성하면 도 2e와 같은 단면이 완성된다.Next, after forming the bit line contact plug 19 contacted on the surface of the open plug 15, the bit lines 20 and 21 are formed by stacking tungsten, tungsten nitride film, polyside or polysilicon. The cross section like 2e is completed.

이어서 도 2f에 도시된 바와 같이, LPC1 공정에 의해 형성된 플러그(15) 중 스토리지노드 콘택 형성용 플러그(15) 표면을 오픈시키기 위한 포토레지스트 패턴(22)을 형성한 다음, 포토레지스트 패턴(22)을 식각마스크로 제2층간절연막(16)을 선택적으로 식각함으로써, 스토리지노드 콘택홀(23)을 형성하는 LPC2 공정을 실시한다.Subsequently, as shown in FIG. 2F, a photoresist pattern 22 for opening the surface of the storage node contact forming plug 15 among the plugs 15 formed by the LPC1 process is formed, and then the photoresist pattern 22 is formed. The LPC2 process of forming the storage node contact hole 23 is performed by selectively etching the second interlayer insulating film 16 using an etch mask.

한편, 전술한 SNC 형성을 위한 LPC2 공정의 경우, 통상적인 SAC 공정을 적용하기 때문에 스토리지노드 콘택홀(23) 내의 식각 프로파일이 그 저면으로 갈수록 좁아지는 경사를 갖게되는 바, 이로인해 콘택저항이 증대되는 것을 방지하기 위해 LPC2 공정시 통상적인 SAC 공정과 더불어 습식식각을 병행함으로써, 콘택 면적 즉, CD를 확보한다.On the other hand, in the LPC2 process for forming the SNC described above, since the conventional SAC process is applied, the etch profile in the storage node contact hole 23 has an inclined slope toward the bottom thereof, thereby increasing the contact resistance. In order to prevent the contact, wet etching is performed in addition to the conventional SAC process in the LPC2 process, thereby securing a contact area, that is, a CD.

그러나, 제1 및 제2층간절연막(12, 16)은 통상적으로 BPSG(BoroPhospho Silicate Glass) 등의 산화막 물질을 이용하는 바, 이들은 전술한 습식식각 공정에서 사용되는 완충산화막식각제(Buffered Oxide Etchant; 이하 BOE라 함)와 HF 등에 의해 그 식각률이 매우 높아, 도 2f에 도시된 23과 같이 제1층간절연막(12)에 대한 어택(26)이 발생하게 된다.However, the first and second interlayer insulating films 12 and 16 typically use an oxide film material such as BoroPhospho Silicate Glass (BPSG), which is a buffered oxide etchant used in the above-described wet etching process. BOE) and HF, etc., cause the etching rate to be very high, resulting in an attack 26 on the first interlayer insulating film 12 as shown in FIG. 2F.

이러한 어택(26)은 스토리지노드와 비트라인 또는 다른 전도배선 등과의 전기적 단락을 유발할 수 있어, 반도체소자의 성능을 악화시킬 수 있다.Such an attack 26 may cause an electrical short between the storage node and the bit line or other conductive wiring, and thus may degrade the performance of the semiconductor device.

도 3은 종래기술에 따른 문제점을 도시한 단면도인 바, 도 3에 도시된 바와 같이, 후속 비트라인(20, 21) 스페이서 형성을 위한 질화막(24) 형성시 제1층간절연막(12)의 어택(26) 부분에 공극(Void, 25) 이 발생하게 되며, 이 또한 전극간의 전기적 단락 및 수율을 떨어뜨리는 중요한 원인으로 작용한다.FIG. 3 is a cross-sectional view illustrating a problem according to the prior art, and as shown in FIG. 3, an attack of the first interlayer insulating layer 12 when forming the nitride layer 24 for forming subsequent bit line spacers 20 and 21. Voids (Void, 25) are generated in the part (26), which also acts as an important cause of dropping the electrical short and yield between the electrodes.

도 4는 종래의 스토리지노드 콘택 공정에 따른 제1층간절연막의 어택을 도시한 SEM(Scanning Electron Microscopy) 사진으로서, 제1층간절연막(12)에 대한 어택(26)의 발생을 도시하고 있다.FIG. 4 is a SEM (Scanning Electron Microscopy) photograph showing the attack of the first interlayer dielectric layer according to the conventional storage node contact process, and illustrates the occurrence of an attack 26 on the first interlayer dielectric layer 12.

한편, 이러한 어택을 방지하기 위한 방법으로 LPC1 공정시 제1층간절연막의 CD를 감소키기는 것을 강구할 수 있으나, 이는 소자간 격리를 위한 여유도와 SAC 공정 적용의 어려움이 있어 현실적으로 불가능하며, 비트라인의 폭을 증가시키는 것을 강구할 수 있으나, 이 또한 콘택 저면의 CD 확보와 스토리지노드 콘택 공정시 갭필 특성을 악화시킬 수 있는 문제점이 발생하여 실제 공정상 적용이 어렵다.On the other hand, as a method for preventing such an attack, it is possible to reduce the CD of the first interlayer insulating film during the LPC1 process, but this is not practical because of the margin for isolation between devices and the difficulty of applying the SAC process. Although it may be possible to increase the width of the contact, this also causes problems that may deteriorate the gap fill characteristics during the CD securing of the bottom of the contact and the storage node contact process, which makes it difficult to apply the process.

따라서, 스토리지노드 콘택 공정시 습식식각에 따른 하지층의 어택을 방지할 수 있는 공정기술의 개발이 시급히 요청되고 있는 실정이다.
Therefore, there is an urgent need to develop a process technology capable of preventing attack of the underlying layer due to wet etching during the storage node contact process.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 스토리지노드 콘택 공정시 습식식각에 따른 하지층의 어택을 방지할 수 있는 반도체소자 제조방법을 제공하는데 그 목적이 있다.
The present invention has been proposed to solve the above problems of the prior art, and an object of the present invention is to provide a method for manufacturing a semiconductor device that can prevent the attack of the underlying layer due to wet etching during the storage node contact process.

상기의 목적을 달성하기 위해 본 발명은, 제1절연막을 관통하여 기판에 콘택되며, 그 상부가 상기 제1절연막과 소정의 단차를 갖는 다수의 플러그를 형성하는 단계; 상기 다수의 플러그 상에 후속 습식식각 공정에 따른 상기 제1절연막의 어택을 방지하기 위해 상기 제1절연막에 비해 케미컬에 대한 식각 내성을 갖는 어택방지용 절연막을 형성하는 단계; 상기 어택방지용 절연막을 전면식각하여 상기 제1절연막과 상기 플러그가 단차를 갖는 상기 플러그의 모서리에 어택방지막을 형성하는 단계; 상기 어택방지막이 형성된 전체 구조 상에 제2절연막을 형성하는 단계; 상기 제2절연막을 관통하여 상기 다수의 플러그 중 일부와 콘택되는 전도막패턴을 형성하는 단계; 및 건식 및 습식식각 공정으로 상기 제2절연막을 선택적으로 식각하여 상기 전도막패턴과 콘택되지 않은 상기 플러그 표면을 노출시키는 콘택홀을 형성하는 단계를 포함하는 반도체소자 제조 방법을 제공한다.
In order to achieve the above object, the present invention comprises the steps of forming a plurality of plugs which are contacted to the substrate through a first insulating film, the upper portion of which has a predetermined step with the first insulating film; Forming an attack preventing insulating layer having etch resistance to chemicals relative to the first insulating layer to prevent attack of the first insulating layer by a subsequent wet etching process on the plurality of plugs; Forming an attack prevention layer on an edge of the plug having the step difference between the first insulating layer and the plug by etching the entire surface of the attack prevention insulating layer; Forming a second insulating film on the entire structure where the attack prevention film is formed; Forming a conductive layer pattern penetrating through the second insulating layer to be in contact with some of the plurality of plugs; And selectively etching the second insulating layer by dry and wet etching to form a contact hole exposing the plug surface that is not in contact with the conductive layer pattern.

본 발명은 반도체 소자 제조 공정 중 LPC1 공정 후 플러그를 평탄화시킨 후, 세정 공정에서 플러그가 절연막보다 또는 절연막이 플러그보다 도출되도록 하거나, 평탄화시 절연막에 대한 식각선택비를 조절하여 플러그 또는 절연막이 도출되도록 즉, 플러그와 절연막이 단차를 갖도록 한 후, 상부에 절연막에 비해 습식 케미컬에 대한 식각내성이 있는 어택방지용 절연막을 증착하고 전면식각을 통해 플러그와 절연막이 단차를 갖는 플러그의 모서리 부분에 어택방지막을 형성함으로써, 어택방지막에 의해 스토리지노드 콘택 형성 공정에 따른 절연막을 통한 하지의 어택을 최소화하는 것을 특징으로 한다. The present invention is to planarize the plug after the LPC1 process during the semiconductor device manufacturing process, so that the plug is derived from the insulating film or the insulating film than the plug in the cleaning process, or the plug or insulating film is derived by adjusting the etching selectivity for the insulating film at the time of planarization That is, after the plug and the insulating film have a step, an attack preventing insulating film having an etching resistance against wet chemicals is deposited on the upper side of the insulating film, and an attack preventing film is formed on the corner of the plug having the step between the plug and the insulating film through the entire etching. By forming, the attack prevention film to minimize the attack of the lower layer through the insulating film according to the storage node contact forming process.                     

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명하는 바, 도 5a 내지 도 5d는 본 발명의 일실시예에 따른 반도체소자의 제조 공정을 도시한 단면도이고, 도 6은 본 발명의 다른 실시예에 따라 형성된 반도체소자 공정 단면도이다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. 5A to 5D are cross-sectional views illustrating a manufacturing process of a semiconductor device according to an embodiment of the present invention, and FIG. 6 is a cross-sectional view illustrating a semiconductor device process according to another embodiment of the present invention.

이하, 첨부한 도면을 참조하여 상세히 설명한다.Hereinafter, with reference to the accompanying drawings will be described in detail.

한편, 도면의 간략화를 위해 종래기술과 동일한 도1과 도 2a 및 도 2b를 동일한 도면으로 사용하였으며, 종래와 동일한 구성요소에 대해서는 동일부호로 처리하였다.On the other hand, for the sake of simplicity of the drawings, Figures 1, 2A, and 2B, which are the same as in the prior art, are used as the same drawings, and the same components as in the prior art are denoted by the same reference numerals.

도 1은 비트라인 형성을 위한 워드라인과 비트라인을 포함한 전도막패턴을 개략적으로 도시한 평면도이다.1 is a plan view schematically illustrating a conductive film pattern including a word line and a bit line for forming a bit line.

도 1을 참조하면, 일방향으로 다수의 게이트전극 예컨대, 워드라인(W/L)이 배치되어 있으며, 워드라인(W/L)과 교차하는 방향으로 비트라인(B/L)이 배치되어 있다. 비트라인(B/L)은 LPC1 공정을 통해 기판의 활성영역(도시하지 않음)과 비트라인콘택(BLC)을 통해 콘택되어 있으며, LPC1 공정시 후속 캐패시터 형성을 위한 스토리지노드콘택(SNC)이 형성되어 있다.Referring to FIG. 1, a plurality of gate electrodes, for example, word lines W / L are disposed in one direction, and bit lines B / L are disposed in a direction crossing the word lines W / L. The bit line B / L is contacted through the active region (not shown) of the substrate and the bit line contact BLC through the LPC1 process, and the storage node contact SNC is formed to form a subsequent capacitor during the LPC1 process. It is.

전술한 도 1을 X-X'와 Y-Y' 방향으로 각각 절단한 단면을 도시한 도 2a 내지 도 2b와 도 5a 내지 도 5d를 참조하여 본 발명의 일실시예에 따른 반도체소자 제조공정을 살펴본다.A semiconductor device manufacturing process according to an embodiment of the present invention will be described with reference to FIGS. 2A through 2B and FIGS. 5A through 5D, which illustrate cross-sectional views of FIGS. 1 through X-X 'and YY', respectively. .

먼저 도 2a에 도시된 바와 같이, 반도체소자를 이루기 위한 여러 요소가 형 성된 기판(10) 상에 게이트전극(11)을 형성한다.First, as shown in FIG. 2A, a gate electrode 11 is formed on a substrate 10 on which various elements for forming a semiconductor device are formed.

구체적으로, 게이트전극(11)은 텅스텐 또는 폴리실리콘 등이 단독 또는 적층된 구조로 형성하며, 게이트전극(11)과 기판(10)과의 접촉계면에 게이트절연막(도시하지 않음)을 형성하며, 게이트전극(11) 상부에 후속 SAC 공정시 게이트전극(11) 보호와 SAC 프로파일을 얻기위해 산화막 계열의 층간절연막과 식각선택비를 갖는 질화막 계열의 하드마스크(도시하지 않음)를 형성한다.Specifically, the gate electrode 11 is formed of a structure in which tungsten, polysilicon, etc. are singly or laminated, and a gate insulating film (not shown) is formed on a contact interface between the gate electrode 11 and the substrate 10. A nitride mask-based hard mask (not shown) having an etching selectivity and an oxide-based interlayer insulating film is formed on the gate electrode 11 to obtain the gate electrode 11 protection and the SAC profile in a subsequent SAC process.

이 때, 0.1㎛ 기술의 공정에서는 일예로 게이트전극의 총 두께는 1000Å ∼ 5000Å, 하드마스크의 두께는 1000Å ∼ 4000Å 정도로 하는 것이 바람직하다.At this time, it is preferable that the total thickness of the gate electrode is 1000 kPa to 5000 kPa, and the thickness of the hard mask is about 1000 kPa to 4000 kPa, for example, in the step of 0.1 µm technology.

게이트전극(11) 사이의 기판(10)에 이온주입 등의 방법을 통해 소스/드레인 접합 등의 불순물접합층 즉, 할성영역(도시하지 않음)을 형성한다. An impurity bonding layer such as a source / drain junction, that is, a split region (not shown) is formed on the substrate 10 between the gate electrodes 11 by a method such as ion implantation.

게이트전극(11) 측벽을 감싸도록 질화막 계열의 스페이서용 절연막(11')을 형성한다.A nitride film-based spacer insulating film 11 ′ is formed to surround the sidewall of the gate electrode 11.

이어서 도 2b에 도시된 바와 같이, 그 상부가 평탄화된 제1절연막(12)예컨대, 층간절연막을 형성하는 바, 고온산화막(HTO), APL(Advanced Planalization Layer) 산화막, SOD(Spin On Dielectric), SOG(Spin On Glass), TEOS(Tetra Ethyl Ortho Silicate), BPSG(Boro Phospho Silicate Glass), PSG(Phospho Silicate Glass) 또는 BSG(Boro Silicate Glass) 등의 막 평탄화 특성이 우수한 물질을 사용하여 예컨대, 1000Å ∼ 10000Å의 두께로 형성한다.Subsequently, as shown in FIG. 2B, a first insulating film 12 having a planarized upper portion thereof, for example, an interlayer insulating film is formed, such as a high temperature oxide film (HTO), an advanced planalization layer (APL) oxide film, a spin on dielectric (SOD), By using a material having excellent film planarization characteristics such as spin on glass (SOG), tetra ethyl ortho silicate (TEOS), boro phospho silicate glass (bpsg), phospho silicate glass (psg) or boro silicate glass (bsg), It is formed in the thickness of -10000 kPa.

계속해서, 제1절연막(12) 상에 반사방지막(도시하지 않음) 특히, 유기계열(Organic)의 반사방지막을 도포한 후, 반사방지막 상에 포토레지스트를 도 포한 다음, KrF 또는 ArF 등의 노광원을 이용한 사진식각 공정을 통해 LPC1 형성을 위한 포토레지스트 패턴(13)을 형성한다. Subsequently, an antireflection film (not shown), particularly an organic antireflection film, is applied on the first insulating film 12, and then a photoresist is coated on the antireflection film, and then exposed to light such as KrF or ArF. The photoresist pattern 13 for forming LPC1 is formed through a photolithography process using a circle.

구체적으로, 포토레지스트를 소정의 두께로 도포한 다음, 후속 식각공정에 따른 포토레지스트 패턴(13)의 내성을 강화시키기 위한 추가 공정으로 전자빔 조사 또는 Ar 이온주입 등을 실시한 다음, ArF 등의 노광원(도시하지 않음)과 소정의 레티클(도시하지 않음)을 이용하여 포토레지스트의 소정 부분을 선택적으로 노광하고, 현상 공정을 통해 노광 공정을 통해 노광되거나 혹은 노광되지 않은 부분을 잔류시킨 다음, 후세정 공정 등을 통해 식각 잔유물 등을 제거함으로써 포토레지스트 패턴(13)을 형성한다. Specifically, the photoresist is applied to a predetermined thickness, followed by electron beam irradiation or Ar ion implantation as an additional step for enhancing the resistance of the photoresist pattern 13 according to the subsequent etching process, and then an exposure source such as ArF. (Not shown) and a predetermined reticle (not shown) are used to selectively expose a predetermined portion of the photoresist, and to leave the exposed or unexposed portions through the exposure process through the developing process, and then post-clean The photoresist pattern 13 is formed by removing etching residues or the like through a process or the like.

이어서, 포토레지스트 패턴(13)을 식각마스크로 제1절연막(12)을 선택적으로 식각하여 기판(10) 표면을 노출시키는 예컨대, 스토리지노드용 콘택홀(14)을 형성하는 SAC을 이용한 LPC1 공정을 실시한다.Subsequently, the LPC1 process using SAC, which forms the contact hole 14 for the storage node, for example, to expose the surface of the substrate 10 by selectively etching the first insulating layer 12 using the photoresist pattern 13 as an etching mask. Conduct.

이어서 도 5a에 도시된 바와 같이, 피알스트립(PR strip) 공정을 통해 포토레지스트 패턴(14)을 제거하고, 세정 공정을 통해 콘택홀(14) 내에 존재하는 식각 잔류물을 제거한 다음, 증착 또는 SEG 등의 방법을 통해 콘택홀(14)에 플러그 물질을 콘택시킨 후, CMP 또는 전면식각을 통해 격리된 플러그(15)를 형성한다.Subsequently, as shown in FIG. 5A, the photoresist pattern 14 is removed through a PR strip process, and an etching residue existing in the contact hole 14 is removed through a cleaning process, followed by deposition or SEG. After contacting the plug material to the contact hole 14 through the method, such as, to form an isolated plug 15 through CMP or full surface etching.

이어서, 세정을 실시하여 식각 잔류물을 제거하는 바, 이 때 제1절연막(12)에 비해 플러그(15)의 식각이 잘 이루어지는 공정 조건을 이용하여 도시된 바와 같이 플러그에 비해 제1절연막(12)이 상부로 도출되도록 한다.Subsequently, the etching residue is removed to remove the etching residues. At this time, the first insulating layer 12 is compared with the plug as shown by using process conditions in which the plug 15 is more etched than the first insulating layer 12. ) To the top.

이 때의 세정은 BOE 또는 HF를 이용하며, 이러한 플러그(15)가 도출되는 프 로파일을 얻기 위해서는 BOE나 불산(HF)의 딥 시간(Dip time)의 조절을 통해 이루어진다.In this case, BOE or HF is used, and in order to obtain a profile from which the plug 15 is derived, the BOE or hydrofluoric acid (HF) is controlled through dip time.

한편, 전술한 평탄화 이후의 세정 공정을 통해 프로파일을 변형시키는 방법 이외에 CMP시의 산화막 계열에 대한 고선택비를 갖는 슬러리 또는 전면식각시의 산화막 계열에 대한 고선택비의 식각 조건 등을 통해서도 가능하다.On the other hand, in addition to the method of modifying the profile through the cleaning process after the planarization described above, it is also possible through a slurry having a high selectivity for the oxide film during CMP, or a high selectivity etching condition for the oxide film during etching. .

전술한 일실시예에서는 제1절연막(12)이 플러그(15)에 비해 도출된 것을 도시하였으나, 그 반대인 플러그(15)가 제1절연막(12)에 비해 도출되도록 할 수도 있는 바, 이는 결국 두 물질막 플러그(15)와 제1절연막(12) 간의 단차를 유발시키는 것이 목적이며 본 발명의 다른 실시예를 통해 살펴 본다. 전술한 단차는 100Å ∼ 700Å 정도인 것이 바람직하다.In the above-described embodiment, the first insulating film 12 is drawn from the plug 15, but the plug 15, which is the opposite, may be drawn from the first insulating film 12. It is an object to cause a step between the two material film plugs 15 and the first insulating film 12, which will be described through another embodiment of the present invention. It is preferable that the above-mentioned level | steps are about 100 kPa-700 kPa.

계속해서, 제1절연막(12)과 단차를 갖는 플러그(15)를 포함한 전체 구조 상부에 후속 습식 공정시 제1절연막(12)의 어택 방지를 위해 제1절연막(12)에 비해 케미컬에 대한 식각 내성이 상대적으로 강한 어택방지용 절연막(30)을 형성한다.Subsequently, etching is performed on the chemical compared to the first insulating layer 12 to prevent attack of the first insulating layer 12 during the subsequent wet process on the entire structure including the plug 15 having the stepped portion with the first insulating layer 12. An attack prevention insulating film 30 having relatively high resistance is formed.

여기서, 어택방지용 절연막(30)은 질화막을 이용하며, 100Å ∼ 700Å의 두께로 증착하는 것이 바람직하다.Here, the attack prevention insulating film 30 uses a nitride film and is preferably deposited at a thickness of 100 kPa to 700 kPa.

이어서, 어택방지용 절연막(30)을 전면식각하여 제1절연막(12)과 플러그(15)가 단차를 갖는 플러그(15)의 모서리에 어택방지막(30')을 형성하는 바, 도시된 바와같이 제1절연막(12)의 양측 모서리에 스페이서 형상으로 형성됨을 확인할 수 있다.Subsequently, the attack prevention insulating film 30 is etched entirely to form the attack prevention film 30 ′ at the corners of the plug 15 having the step between the first insulating film 12 and the plug 15. It can be seen that the spacers are formed at both edges of the insulating film 12.

다음으로 도 5c에 도시된 바와 같이, 어택방지막(30')이 형성된 전체 구조 상에 제1절연막(12)과 같은 산화막 물질을 이용하여 1000Å ∼ 10000Å의 두께로 제2절연막(16)을 형성한 후, 비트라인 콘택 정의를 위한 포토레지스트 패턴(17)을 형성한 다음, 포토레지스트 패턴(17)을 식각마스크로 제2절연막(16)을 선택적으로 식각하여 플러그(15) 표면을 오픈시키는 비트라인 콘택홀(18)을 형성한다.Next, as shown in FIG. 5C, the second insulating film 16 is formed to have a thickness of 1000 kPa to 10000 kPa using an oxide material such as the first insulating film 12 on the entire structure where the attack prevention film 30 'is formed. After forming the photoresist pattern 17 for defining the bit line contact, the bit line for opening the surface of the plug 15 by selectively etching the second insulating layer 16 using the photoresist pattern 17 as an etch mask. The contact hole 18 is formed.

다음으로, 오픈된 플러그(15) 표면에 콘택된 비트라인 콘택 플러그(19)를 형성한 후, 텅스텐, 텅스텐질화막, 폴리사이드 또는 폴리실리콘 등을 적층시켜 비트라인(20, 21)을 형성하면 도 5d와 같은 단면이 완성된다. 여기서, 비트라인용 전도물질로는 전술한 것 이외에 Ti, TiN, Ta, TaW, TaN 등 금속과 금속질화물 및 금속 실리사이드 등을 이용할 수 있다.Next, after forming the contact bit line contact plug 19 on the surface of the open plug 15, the bit lines 20 and 21 are formed by stacking tungsten, tungsten nitride film, polyside or polysilicon. A cross section like 5d is completed. Here, in addition to the above-described conductive material for the bit line, metals such as Ti, TiN, Ta, TaW, TaN, metal nitrides, and metal silicides may be used.

이어서 도 5e에 도시된 바와 같이, LPC1 공정에 의해 형성된 플러그(15) 중 스토리지노드 콘택 형성용 플러그(15) 표면을 오픈시키기 위한 포토레지스트 패턴(22)을 형성한 다음, 포토레지스트 패턴(22)을 식각마스크로 제2절연막(16)을 선택적으로 식각함으로써, 스토리지노드 콘택홀(23)을 형성하는 LPC2 공정을 실시한다.Subsequently, as shown in FIG. 5E, a photoresist pattern 22 for opening the surface of the storage node contact forming plug 15 among the plugs 15 formed by the LPC1 process is formed, and then the photoresist pattern 22 is formed. The second insulating layer 16 is selectively etched using the etch mask to perform the LPC2 process of forming the storage node contact hole 23.

전술한 SNC 형성을 위한 LPC2 공정의 경우, 통상적인 SAC 공정을 적용하기 때문에 스토리지노드 콘택홀(23) 내의 식각 프로파일이 그 저면으로 갈수록 좁아지는 경사를 갖게되는 바, 이로인해 콘택저항이 증대되는 것을 방지하기 위해 스토리지노드 콘택 공정시 통상적인 SAC 공정과 더불어 습식식각을 병행함으로써, 콘택 면적 즉, CD를 확보한다.In the case of the LPC2 process for forming the SNC described above, since the conventional SAC process is applied, the etch profile in the storage node contact hole 23 has an inclination narrowing toward the bottom thereof, thereby increasing the contact resistance. In order to prevent the storage node contact process, wet etching is performed in addition to the conventional SAC process to secure a contact area, that is, a CD.

한편, 전술한 본 발명의 실시예에서 예시된 어택방지막(30')이 식각배리어로 작용함으로써, 습식식각 공정에서 제1절연막(12)의 어택을 방지한다.Meanwhile, the attack prevention layer 30 ′ illustrated in the above-described embodiment of the present invention acts as an etching barrier, thereby preventing attack of the first insulating layer 12 in the wet etching process.

이 때, 식각 용액으로는 암모니아수와 불산의 비율이 50:1 ∼ 500:1인 BOE나, 물과 불산의 비율이 50:1 ∼ 500:1인 묽은 불산을 사용하며 세정시간은 5초 ∼ 500초 동안 실시하는 것이 바람직하다.At this time, the etching solution uses BOE having 50: 1 to 500: 1 ratio of ammonia water and hydrofluoric acid, or diluted hydrofluoric acid having 50: 1 to 500: 1 ratio of water and hydrofluoric acid. The cleaning time is 5 seconds to 500 Preference is given to seconds.

또한, 전술한 건식식각 공정은 통상적인 SAC 공정용 레시피(Recipe)를 적용한 식각 공정으로서, 산화막 계열의 제2절연막(16)과 질화막 계열의 물질의 고선택비를 갖도록 제1식각가스로 C3F8, C4F8, C5F8 , C4F6 또는 C2F4 등의 다량의 폴리머를 유발하는 과탄소 함유가스를 사용한다.In addition, the above-described dry etching process is an etching process using a recipe for a conventional SAC process. The dry etching process may include C 3 as the first etching gas so as to have a high selectivity between the oxide-based second insulating layer 16 and the nitride-based material. Percarbon-containing gases that produce large amounts of polymers such as F 8 , C 4 F 8 , C 5 F 8 , C 4 F 6 or C 2 F 4 are used.

또한, 전술한 고선택비에 식각 공정 윈도우(Window)를 증가시켜 재현성 있는 식각 공정을 확보하기 위한 제2식각가스로 CHF3, C2HF5, CH2F 2, CH3F, CH2, CH4, C2H4 또는 H2 등을 사용할 수 있다.In addition, as the second etching gas for increasing the etching process window to secure the reproducible etching process at the above-described high selectivity, CHF 3 , C 2 HF 5 , CH 2 F 2 , CH 3 F, CH 2 , CH 4 , C 2 H 4 or H 2 and the like can be used.

또한, 플라즈마 안정 및 스퍼터링 효과를 증가시켜 식각 멈춤 등을 개선시키기 위한 제3식각가스로 He, Ne, Ar, Kr 도는 Xe 등의 불활성가스를 사용할 수 있다.In addition, an inert gas such as He, Ne, Ar, Kr or Xe may be used as the third etching gas for improving the plasma stabilization and the sputtering effect to improve the etch stop.

한편, 전술한 제1 내지 제3 식각가스를 각각 혼합하여 사용할 수 있으며, 제1식각가스에 윈도우가 넓은 식각 공정을 확보하기 위해 CxHyFz(x,y,z ≥2)를 혼함하여 사용할 수 있다.Meanwhile, the above-described first to third etching gases may be mixed and used, and CxHyFz (x, y, z ≧ 2) may be mixed to ensure an etching process having a wide window in the first etching gas.

한편, 전술한 바와 같이 도 5a의 공정에서 플러그(15)가 제1절연막(12)에 비해 도출되도록 공정을 수행할 수도 있는 바, 도 6은 이러한 경우의 일련의 공정이 완료된 공정 단면도이다. 여기서, 어택방지막(30')은 일실시예와 달리 플러그(15)의 양측에 스페이서 형상으로 형성되어 있음을 알 수 있다.
Meanwhile, as described above, the process may be performed such that the plug 15 is drawn out as compared with the first insulating layer 12 in the process of FIG. 5A. Here, it can be seen that the attack prevention layer 30 ′ is formed in a spacer shape on both sides of the plug 15, unlike the exemplary embodiment.

전술한 본 발명은, LPC1 공정 후 플러그와 제1절연막이 단차를 갖도록 한다음, 그 단차에 기인한 플러그와 제1절연막의 모서리 부분에서 제1절연막에 비해 케미컬에 대한 식각내성과 갭필 특성이 우수한 어택방지용 절연막을 이용하여 스페이서 형상의 어택방지막을 형성함으로써, 후속 LPC2 공정시 습식식각에 따른 하부 제1절연막의 어택을 방지할 수 있음을 실시예를 통해 알아 보았다.
According to the present invention, after the LPC1 process, the plug and the first insulating layer have a step difference, and the etching resistance and the gap fill characteristics of the chemicals are superior to those of the first insulating layer at the corners of the plug and the first insulating layer due to the step. By forming a spacer-type attack prevention film using an attack prevention insulating film, it was found through the embodiment that the attack of the lower first insulating film due to the wet etching during the subsequent LPC2 process can be prevented.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 바와 같은 본 발명은, 플러그 형성시 제1절연막과의 단차가 발생하는 부분에 스페이서 형상의 어택방지막을 형성함으로써, 후속 습식식각 공정에 따른 제1절연막에 대한 어택을 방지할 수 있어 궁극적으로, 반도체소자의 수율을 향상시킬 수 있는 탁월한 효과를 기대할 수 있다.According to the present invention as described above, by forming a spacer-type attack prevention film in a portion where a step with the first insulating film occurs when the plug is formed, it is possible to prevent the attack on the first insulating film according to the subsequent wet etching process and ultimately As a result, an excellent effect of improving the yield of semiconductor devices can be expected.

Claims (9)

제1절연막을 관통하여 기판에 콘택되며, 그 상부가 상기 제1절연막과 소정의 단차를 갖는 다수의 플러그를 형성하는 단계;Forming a plurality of plugs penetrating through the first insulating film and contacting the substrate, the plurality of plugs having a predetermined step on the upper portion of the first insulating film; 상기 다수의 플러그 상에 후속 습식식각 공정에 따른 상기 제1절연막의 어택을 방지하기 위해 상기 제1절연막에 비해 케미컬에 대한 식각 내성을 갖는 어택방지용 절연막을 형성하는 단계;Forming an attack preventing insulating layer having etch resistance to chemicals relative to the first insulating layer to prevent attack of the first insulating layer by a subsequent wet etching process on the plurality of plugs; 상기 어택방지용 절연막을 전면식각하여 상기 제1절연막과 상기 플러그가 단차를 갖는 상기 플러그의 모서리에 어택방지막을 형성하는 단계;Forming an attack prevention layer on an edge of the plug having the step difference between the first insulating layer and the plug by etching the entire surface of the attack prevention insulating layer; 상기 어택방지막이 형성된 전체 구조 상에 제2절연막을 형성하는 단계;Forming a second insulating film on the entire structure where the attack prevention film is formed; 상기 제2절연막을 관통하여 상기 다수의 플러그 중 일부와 콘택되는 전도막패턴을 형성하는 단계; 및Forming a conductive layer pattern penetrating through the second insulating layer to be in contact with some of the plurality of plugs; And 건식 및 습식식각 공정으로 상기 제2절연막을 선택적으로 식각하여 상기 전도막패턴과 콘택되지 않은 상기 플러그 표면을 노출시키는 콘택홀을 형성하는 단계Selectively etching the second insulating layer by dry and wet etching to form a contact hole exposing the plug surface that is not in contact with the conductive layer pattern 를 포함하는 반도체소자 제조 방법.Semiconductor device manufacturing method comprising a. 제 1 항에 있어서,The method of claim 1, 상기 콘택홀을 형성하는 단계에서 경사의 식각 프로파일을 갖도록 건식식각을 실시한 후, 습식식각을 통해 수직 프로파일을 얻는 것을 특징으로 하는 반도체 소자 제조방법.Performing dry etching to have an inclined etching profile in the forming of the contact hole, and then obtaining a vertical profile through wet etching. 제 1 항에 있어서,The method of claim 1, 상기 플러그를 형성하는 단계에서,In the step of forming the plug, 상기 플러그와 상기 제1절연막을 평탄화시킨 후, 세정공정을 통해 상기 제1절연막을 선택적으로 식각함으로써 상기 플러그를 도출시키거나, 상기 플러그를 선택식각하여 상기 제1절연막을 도출시키는 것을 특징으로 하는 반도체소자 제조방법.After the planarization of the plug and the first insulating layer, the semiconductor substrate may be derived by selectively etching the first insulating layer through a cleaning process, or the first insulating layer may be derived by selectively etching the plug. Device manufacturing method. 제 3 항에 있어서,The method of claim 3, wherein 상기 세정공정에서,In the cleaning step, 불산 또는 완충산화막식각제의 딥 시간 조절을 통해 상기 제1절연막의 일부를 제거하여 상기 플러그의 저면 임계치수를 증가시키는 것을 특징으로 하는 반도체소자 제조 방법.By adjusting the dip time of hydrofluoric acid or buffer oxide And removing a portion of the first insulating layer to increase a bottom critical dimension of the plug. 제 1 항에 있어서,The method of claim 1, 상기 플러그를 형성하는 단계에서,In the step of forming the plug, 상기 플러그와 상기 제1절연막을 평탄화시킬 때, 상기 제1절연막과 상기 플러그의 식각선택비를 조절하여 상기 플러그 또는 상기 제1절연막을 도출시키는 것을 특징으로 하는 반도체소자 제조방법.And when the plug and the first insulating layer are planarized, an etching selectivity between the first insulating layer and the plug is adjusted to derive the plug or the first insulating layer. 제 1 항에 있어서,The method of claim 1, 상기 플러그와 상기 제1절연막은 100Å 내지 700Å의 단차를 갖는 것을 특징으로 하는 반도체소자 제조방법.And the plug and the first insulating layer have a step of 100 mW to 700 mW. 제 1 항에 있어서,The method of claim 1, 상기 제1절연막은 BPSG(BoroPhospho Silicate Glass), PSG(Phospho Silicate Glass), BSG(Boro Silicate Glass) 또는 HDP(High Density Plasma)산화막 중 어느 하나를 이용하며, 상기 어택방지막은 질화막을 이용하는 것을 특징으로 하는 반도체소자 제조방법.The first insulating layer may use any one of BPSG (BoroPhospho Silicate Glass), PSG (Phospho Silicate Glass), BSG (Boro Silicate Glass), or HDP (High Density Plasma) oxide film, and the attack prevention layer may include a nitride film. A semiconductor device manufacturing method. 제 1 항에 있어서,The method of claim 1, 상기 어택방지용 절연막을 100Å 내지 700Å의 두께로 증착하는 것을 특징으로 하는 반도체소자 제조방법.A method of manufacturing a semiconductor device, characterized in that for depositing the attack preventing insulating film in a thickness of 100 ~ 700Å. 제 1 항에 있어서,The method of claim 1, 상기 습식식각은, The wet etching, 암모니아수와 불산의 비율이 50:1 내지 500:1인 완충산화막식각제 또는 물과 불산의 비율이 50:1 내지 500:1인 묽은 불산을 사용하여 5초 내지 500초 동안 실시하는 것을 특징으로 하는 반도체소자 제조방법.It is carried out for 5 seconds to 500 seconds using a buffered oxide film etchant having a ratio of ammonia water and hydrofluoric acid of 50: 1 to 500: 1 or dilute hydrofluoric acid having a ratio of water and hydrofluoric acid of 50: 1 to 500: 1. Semiconductor device manufacturing method.
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