KR100816720B1 - Method for fabricating semiconductor device - Google Patents

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KR100816720B1 KR1020020031849A KR20020031849A KR100816720B1 KR 100816720 B1 KR100816720 B1 KR 100816720B1 KR 1020020031849 A KR1020020031849 A KR 1020020031849A KR 20020031849 A KR20020031849 A KR 20020031849A KR 100816720 B1 KR100816720 B1 KR 100816720B1
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Abstract

본 발명은 반도체소자 제조방법에 관한 것으로, 특히 LPC2 공정시 습식식각에 따른 하지층의 어택을 방지할 수 있는 반도체소자 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 제1절연막을 관통하여 기판에 콘택되며, 그 상부가 상기 제1절연막에 비해 도출되는 다수의 플러그를 형성하는 단계; 상기 다수의 플러그 상에 후속 습식식각 공정에 따른 상기 제1절연막의 어택을 방지하기 위해 상기 제1절연막에 비해 케미컬에 대한 식각 내성을 갖는 제2절연막을 형성하는 단계; 상기 제2절연막 상에 제3연막을 형성하는 단계; 상기 제3 및 제2절연막을 관통하여 상기 다수의 플러그 중 일부와 콘택되는 전도막패턴을 형성하는 단계; 및 건식 및 습식식각 공정으로 상기 제3절연막 및 상기 제2절연막을 선택적으로 식각하여 상기 전도막패턴과 콘택되지 않은 상기 플러그 표면을 노출시키는 콘택홀을 형성하는 단계를 포함하는 반도체소자 제조 방법을 제공한다.
The present invention relates to a method of manufacturing a semiconductor device, and more particularly, to a method of manufacturing a semiconductor device capable of preventing an underlying layer from being attacked by wet etching in an LPC2 process. To this end, Forming a plurality of plugs that are in contact with the substrate and have an upper portion derived therefrom relative to the first insulating layer; Forming a second insulating layer on the plurality of plugs, the second insulating layer having chemical etching resistance to the first insulating layer to prevent attack of the first insulating layer in a subsequent wet etching process; Forming a third semiconductor layer on the second insulating layer; Forming a conductive film pattern through the third and the second insulating films to be in contact with a part of the plurality of plugs; And forming a contact hole for selectively etching the third insulating film and the second insulating film by dry etching and wet etching to expose the plug surface that is not in contact with the conductive film pattern do.

SAC, LPC1, LPC2, 비트라인, 플러그, 워드라인, 스토리지노드, HDP 산화막, BPSG.SAC, LPC1, LPC2, bit line, plug, word line, storage node, HDP oxide, BPSG.

Description

반도체소자 제조방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE} [0001] METHOD FOR FABRICATING SEMICONDUCTOR DEVICE [0002]             

도 1은 비트라인 형성을 위한 워드라인과 비트라인을 포함한 전도막패턴을 개략적으로 도시한 평면도.1 is a plan view schematically showing a conductive film pattern including a word line and a bit line for bit line formation;

도 2a 내지 도 2f는 도 1을 X-X'와 Y-Y' 방향으로 각각 절단한 종래의 반도체소자 제조공정을 도시한 단면도. FIGS. 2A to 2F are cross-sectional views illustrating a conventional semiconductor device manufacturing process in which FIG. 1 is cut in the directions of X-X 'and Y-Y', respectively.

도 3은 종래기술에 따른 문제점을 도시한 단면도.3 is a cross-sectional view showing a problem according to the prior art;

도 4는 종래의 LPC2 공정에 따른 제1층간절연막의 어택을 도시한 SEM 사진.4 is a SEM photograph showing an attack of a first interlayer insulating film according to a conventional LPC2 process.

도 5a 내지 도 5e는 본 발명의 일실시예에 따른 반도체소자의 제조 공정을 도시한 단면도.
5A to 5E are cross-sectional views illustrating a manufacturing process of a semiconductor device according to an embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명 *Description of the Related Art [0002]

10 : 기판 11 : 게이트전극10: substrate 11: gate electrode

12 : 제1절연막 15 : 플러그(LPC1)12: first insulating film 15: plug (LPC1)

16 : 제3절연막 19 : 비트라인 콘택 플러그16: third insulating film 19: bit line contact plug

20, 21 : 비트라인 22 : 포토레지스트 패턴20, 21: bit line 22: photoresist pattern

23 : 스토리지노트 콘택홀 30 : 제2절연막23: Storage note contact hole 30: Second insulating film

본 발명은 반도체소자 제조방법에 관한 것으로 특히, 스토리지노드 콘택 오픈을 위한 공정에서의 절연막의 손상에 따른 반도체소자의 특성 열화를 방지하기에 적합한 반도체소자 제조방법에 관한 것이다.The present invention relates to a semiconductor device manufacturing method, and more particularly, to a semiconductor device manufacturing method suitable for preventing deterioration of characteristics of a semiconductor device due to damage of an insulating film in a process for opening a contact of a storage node.

반도체소자의 고집적화 및 고성능화를 위한 노력이 다각적으로 강구되어지고 있는 바, 그중에서도 콘택 형성에 따른 콘택영역의 확보와 갭-필(Gap-fill) 특성의 향상 또한 소자의 고집적화를 위해 확보되어야 할 필수적인 기술 중 하나이다.Efforts for high integration and high performance of semiconductor devices have been variously attempted. Of these, efforts have been made to secure a contact area due to contact formation and to improve gap-fill characteristics, Lt; / RTI >

도 1은 비트라인 형성을 위한 워드라인과 비트라인을 포함한 전도막패턴을 개략적으로 도시한 평면도이다.1 is a plan view schematically showing a conductive film pattern including a word line and a bit line for bit line formation.

도 1을 참조하면, 일방향으로 다수의 게이트전극 예컨대, 워드라인(W/L)이 배치되어 있으며, 워드라인(W/L)과 교차하는 방향으로 비트라인(B/L)이 배치되어 있다. 비트라인(B/L)은 랜딩플러그콘택(Landing plug contact) 예컨대, LPC1 공정을 통해 기판의 활성영역(도시하지 않음)과 비트라인콘택(BLC)를 통해 콘택되어 있으며, LPC1 공정시 후속 캐패시터 형성을 위한 스토리지노드콘택(Storage node contact, SNC)이 형성되어 있다.Referring to FIG. 1, a plurality of gate electrodes, for example, word lines W / L are arranged in one direction, and bit lines B / L are arranged in a direction crossing the word lines W / L. The bit line B / L is contacted through an active region (not shown) of the substrate via a landing plug contact, for example, an LPC1 process, through a bit line contact BLC, and a subsequent capacitor formation A storage node contact (SNC) is formed.

전술한 도 1을 X-X'와 Y-Y' 방향으로 각각 절단한 단면을 도시한 도 2a 내지 도 2f를 참조하여 종래의 반도체소자 제조공정을 살펴본다.A conventional semiconductor device manufacturing process will be described with reference to FIGS. 2A to 2F, which are cross-sectional views taken along the line X-X 'and Y-Y' of FIG. 1, respectively.

먼저 도 2a에 도시된 바와 같이, 반도체소자를 이루기 위한 여러 요소가 형 성된 기판(10) 상에 게이트전극(11)을 형성한다.First, as shown in FIG. 2A, a gate electrode 11 is formed on a substrate 10 having various elements for forming a semiconductor device.

구체적으로, 게이트전극(11)은 텅스텐 또는 폴리실리콘 등이 단독 또는 적층된 구조로 형성하며, 게이트전극(11)과 기판(10)과의 접촉계면에 게이트절연막(도시하지 않음)을 형성하며, 게이트전극(11) 상부에 후속 SAC(Self Align Contact) 공정시 게이트전극(11) 보호와 SAC 프로파일을 얻기위해 산화막 계열의 층간절연막과 식각선택비를 갖는 질화막 계열의 하드마스크(도시하지 않음)를 형성한다.Specifically, the gate electrode 11 is formed of a single or stacked structure of tungsten, polysilicon, or the like, and a gate insulating film (not shown) is formed at a contact interface between the gate electrode 11 and the substrate 10, A nitride film type hard mask (not shown) having an interlayer insulating film and an etch selectivity of an oxide film series is formed on the gate electrode 11 in order to protect the gate electrode 11 in a subsequent SAC (Self Align Contact) .

게이트전극(11) 사이의 기판(10)에 이온주입 등의 방법을 통해 소스/드레인 접합 등의 불순물접합층 즉, 할성영역(도시하지 않음)을 형성한다. An impurity junction layer (not shown) such as a source / drain junction is formed on the substrate 10 between the gate electrodes 11 through a method such as ion implantation.

게이트전극(11) 측벽에 스페이서가 형성되나 이 또한, 도면의 간략화를 위해 생략하였다.Spacers are formed on the sidewalls of the gate electrode 11, but are omitted for the sake of simplicity.

이어서 도 2b에 도시된 바와 같이, 그 상부가 평탄화된 제1층간절연막(12)을 통상적인 산화막 계열의 물질막 또는 유동성산화막(Flowable oxide) 등을 이용하여 형성한 다음, 제1층간절연막(12) 상에 반사방지막(도시하지 않음) 특히, 유기계열(Organic)의 반사방지막을 도포한 후, 반사방지막 상에 포토레지스트를 도포한 다음, KrF 또는 ArF 등의 노광원을 이용한 사진식각 공정을 통해 LPC1 형성을 위한 포토레지스트 패턴(13)을 형성한다. Subsequently, as shown in FIG. 2B, a first interlayer insulating film 12 having a planarized upper portion is formed using a conventional oxide film material layer or a flowable oxide film, and then a first interlayer insulating film 12 An antireflection film of an organic type (Organic) is applied on the antireflection film, a photoresist is applied on the antireflection film, and then a photolithography process using an exposure source such as KrF or ArF is performed A photoresist pattern 13 for LPC1 formation is formed.

구체적으로, 포토레지스트를 소정의 두께로 도포한 다음, 후속 식각공정에 따른 포토레지스트 패턴(13)의 내성을 강화시키기 위한 추가 공정으로 전자빔(Electron beam) 조사 또는 Ar 이온주입(Ion implantation) 등을 실시한 다음, ArF 등의 노광원(도시하지 않음)과 소정의 레티클(도시하지 않음)을 이용하여 포토레지스트의 소정 부분을 선택적으로 노광하고, 현상 공정을 통해 노광 공정을 통해 노광되거나 혹은 노광되지 않은 부분을 잔류시킨 다음, 후세정 공정 등을 통해 식각 잔유물 등을 제거함으로써 포토레지스트 패턴(13)을 형성한다. Specifically, an electron beam irradiation, an ion implantation, or the like may be performed as an additional step for enhancing the immunity of the photoresist pattern 13 according to the subsequent etching process after the photoresist is applied to a predetermined thickness Then, a predetermined portion of the photoresist is selectively exposed by using an exposure source (not shown) such as ArF and a predetermined reticle (not shown), and exposed through the exposure process or exposed The photoresist pattern 13 is formed by removing etching residues or the like through a post-cleaning process or the like.

이어서, 포토레지스트 패턴(13)을 식각마스크로 제1층간절연막(12)을 선택적으로 식각하여 기판(10) 표면을 노출시키는 예컨대, 스토리지노드용 콘택홀(14)을 형성하는 SAC을 이용한 LPC1 공정을 실시한다.Next, the LPC1 process using the SAC for forming the contact hole 14 for the storage node, which exposes the surface of the substrate 10 by selectively etching the first interlayer insulating film 12 with the photoresist pattern 13 as an etching mask, .

이어서, 피알스트립(PR strip) 공정을 통해 포토레지스트 패턴(14)을 제거하고, 세정 공정을 통해 콘택홀(14) 내에 존재하는 식각 잔류물을 제거한 다음, 증착 또는 선택적에피택셜성장(Selective Epitaxial Growth; 이하 SEG라 함) 등의 방법을 통해 콘택홀(14)에 플러그 물질을 콘택시킨 후, 화학적기계적연마(Chemical Mechanical Polishing; 이하 CMP라 함) 또는 전면식각을 통해 격리된(Isolated) 플러그(15)를 형성하는 바, 이 때의 반도체소자 단면은 도 2c에 도시된 바와 같다.Subsequently, the photoresist pattern 14 is removed through a PR strip process, etch residues present in the contact hole 14 are removed through a cleaning process, and then selective epitaxial growth (selective epitaxial growth) (Hereinafter referred to as " SEG ") or the like, a contact plug 14 is contacted with the contact plug 14, and then an isolated plug 15 (not shown) is formed through chemical mechanical polishing The semiconductor device section at this time is as shown in Fig. 2C.

다음으로 도 2d에 도시된 바와 같이, 제2층간절연막(16)을 형성한 후, 비트라인 콘택 정의를 위한 포토레지스트 패턴(17)을 형성한 다음, 포토레지스트 패턴(17)을 식각마스크로 제2층간절연막(16)을 선택적으로 식각하여 플러그(15) 표면을 오픈시키는 비트라인 콘택홀(18)을 형성한다.Next, as shown in FIG. 2D, after the second interlayer insulating film 16 is formed, a photoresist pattern 17 for bit line contact definition is formed, and then the photoresist pattern 17 is formed into an etching mask The interlayer insulating film 16 is selectively etched to form a bit line contact hole 18 for opening the surface of the plug 15.

다음으로, 오픈된 플러그(15) 표면에 콘택된 비트라인 콘택 플러그(19)를 형성한 후, 텅스텐, 텅스텐질화막, 폴리사이드 또는 폴리실리콘 등을 적층시켜 비트라인(20, 21)을 형성하면 도 2e와 같은 단면이 완성된다.Next, after the bit line contact plug 19 is formed on the surface of the opened plug 15, the bit lines 20 and 21 are formed by laminating tungsten, tungsten nitride, polycide or polysilicon 2e.

이어서 도 2f에 도시된 바와 같이, LPC1 공정에 의해 형성된 플러그(15) 중 스토리지노드 콘택 형성용 플러그(15) 표면을 오픈시키기 위한 포토레지스트 패턴(22)을 형성한 다음, 포토레지스트 패턴(22)을 식각마스크로 제2층간절연막(16)을 선택적으로 식각함으로써, 스토리지노드 콘택홀(23)을 형성하는 LPC2 공정을 실시한다.2F, a photoresist pattern 22 for opening the surface of the plug 15 for forming the storage node contact is formed in the plug 15 formed by the LPC1 process. Then, the photoresist pattern 22 is formed, The second interlayer insulating film 16 is selectively etched with an etching mask to form the storage node contact hole 23.

한편, 전술한 SNC 형성을 위한 LPC2 공정의 경우, 통상적인 SAC 공정을 적용하기 때문에 스토리지노드 콘택홀(23) 내의 식각 프로파일이 그 저면으로 갈수록 좁아지는 경사를 갖게되는 바, 이로인해 콘택저항이 증대되는 것을 방지하기 위해 LPC2 공정시 통상적인 SAC 공정과 더불어 습식식각을 병행함으로써, 콘택 면적 즉, CD를 확보한다.On the other hand, in the case of the LPC2 process for forming the SNC described above, since the conventional SAC process is applied, the etching profile in the storage node contact hole 23 is inclined to become narrower toward the bottom, The wet etching is performed in parallel with the conventional SAC process in the LPC2 process to secure the contact area, that is, the CD.

그러나, 제1 및 제2층간절연막(12, 16)은 통상적으로 BPSG(BoroPhospho Silicate Glass) 등의 산화막 물질을 이용하는 바, 이들은 전술한 습식식각 공정에서 사용되는 완충산화막식각제(Buffered Oxide Etchant; 이하 BOE라 함)와 HF 등에 의해 그 식각률이 매우 높아, 도 2f에 도시된 23과 같이 제1층간절연막(12)에 대한 어택(26)이 발생하게 된다.However, the first and second interlayer insulating films 12 and 16 typically use an oxide film material such as BPSG (Boro Phospho Silicate Glass), which is a buffered oxide etchant used in the above wet etching process BOE), HF and the like, the etching rate is very high, and an attack 26 for the first interlayer insulating film 12 is generated as shown in FIG. 2F.

이러한 어택(26)은 스토리지노드와 비트라인 또는 다른 전도배선 등과의 전기적 단락을 유발할 수 있어, 반도체소자의 성능을 악화시킬 수 있다.Such an attack 26 may cause an electrical short circuit with the storage node and the bit line or other conduction wiring and the like, which may deteriorate the performance of the semiconductor element.

도 3은 종래기술에 따른 문제점을 도시한 단면도인 바, 도 3에 도시된 바와 같이, 후속 비트라인(20, 21) 스페이서 형성을 위한 질화막(24) 형성시 제1층간절연막(12)의 어택(26) 부분에 공극(Void, 25) 이 발생하게 되며, 이 또한 전극간의 전기적 단락 및 수율을 떨어뜨리는 중요한 원인으로 작용한다. FIG. 3 is a cross-sectional view illustrating a problem according to the related art. As shown in FIG. 3, when the nitride film 24 for forming the next bit line 20 and the spacer 21 is formed, A void (25) is generated in the portion of the electrode (26), which also serves as an important cause of decreasing the electrical short circuit and yield between the electrodes.                         

도 4는 종래의 LPC2 공정에 따른 제1층간절연막의 어택을 도시한 SEM(Scanning Electron Microscopy) 사진으로서, 제1층간절연막(12)에 대한 어택(26)의 발생을 도시하고 있다.FIG. 4 is a SEM (Scanning Electron Microscopy) photograph showing the attack of the first interlayer insulating film according to the conventional LPC2 process, showing the generation of the attack 26 on the first interlayer insulating film 12. FIG.

한편, 이러한어택을 방지하기 위한 방법으로 LPC1 공정시 제1층간절연막의 CD를 감소키기는 것을 강구할 수 있으나, 이는 소자간 격리를 위한 여유도와 SAC 공정 적용의 어려움이 있어 현실적으로 불가능하며, 비트라인의 폭을 증가시키는 것을 강구할 수 있으나, 이 또한 콘택 저면의 CD 확보와 LPC2 공정시 갭필 특성을 악화시킬 수 있는 문제점이 발생하여 실제 공정상 적용이 어렵다.As a method for preventing such attack, it is possible to reduce the CD of the first interlayer insulating film in the LPC1 process, but this is practically impossible due to the margin for element isolation and the difficulty of applying the SAC process. It is difficult to apply CD to the bottom of the contact, and it is difficult to apply to the actual process due to the problem that the gap fill characteristic can be deteriorated in the LPC2 process.

따라서, LPC2 공정시 습식식각에 따른 하지층의 어택을 방지할 수 있는 공정기술의 개발이 시급히 요청되고 있는 실정이다.
Therefore, it is urgently required to develop a process technology that can prevent attack of the underlayer due to wet etching in the LPC2 process.

본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, LPC2 공정시 습식식각에 따른 하지층의 어택을 방지할 수 있는 반도체소자 제조방법을 제공하는데 그 목적이 있다.
It is an object of the present invention to provide a method of manufacturing a semiconductor device capable of preventing an underlying layer from being attacked by wet etching in an LPC2 process.

상기의 목적을 달성하기 위해 본 발명은, 제1절연막을 관통하여 기판에 콘택되며, 그 상부가 상기 제1절연막에 비해 도출되는 다수의 플러그를 형성하는 단계; 상기 다수의 플러그 상에 후속 습식식각 공정에 따른 상기 제1절연막의 어택을 방 지하기 위해 상기 제1절연막에 비해 케미컬에 대한 식각 내성을 갖는 제2절연막을 형성하는 단계; 상기 제2절연막 상에 제3연막을 형성하는 단계; 상기 제3 및 제2절연막을 관통하여 상기 다수의 플러그 중 일부와 콘택되는 전도막패턴을 형성하는 단계; 및 건식 및 습식식각 공정으로 상기 제3절연막 및 상기 제2절연막을 선택적으로 식각하여 상기 전도막패턴과 콘택되지 않은 상기 플러그 표면을 노출시키는 콘택홀을 형성하는 단계를 포함하는 반도체소자 제조 방법을 제공한다.
According to an aspect of the present invention, there is provided a method of manufacturing a semiconductor device, the method comprising: forming a plurality of plugs which are connected to a substrate through a first insulating film and whose upper portion is derived from the first insulating film; Forming a second insulating layer on the plurality of plugs, the second insulating layer having chemical etching resistance to the first insulating layer to prevent an attack of the first insulating layer in a subsequent wet etching process; Forming a third semiconductor layer on the second insulating layer; Forming a conductive film pattern through the third and the second insulating films to be in contact with a part of the plurality of plugs; And forming a contact hole for selectively etching the third insulating film and the second insulating film by dry etching and wet etching to expose the plug surface that is not in contact with the conductive film pattern do.

본 발명은 반도체 소자 제조 공정 중 LPC1 공정 후 플러그를 평탄화시킨 후, 세정 공정에서 플러그가 절연막보다 도출되도록 하거나, 평탄화시 절연막에 대한 식각선택비를 조절하여 플러그가 절연막보다 도출되도록 한 후, 상부에 산화막에 비해 습식 케미컬에 대한 식각내성이 있는 절연성 물질막을 형성함으로써, LPC2 공정에 따른 하지의 어택을 최소화하는 것을 특징으로 한다.
In the present invention, after the plug is flattened after the LPC1 process in the semiconductor device manufacturing process, the plug is led out of the insulating film in the cleaning process, or the etching selectivity ratio to the insulating film is adjusted during planarization so that the plug is led out from the insulating film, The insulating film having an etching resistance to a wet chemical is formed in comparison with an oxide film, thereby minimizing the attack of the underlying film in accordance with the LPC2 process.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명하는 바, 도 5a 내지 도 5d는 본 발명의 일실시예에 따른 반도체소자의 제조 공정을 도시한 단면도이다.DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the accompanying drawings, in order to explain the present invention in detail so that those skilled in the art can easily carry out the technical idea of the present invention. 5A to 5D are cross-sectional views illustrating a manufacturing process of a semiconductor device according to an embodiment of the present invention.

한편, 도면의 간략화를 위해 종래기술과 동일한 도1과 도 2a 및 도 2b를 동일한 도면으로 사용하였으며, 종래와 동일한 구성요소에 대해서는 동일부호로 처리 하였다.In the meantime, for the sake of simplicity, FIG. 1, FIG. 2A and FIG. 2B, which are the same as those of the prior art, are used for the same drawings.

도 1은 비트라인 형성을 위한 워드라인과 비트라인을 포함한 전도막패턴을 개략적으로 도시한 평면도이다.1 is a plan view schematically showing a conductive film pattern including a word line and a bit line for bit line formation.

도 1을 참조하면, 일방향으로 다수의 게이트전극 예컨대, 워드라인(W/L)이 배치되어 있으며, 워드라인(W/L)과 교차하는 방향으로 비트라인(B/L)이 배치되어 있다. 비트라인(B/L)은 LPC1 공정을 통해 기판의 활성영역(도시하지 않음)과 비트라인콘택(BLC)을 통해 콘택되어 있으며, LPC1 공정시 후속 캐패시터 형성을 위한 스토리지노드콘택(SNC)이 형성되어 있다.Referring to FIG. 1, a plurality of gate electrodes, for example, word lines W / L are arranged in one direction, and bit lines B / L are arranged in a direction crossing the word lines W / L. The bit line B / L is in contact with the active region (not shown) of the substrate through the LPC1 process and the bit line contact BLC. In the LPC1 process, the storage node contact SNC for forming a subsequent capacitor is formed .

전술한 도 1을 X-X'와 Y-Y' 방향으로 각각 절단한 단면을 도시한 도 2a 내지 도 2b와 도 5a 내지 도 5d를 참조하여 본 발명의 일실시예에 따른 반도체소자 제조공정을 살펴본다.A semiconductor device manufacturing process according to an embodiment of the present invention will be described with reference to FIGS. 2A to 2B and FIGS. 5A to 5D, respectively, which are cross-sectional views taken along the line X-X 'and YY' .

먼저 도 2a에 도시된 바와 같이, 반도체소자를 이루기 위한 여러 요소가 형성된 기판(10) 상에 게이트전극(11)을 형성한다.First, as shown in FIG. 2A, a gate electrode 11 is formed on a substrate 10 on which various elements for forming a semiconductor device are formed.

구체적으로, 게이트전극(11)은 텅스텐 또는 폴리실리콘 등이 단독 또는 적층된 구조로 형성하며, 게이트전극(11)과 기판(10)과의 접촉계면에 게이트절연막(도시하지 않음)을 형성하며, 게이트전극(11) 상부에 후속 SAC 공정시 게이트전극(11) 보호와 SAC 프로파일을 얻기위해 산화막 계열의 층간절연막과 식각선택비를 갖는 질화막 계열의 하드마스크(도시하지 않음)를 형성한다.Specifically, the gate electrode 11 is formed of a single or stacked structure of tungsten, polysilicon, or the like, and a gate insulating film (not shown) is formed at a contact interface between the gate electrode 11 and the substrate 10, A nitride-based hard mask (not shown) having an interlayer insulating film and an etch selectivity of an oxide film series is formed on the gate electrode 11 in order to protect the gate electrode 11 and obtain a SAC profile in a subsequent SAC process.

이 때, 0.1㎛ 기술의 공정에서는 일예로 게이트전극의 총 두께는 1000Å ∼ 5000Å, 하드마스크의 두께는 2000Å ∼ 4000Å 정도로 하는 것이 바람직하다. In this case, in the process of the 0.1 탆 technology, for example, the total thickness of the gate electrode is preferably 1000 Å to 5000 Å, and the thickness of the hard mask is preferably 2000 Å to 4000 Å.                     

게이트전극(11) 사이의 기판(10)에 이온주입 등의 방법을 통해 소스/드레인 접합 등의 불순물접합층 즉, 할성영역(도시하지 않음)을 형성한다. An impurity junction layer (not shown) such as a source / drain junction is formed on the substrate 10 between the gate electrodes 11 through a method such as ion implantation.

게이트전극(11) 측벽에 스페이서가 형성되나 이 또한, 도면의 간략화를 위해 생략하였다.Spacers are formed on the sidewalls of the gate electrode 11, but are omitted for the sake of simplicity.

이어서 도 2b에 도시된 바와 같이, 그 상부가 평탄화된 제1절연막(12)예컨대, 층간절연막을 형성하는 바, 고온산화막(HTO), APL(Advanced Planalization Layer) 산화막, SOD(Spin On Dielectric), SOG(Spin On Glass), TEOS(Tetra Ethyl Ortho Silicate), BPSG(Boro Phospho Silicate Glass), PSG(Phospho Silicate Glass) 또는 BSG(Boro Silicate Glass) 등의 막 평탄화 특성이 우수한 물질을 사용하여 예컨대, 1500Å ∼ 6000Å의 두께로 형성한다.As shown in FIG. 2B, a first insulating layer 12, for example, an interlayer insulating layer is formed on the first insulating layer 12, a high temperature oxide (HTO) layer, an advanced planarization layer (APL) oxide layer, a spin on diode A material having excellent film planarization characteristics such as spin on glass (SOG), tetraethyl orthosilicate (TEOS), borophosphosilicate glass (BPSG), phosphosilicate glass (PSG) or borosilicate glass (BSG) To 6000 ANGSTROM.

계속해서, 제1절연막(12) 상에 반사방지막(도시하지 않음) 특히, 유기계열(Organic)의 반사방지막을 도포한 후, 반사방지막 상에 포토레지스트를 도포한 다음, KrF 또는 ArF 등의 노광원을 이용한 사진식각 공정을 통해 LPC1 형성을 위한 포토레지스트 패턴(13)을 형성한다. Subsequently, an antireflection film (not shown), particularly an organic type antireflection film, is coated on the first insulating film 12, a photoresist is coated on the antireflection film, and then exposure such as KrF or ArF A photoresist pattern 13 for LPC1 formation is formed through a photolithography process using a circle.

구체적으로, 포토레지스트를 소정의 두께로 도포한 다음, 후속 식각공정에 따른 포토레지스트 패턴(13)의 내성을 강화시키기 위한 추가 공정으로 전자빔 조사 또는 Ar 이온주입 등을 실시한 다음, ArF 등의 노광원(도시하지 않음)과 소정의 레티클(도시하지 않음)을 이용하여 포토레지스트의 소정 부분을 선택적으로 노광하고, 현상 공정을 통해 노광 공정을 통해 노광되거나 혹은 노광되지 않은 부분을 잔류시킨 다음, 후세정 공정 등을 통해 식각 잔유물 등을 제거함으로써 포토레지스트 패턴(13)을 형성한다. Specifically, after the photoresist is applied to a predetermined thickness, electron beam irradiation, Ar ion implantation, or the like is performed as an additional step for enhancing the resistance of the photoresist pattern 13 according to the subsequent etching process. Then, (Not shown) and a predetermined reticle (not shown) to selectively expose a predetermined portion of the photoresist, to leave a portion exposed or unexposed through an exposure process through a developing process, The photoresist pattern 13 is formed by removing etching residues or the like through a process or the like.

이어서, 포토레지스트 패턴(13)을 식각마스크로 제1절연막(12)을 선택적으로 식각하여 기판(10) 표면을 노출시키는 예컨대, 스토리지노드용 콘택홀(14)을 형성하는 SAC을 이용한 LPC1 공정을 실시한다.Then, the LPC1 process using the SAC for forming the contact hole 14 for the storage node, for example, which exposes the surface of the substrate 10 by selectively etching the first insulating film 12 with the photoresist pattern 13 as an etching mask, Conduct.

이어서 도 5a에 도시된 바와 같이, 피알스트립(PR strip) 공정을 통해 포토레지스트 패턴(14)을 제거하고, 세정 공정을 통해 콘택홀(14) 내에 존재하는 식각 잔류물을 제거한 다음, 증착 또는 SEG 등의 방법을 통해 콘택홀(14)에 플러그 물질을 콘택시킨 후, CMP 또는 전면식각을 통해 격리된 플러그(15)를 형성한다.Then, as shown in FIG. 5A, the photoresist pattern 14 is removed through a PR strip process, etch residues present in the contact hole 14 are removed through a cleaning process, To contact the plug material to the contact hole 14, and then to form the isolated plug 15 through CMP or front etch.

이어서, 세정을 실시하여 식각 잔류물을 제거하는 바, 이 때 플러그(15)에 비해 제1절연막(12)의 식각이 잘 이루어지는 공정 조건을 이용하여 도시된 'Q'와 같이 플러그가 제1절연막(12)에 비해 상부로 도출되도록 한다.Then, cleaning is performed to remove the etching residue. At this time, by using a process condition in which the first insulating film 12 is etched more than the plug 15, (12).

이 때의 세정은 BOE 또는 HF를 이용하며, 이러한 플러그(15)가 도출되는 프로파일을 얻기 위해서는 BOE나 불산(HF)의 딥 시간(Dip time)의 조절을 통해 드러나 있는 제1절연막(12)의 높이가 게이트전극(11) 하드마스크 보다 낮도록 하여 후속 절연물질의 증착시 갭-필 특성을 확보하는 것 또한 중요하다.In this case, BOE or HF is used for cleaning. In order to obtain the profile from which the plug 15 is derived, the first insulating layer 12 exposed through the adjustment of the dip time of BOE or HF It is also important to ensure that the height is lower than the hard mask of the gate electrode 11 to ensure gap-fill characteristics in the deposition of the subsequent insulating material.

한편, 전술한 평탄화 이후의 세정 공정을 통해 프로파일을 변형시키는 방법 이외에 CMP시의 산화막 계열에 대한 고선택비를 갖는 슬러리 또는 전면식각시의 산화막 계열에 대한 고선택비의 식각 조건 등을 통해서도 가능하다.In addition to the above-mentioned method of deforming the profile through the cleaning process after the planarization, it is also possible to use a slurry having a high selectivity ratio to the oxide film sequence at the time of CMP or an etching condition of a high selectivity ratio to the oxide film sequence at the front etching .

계속해서 도 5b에 도시된 바와 같이, 플러그(15)를 포함한 전체 구조 상부에 제1절연막(12)에 비해 케미컬에 대한 식각 내성이 상대적으로 강한 제2절연막(30) 을 형성한다.Subsequently, as shown in FIG. 5B, a second insulating film 30 having a relatively higher etching resistance to chemicals than the first insulating film 12 is formed on the entire structure including the plug 15.

제2절연막(30)은 LPC2 공정시 사용되는 습식식각에 의한 제1절연막(12)의 어택을 방지하기 위한 것으로, 예컨대 BPSG 계열의 제1절연막(12) 보다 상대적으로 불산 등에 식각 내성을 갖고 갭필 특성 또한 우수하며, 절연막으로서의 역할을 할 수 있는 HDP 산화막 등을 이용한다. 이 때, 제2절연막(30)은 플러그(15) 상부를 완전히 덮을 있을 정도의 두께로 증착한다.The second insulating film 30 is used to prevent attack of the first insulating film 12 by wet etching used in the LPC2 process. For example, the second insulating film 30 has etching resistance against hydrofluoric acid and the like, An HDP oxide film or the like which is excellent in characteristics and can serve as an insulating film is used. At this time, the second insulating film 30 is deposited to a thickness enough to cover the upper portion of the plug 15 completely.

다음으로 도 5c에 도시된 바와 같이, 제1절연막(12)과 동일한 물질을 이용하여 1000Å ∼ 10000Å의 두께로 제3절연막(16)을 형성한 후, 비트라인 콘택 정의를 위한 포토레지스트 패턴(17)을 형성한 다음, 포토레지스트 패턴(17)을 식각마스크로 제3절연막(16)과 제2절연막(30)을 선택적으로 식각하여 플러그(15) 표면을 오픈시키는 비트라인 콘택홀(18)을 형성한다.Next, as shown in FIG. 5C, a third insulating layer 16 is formed to a thickness of 1000 ANGSTROM to 10,000 ANGSTROM using the same material as the first insulating layer 12, and then a photoresist pattern 17 A bit line contact hole 18 is formed by selectively etching the third insulating film 16 and the second insulating film 30 by using the photoresist pattern 17 as an etching mask to open the surface of the plug 15 .

다음으로, 오픈된 플러그(15) 표면에 콘택된 비트라인 콘택 플러그(19)를 형성한 후, 텅스텐, 텅스텐질화막, 폴리사이드 또는 폴리실리콘 등을 적층시켜 비트라인(20, 21)을 형성하면 도 5d와 같은 단면이 완성된다.Next, after the bit line contact plug 19 is formed on the surface of the opened plug 15, the bit lines 20 and 21 are formed by laminating tungsten, tungsten nitride, polycide or polysilicon 5d is completed.

여기서, 비트라인도 전술한 게이트전극과 동일한 재료 및 두께로 형성한다.Here, the bit line is formed with the same material and thickness as the gate electrode described above.

이어서 도 5e에 도시된 바와 같이, LPC1 공정에 의해 형성된 플러그(15) 중 스토리지노드 콘택 형성용 플러그(15) 표면을 오픈시키기 위한 포토레지스트 패턴(22)을 형성한 다음, 포토레지스트 패턴(22)을 식각마스크로 제3절연막(16)과 제2절연막(30)을 선택적으로 식각함으로써, 스토리지노드 콘택홀(23)을 형성하는 LPC2 공정을 실시한다. 이어서, 비트라인 측벽에 스페이서(27)를 형성하는 바, 종 래와 같은 공극의 발생을 방지할 수 있다.5E, a photoresist pattern 22 for opening the surface of the plug 15 for forming the storage node contact is formed in the plug 15 formed by the LPC1 process. Then, the photoresist pattern 22 is formed, The third insulating film 16 and the second insulating film 30 are selectively etched with an etching mask to form the storage node contact hole 23. Next, the spacers 27 are formed on the bit line sidewalls, so that generation of voids as in the following can be prevented.

전술한 SNC 형성을 위한 LPC2 공정의 경우, 통상적인 SAC 공정을 적용하기 때문에 스토리지노드 콘택홀(23) 내의 식각 프로파일이 그 저면으로 갈수록 좁아지는 경사를 갖게되는 바, 이로인해 콘택저항이 증대되는 것을 방지하기 위해 LPC2 공정시 통상적인 SAC 공정과 더불어 습식식각을 병행함으로써, 콘택 면적 즉, CD를 확보한다.In the case of the LPC2 process for forming the SNC described above, since the conventional SAC process is applied, the etch profile in the storage node contact hole 23 becomes inclined to become narrower toward the bottom, thereby increasing the contact resistance In order to prevent the LPC2 process, wet etching is performed in parallel with the conventional SAC process to secure the contact area, i.e., CD.

한편, 전술한 본 발명의 실시예에서 예시된 제2절연막(30)이 식각배리어로 작용함으로써, 습식식각 공정에서 제1절연막(12)의 어택을 방지한다.On the other hand, the second insulating film 30 illustrated in the embodiment of the present invention acts as an etching barrier, thereby preventing the first insulating film 12 from being attacked in the wet etching process.

이 때, 식각 용액으로는 암모니아수와 불산의 비율이 50:1 ∼ 500:1인 BOE나, 물과 불산의 비율이 50:1 ∼ 500:1인 묽은 불산을 사용하는 것이 바람직하다.At this time, BOE having a ratio of ammonia water to hydrofluoric acid of 50: 1 to 500: 1 or dilute hydrofluoric acid having a ratio of water to hydrofluoric acid of 50: 1 to 500: 1 is preferably used as the etching solution.

또한, 전술한 건식식각 공정은 통상적인 SAC 공정용 레시피(Recipe)를 적용한 식각 공정으로서, 산화막 계열의 절연막(16)과 질화막 계열의 물질의 고선택비를 갖도록 제1식각가스로 C3F8, C4F8, C5F8 , C4F6 또는 C2F4 등의 다량의 폴리머를 유발하는 과탄소 함유가스를 사용한다.The dry etching process described above is an etching process using a conventional recipe for a SAC process. The etching process is performed by using a C 3 F 8 gas as a first etching gas so as to have a high selectivity of an oxide film-based insulating film 16 and a nitride- Containing gas which generates a large amount of polymer such as C 4 F 8 , C 5 F 8 , C 4 F 6 or C 2 F 4 .

또한, 전술한 고선택비에 식각 공정 윈도우(Window)를 증가시켜 재현성 있는 식각 공정을 확보하기 위한 제2식각가스로 CHF3, C2HF5, CH2F 2, CH3F, CH2, CH4, C2H4 또는 H2 등을 사용할 수 있다.In order to increase the etching selectivity window to the above-mentioned high selectivity ratio, a second etching gas for ensuring a reproducible etching process is CHF 3 , C 2 HF 5 , CH 2 F 2 , CH 3 F, CH 2 , CH 4 , C 2 H 4, or H 2 may be used.

또한, 플라즈마 안정 및 스퍼터링 효과를 증가시켜 식각 멈춤 등을 개선시키기 위한 제3식각가스로 He, Ne, Ar, Kr 도는 Xe 등의 불활성가스를 사용할 수 있 다.In addition, an inert gas such as He, Ne, Ar, Kr, or Xe may be used as the third etching gas for improving plasma stabilization and sputtering effects to improve etch stop.

한편, 전술한 제1 내지 제3 식각가스를 각각 혼합하여 사용할 수 있으며, 제1식각가스에 윈도우가 넓은 식각 공정을 확보하기 위해 CxHyFz(x,y,z ≥2)를 혼함하여 사용할 수 있다.

Meanwhile, CxHyFz (x, y, z ≥ 2) may be used to be mixed with the first to third etching gases in order to secure a wide etching window for the first etching gas.

전술한 본 발명은, LPC1 공정 후 플러그가 도출되도록 별도의 세정공정 또는 평탄화 공정에서 제1절연막을 식각하고, 제1절연막에 비해 케미컬에 대한 식각내성과 갭필 특성이 우수한 제2절연막을 이종구조로 형성함으로써, LPC2 공정시 습식식각에 따른 하부 절연막의 어택을 방지할 수 있음을 실시예를 통해 알아 보았다.
In the present invention, the first insulating film is etched in a separate cleaning process or a planarizing process so that the plug is led out after the LPC1 process, and the second insulating film having a chemical etching resistance and a better gap fill property than the first insulating film is formed as a heterostructure It is possible to prevent the lower insulating film from being attacked by wet etching in the LPC2 process.

본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
While the present invention has been particularly shown and described with reference to exemplary embodiments thereof, it is to be understood that the invention is not limited to the disclosed exemplary embodiments. In addition, it will be understood by those of ordinary skill in the art that various embodiments are possible within the scope of the technical idea of the present invention.

상술한 바와 같은 본 발명은, 플러그 형성시 제1절연막과의 프로파일을 낮게 하고 식각내성이 있는 제2절연막을 증착한 이종구조로 절연막을 형성함으로써, 후속 습식식각 공정에 따른 제1절연막에 대한 어택을 방지할 수 있어 궁극적으로, 반 도체소자의 수율을 향상시킬 수 있는 탁월한 효과를 기대할 수 있다.As described above, according to the present invention, an insulating film is formed by a heterostructure in which a profile of the first insulating film is lowered and a second insulating film having etching resistance is deposited, It is possible to expect an excellent effect of improving the yield of the semiconducting device.

Claims (7)

제1절연막을 관통하여 기판에 콘택되며, 그 상부가 상기 제1절연막에 비해 도출되는 다수의 플러그를 형성하는 단계;Forming a plurality of plugs which are connected to the substrate through the first insulating film and whose upper portions are led out from the first insulating film; 상기 다수의 플러그 상에 후속 습식식각 공정에 따른 상기 제1절연막의 어택을 방지하기 위해 상기 제1절연막에 비해 케미컬에 대한 식각 내성을 갖는 제2절연막을 형성하는 단계;Forming a second insulating layer on the plurality of plugs, the second insulating layer having chemical etching resistance to the first insulating layer to prevent attack of the first insulating layer in a subsequent wet etching process; 상기 제2절연막 상에 제3연막을 형성하는 단계;Forming a third semiconductor layer on the second insulating layer; 상기 제3 및 제2절연막을 관통하여 상기 다수의 플러그 중 일부와 콘택되는 전도막패턴을 형성하는 단계; 및Forming a conductive film pattern through the third and the second insulating films to be in contact with a part of the plurality of plugs; And 건식 및 습식식각 공정으로 상기 제3절연막 및 상기 제2절연막을 선택적으로 식각하여 상기 전도막패턴과 콘택되지 않은 상기 플러그 표면을 노출시키는 콘택홀을 형성하는 단계Selectively etching the third insulating film and the second insulating film by a dry etching process and a wet etching process to form a contact hole exposing the plug surface that is not in contact with the conductive film pattern 를 포함하는 반도체소자 제조 방법.≪ / RTI > 제 1 항에 있어서,The method according to claim 1, 상기 콘택홀을 형성하는 단계에서 경사의 식각 프로파일을 갖도록 건식식각을 실시한 후, 습식식각을 통해 수직 프로파일을 얻는 것을 특징으로 하는 반도체소자 제조방법.Wherein a dry etching is performed so as to have an inclined etching profile in the step of forming the contact hole, and then a vertical profile is obtained through wet etching. 제 1 항에 있어서,The method according to claim 1, 상기 플러그를 형성하는 단계에서,In the step of forming the plug, 상기 플러그와 상기 제1절연막을 평탄화시킨 후, 세정공정을 통해 상기 제1절연막을 선택적으로 식각함으로써 상기 플러그를 도출시키는 것을 특징으로 하는 반도체소자 제조방법.Wherein the plug is led out by selectively etching the first insulating film through a cleaning process after the plug and the first insulating film are planarized. 제 3 항에 있어서,The method of claim 3, 상기 세정공정에서,In the cleaning step, 불산 또는 완충산화막식각제의 딥 시간 조절을 통해 상기 제1절연막의 제거되는 양을 조절하는 것을 특징으로 하는 반도체소자 제조 방법.Wherein the amount of the first insulating film to be removed is controlled by adjusting the dip time of the fluoric acid or the buffer oxide film etching agent. 제 1 항에 있어서,The method according to claim 1, 상기 플러그를 형성하는 단계에서,In the step of forming the plug, 상기 플러그와 상기 제1절연막을 평탄화시킬 때, 상기 제1절연막과 상기 플러그의 식각선택비를 조절하여 상기 플러그를 도출시키는 것을 특징으로 하는 반도체소자 제조방법.Wherein the plug is led out by adjusting the etching selectivity of the first insulating film and the plug when the plug and the first insulating film are planarized. 제 1 항에 있어서,The method according to claim 1, 상기 제1절연막은 BPSG(BoroPhospho Silicate Glass)를 이용하며, 상기 제2절연막은 HDP(High Density Plasma) 산화막을 이용하는 것을 특징으로 하는 반도체소자 제조방법.Wherein the first insulating layer is made of borophosphosilicate glass (BPSG), and the second insulating layer is made of an HDP (High Density Plasma) oxide layer. 제 1 항에 있어서,The method according to claim 1, 상기 습식식각시, In the wet etching, 암모니아수와 불산의 비율이 50:1 내지 500:1인 완충산화막식각제 또는 물과 불산의 비율이 50:1 내지 500:1인 묽은 불산을 사용하는 것을 특징으로 하는 반도체소자 제조방법.Wherein a buffer oxide film etchant having a ratio of ammonia water to hydrofluoric acid of 50: 1 to 500: 1 or dilute hydrofluoric acid having a ratio of water to hydrofluoric acid of 50: 1 to 500: 1 is used.
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