KR100527401B1 - Method for fabricating semiconductor device - Google Patents
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Abstract
본 발명은 반도체소자 제조방법에 관한 것으로, 특히 스토리지노드 콘택 공정시 습식식각에 따른 하지층의 어택을 방지할 수 있는 반도체소자 제조방법을 제공하기 위한 것으로, 이를 위해 본 발명은, 제1절연막을 관통하여 기판에 콘택된 복수의 플러그를 형성하는 단계, 상기 복수의 플러그 상에 후속 습식식각 공정에 따른 상기 제1절연막의 어택을 방지하기 위해 어택방지막을 형성하는 단계, 상기 어택방지막 상에 제2절연막을 형성하는 단계, 상기 제2절연막을 관통하여 상기 복수의 플러그 중 일부와 콘택되는 비트라인콘택플러그를 형성하는 단계, 및 경사의 식각프로파일을 갖는 건식식각 및 수직프로파일을 얻는 습식식각 공정으로 상기 제2절연막 및 상기 어택방지막을 선택적으로 식각하여 상기 비트라인콘택플러그와 콘택되지 않은 상기 플러그 표면을 노출시키는 스토리지노드콘택홀을 형성하는 단계를 포함하는 반도체소자 제조 방법을 제공한다. The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to provide a method for manufacturing a semiconductor device capable of preventing attack of the underlying layer due to wet etching during a storage node contact process, and the present invention provides a first insulating film. Forming a plurality of plugs contacted to the substrate by penetrating, forming an anti-attack film on the plurality of plugs to prevent attack of the first insulating layer according to a subsequent wet etching process; Forming an insulating film, forming a bit line contact plug penetrating through the second insulating film and contacting a part of the plurality of plugs, and a wet etching process of obtaining a dry etching and a vertical profile having an inclined etching profile. Selectively etching the second insulating layer and the attack prevention layer to prevent the plug from being in contact with the bit line contact plug; Provides a surface that the semiconductor device manufacturing method comprising the step of forming a storage node contact hole that exposes a.
Description
본 발명은 반도체소자 제조방법에 관한 것으로 특히, 스토리지노드 콘택 오픈을 위한 공정에서의 절연막의 손상에 따른 반도체소자의 특성 열화를 방지할 수 있는 반도체소자 제조방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device which can prevent deterioration of characteristics of a semiconductor device due to damage to an insulating film in a process for opening a storage node contact.
반도체소자의 고집적화 및 고성능화를 위한 노력이 다각적으로 강구되어지고 있는 바, 그 중에서도 콘택 형성에 따른 콘택영역의 확보와 갭-필(Gap-fill) 특성의 향상 또한 소자의 고집적화를 위해 확보되어야 할 필수적인 기술 중 하나이다.Efforts for high integration and high performance of semiconductor devices have been made in various ways. Among them, securing contact areas and improving gap-fill characteristics due to contact formation is also essential for high integration of devices. Is one of the techniques.
도 1은 비트라인 형성을 위한 워드라인과 비트라인을 포함한 전도막패턴을 개략적으로 도시한 평면도이다.1 is a plan view schematically illustrating a conductive film pattern including a word line and a bit line for forming a bit line.
도 1을 참조하면, 일방향으로 복수의 게이트전극 예컨대, 워드라인(W/L)이 배치되어 있으며, 워드라인(W/L)과 교차하는 방향으로 비트라인(B/L)이 배치되어 있다. 비트라인(B/L)은 랜딩플러그콘택(Landing plug contact) 예컨대, LPC1 공정을 통해 기판의 활성영역(도시하지 않음)과 비트라인콘택(BLC)를 통해 콘택되어 있으며, LPC1 공정시 후속 캐패시터 형성을 위한 스토리지노드콘택(Storage node contact, SNC)이 형성되어 있다.Referring to FIG. 1, a plurality of gate electrodes, for example, word lines W / L, are disposed in one direction, and bit lines B / L are disposed in a direction crossing the word lines W / L. The bit line B / L is contacted through an active region (not shown) and a bit line contact BLC of a substrate through a landing plug contact, for example, an LPC1 process, and forms a subsequent capacitor during the LPC1 process. Storage node contact (SNC) is formed for.
전술한 도 1을 X-X'와 Y-Y' 방향으로 각각 절취한 단면을 도시한 도 2a 내지 도 2f를 참조하여 종래의 반도체소자 제조공정을 살펴본다.Referring to FIGS. 2A to 2F, which illustrate cross-sectional views of FIG. 1 in the X-X 'and Y-Y' directions, a conventional semiconductor device manufacturing process will be described.
먼저 도 2a에 도시된 바와 같이, 반도체소자를 이루기 위한 여러 요소가 형성된 기판(10) 상에 게이트전극(11)을 형성한다.First, as shown in FIG. 2A, a gate electrode 11 is formed on a substrate 10 on which various elements for forming a semiconductor device are formed.
구체적으로, 게이트전극(11)은 텅스텐 또는 폴리실리콘 등이 단독 또는 적층된 구조로 형성하며, 게이트전극(11)과 기판(10)과의 접촉 계면에 게이트절연막(도시하지 않음)을 형성하며, 게이트전극(11) 상부에 후속 SAC(Self Align Contact) 공정시 게이트전극(11) 보호와 SAC 공정시 적절한 식각선택비를 통해 식각 프로파일을 얻기위해 산화막 계열의 층간절연막과 식각선택비를 갖는 질화막 계열의 하드마스크(도시하지 않음)를 형성한다.Specifically, the gate electrode 11 is formed of a structure in which tungsten or polysilicon or the like is singly or laminated, and a gate insulating film (not shown) is formed at the contact interface between the gate electrode 11 and the substrate 10. Nitride-based series having an oxide-based interlayer dielectric layer and an etch selectivity to obtain an etch profile through protecting the gate electrode 11 during the subsequent self alignment contact (SAC) process and an appropriate etch selectivity during the SAC process on the gate electrode 11 To form a hard mask (not shown).
게이트전극(11) 사이의 기판(10)에 이온주입 등의 방법을 통해 소스/드레인 접합 등의 불순물접합층 즉, 활성영역(도시하지 않음)을 형성한다. An impurity bonding layer such as a source / drain junction, that is, an active region (not shown) is formed in the substrate 10 between the gate electrodes 11 by a method such as ion implantation.
게이트전극(11) 측벽을 감싸도록 질화막 계열의 스페이서용 절연막(11')을 형성한다.A nitride film-based spacer insulating film 11 ′ is formed to surround the sidewall of the gate electrode 11.
이어서 도 2b에 도시된 바와 같이, 그 상부가 평탄화된 제1층간절연막(12)을 통상적인 산화막 계열의 물질막 또는 유동성산화막(Flowable oxide) 등을 이용하여 형성한 다음, 제1층간절연막(12) 상에 반사방지막(도시하지 않음) 특히, 유기계열(Organic)의 반사방지막을 도포한 후, 반사방지막 상에 포토레지스트를 도포한 다음, KrF 또는 ArF 등의 노광원을 이용한 사진식각 공정을 통해 LPC1 형성을 위한 포토레지스트 패턴(13)을 형성한다. Subsequently, as shown in FIG. 2B, the first interlayer insulating film 12 having a flattened upper portion is formed by using a conventional oxide film-based material film or a flowable oxide film, and then the first interlayer insulating film 12. ) An antireflection film (not shown), in particular, an organic antireflection film, and then a photoresist on the antireflection film, and then using a photolithography process using an exposure source such as KrF or ArF A photoresist pattern 13 for forming LPC1 is formed.
구체적으로, 포토레지스트를 소정의 두께로 도포한 다음, ArF 등의 노광원(도시하지 않음)과 소정의 레티클(도시하지 않음)을 이용하여 포토레지스트의 소정 부분을 선택적으로 노광하고, 현상 공정을 통해 노광 공정을 통해 노광되거나 혹은 노광되지 않은 부분을 잔류시킨 다음, 후세정 공정 등을 통해 식각 잔유물 등을 제거함으로써 포토레지스트 패턴(13)을 형성한다. 포토레지스트 도포 후, 후속 식각공정에 따른 포토레지스트 패턴(13)의 내성을 강화시키기 위한 추가 공정으로 전자빔(Electron beam) 조사 또는 Ar 이온주입(Ion implantation) 등을 추가로 실시할 수도 있다.Specifically, the photoresist is applied to a predetermined thickness, and then a predetermined portion of the photoresist is selectively exposed using an exposure source (not shown) such as ArF and a predetermined reticle (not shown), and the development process is performed. The photoresist pattern 13 is formed by leaving portions exposed or not exposed through the exposure process, and then removing the etching residues through a post-cleaning process or the like. After the photoresist coating, an electron beam irradiation or an Ar ion implantation may be further performed as an additional process for enhancing the resistance of the photoresist pattern 13 according to the subsequent etching process.
이어서, 포토레지스트 패턴(13)을 식각마스크로 제1층간절연막(12)을 선택적으로 식각하여 기판(10) 표면을 노출시키는 LPC1 공정을 실시하여 콘택홀(14)을 형성한다.Subsequently, the contact hole 14 is formed by performing an LPC1 process of selectively etching the first interlayer insulating layer 12 using the photoresist pattern 13 as an etching mask to expose the surface of the substrate 10.
이어서, 포토레지스트 스트립(Photoresist strip) 공정을 통해 포토레지스트 패턴(14)을 제거하고, 세정 공정을 통해 콘택홀(14) 내에 존재하는 식각 잔류물을 제거한 다음, 증착 또는 선택적 에피택셜 성장(Selective Epitaxial Growth; 이하 SEG라 함) 등의 방법을 통해 콘택홀(14)에 플러그 물질을 콘택시킨 후, 화학적기계적연마(Chemical Mechanical Polishing; 이하 CMP라 함) 또는 전면식각을 통해 격리된(Isolated) 플러그(15)를 형성한다.도 2c는 복수의 격리된 플러그(15)가 형성된 공정 단면을 도시한다.Subsequently, the photoresist pattern 14 is removed through a photoresist strip process, and the etching residues existing in the contact hole 14 are removed through a cleaning process, followed by deposition or selective epitaxial growth. After contacting the plug material to the contact hole 14 through a method such as growth (hereinafter referred to as SEG), the plug is isolated by chemical mechanical polishing (hereinafter referred to as CMP) or full etching. FIG. 2C shows a process cross section in which a plurality of isolated plugs 15 are formed.
도 2d에 도시된 바와 같이, 플러그(15)가 형성된 전면에 제2층간절연막(16)을 형성한 후, 비트라인 콘택 정의를 위한 포토레지스트 패턴(17)을 형성한 다음, 포토레지스트 패턴(17)을 식각마스크로 제2층간절연막(16)을 선택적으로 식각하여 플러그(15) 표면을 오픈시키는 비트라인 콘택홀(18)을 형성한다.As shown in FIG. 2D, after the second interlayer dielectric layer 16 is formed on the entire surface on which the plug 15 is formed, a photoresist pattern 17 for defining bit line contacts is formed, and then the photoresist pattern 17 is formed. The second interlayer dielectric layer 16 is selectively etched using an etch mask to form a bit line contact hole 18 that opens the surface of the plug 15.
다음으로, 오픈된 플러그(15) 표면에 콘택된 비트라인 콘택 플러그(19)를 형성한 후, 텅스텐, 텅스텐질화막, 폴리사이드 또는 폴리실리콘 등을 적층시켜 비트라인(20, 21)을 형성한다. 도 2e는 비트라인(20, 21)이 형성된 공정 단면을 나타낸다.Next, after forming the contact bit line contact plug 19 on the surface of the open plug 15, the bit lines 20 and 21 are formed by stacking tungsten, tungsten nitride film, polyside or polysilicon. 2E shows a process cross section in which the bit lines 20 and 21 are formed.
이어서 도 2f에 도시된 바와 같이, LPC1 공정에 의해 형성된 플러그(15) 중 스토리지노드 콘택 형성용 플러그(15) 표면을 오픈시키기 위한 포토레지스트 패턴(22)을 형성한 다음, 포토레지스트 패턴(22)을 식각마스크로 제2층간절연막(16)을 선택적으로 식각함으로써, 스토리지노드 콘택홀(23)을 형성하는 스토리지노드 콘택 형성 공정을 실시한다.Subsequently, as shown in FIG. 2F, a photoresist pattern 22 for opening the surface of the storage node contact forming plug 15 among the plugs 15 formed by the LPC1 process is formed, and then the photoresist pattern 22 is formed. The second interlayer dielectric layer 16 is selectively etched using the etch mask to perform the storage node contact forming process of forming the storage node contact hole 23.
한편, 전술한 SNC 형성을 위한 LPC2 공정의 경우, 통상적인 SAC 공정을 적용하기 때문에 스토리지노드 콘택홀(23) 내의 식각 프로파일이 그 저면으로 갈수록 좁아지는 경사를 갖게된다. 이로 인해 콘택 저항이 증대되는 것을 방지하기 위해 LPC2 공정시 통상적인 SAC 공정과 더불어 습식식각을 병행함으로써, 콘택 면적 즉, CD를 확보한다.On the other hand, in the LPC2 process for forming the above-described SNC, since the conventional SAC process is applied, the etching profile in the storage node contact hole 23 has an inclination narrowing toward the bottom thereof. As a result, the contact area, that is, CD, is secured by performing wet etching in addition to the conventional SAC process in the LPC2 process in order to prevent the contact resistance from increasing.
그러나, 제1 및 제2층간절연막(12, 16)은 통상적으로 BPSG(BoroPhospho Silicate Glass) 등의 산화막 물질을 이용하는 바, 이들은 전술한 습식식각 공정에서 사용되는 완충산화막식각제(Buffered Oxide Etchant; 이하 BOE라 함)와 HF 등에 의해 그 식각률이 매우 높아, 도 2f에 도시된 23과 같이 제1층간절연막(12)에 대한 어택(26)이 발생하게 된다.However, the first and second interlayer insulating films 12 and 16 typically use an oxide film material such as BoroPhospho Silicate Glass (BPSG), which is a buffered oxide etchant used in the above-described wet etching process. BOE) and HF, etc., cause the etching rate to be very high, resulting in an attack 26 on the first interlayer insulating film 12 as shown in FIG. 2F.
이러한 어택(26)은 스토리지노드와 비트라인 또는 다른 전도배선 등과의 전기적 단락을 유발할 수 있어, 반도체소자의 성능을 악화시킬 수 있다.Such an attack 26 may cause an electrical short between the storage node and the bit line or other conductive wiring, and thus may degrade the performance of the semiconductor device.
도 3은 종래기술에 따른 문제점을 도시한 단면도이다.도 3을 참조하면, 후속 비트라인(20, 21) 스페이서 형성을 위한 질화막(24) 형성시 제1층간절연막(12)의 어택(26) 부분에 공극(Void, 25) 이 발생하게 되며, 이 또한 전극간의 전기적 단락 및 수율을 떨어뜨리는 중요한 원인으로 작용한다.3 is a cross-sectional view illustrating a problem according to the related art. Referring to FIG. 3, the attack 26 of the first interlayer insulating layer 12 when the nitride layer 24 is formed to form a spacer of the subsequent bit lines 20 and 21. The voids (Void, 25) is generated in the part, which also acts as an important cause to reduce the electrical short and yield between the electrodes.
도 4는 종래의 스토리지노드 콘택 공정에 따른 제1층간절연막의 어택을 도시한 SEM(Scanning Electron Microscopy) 사진으로서, 제1층간절연막(12)에 대한 어택(26)의 발생을 도시하고 있다.FIG. 4 is a SEM (Scanning Electron Microscopy) photograph showing the attack of the first interlayer dielectric layer according to the conventional storage node contact process, and illustrates the occurrence of an attack 26 on the first interlayer dielectric layer 12.
한편, 전술한 어택을 방지하기 위한 방법으로 LPC1 공정시 제1층간절연막의 CD를 감소키기는 것을 생각할 수 있으나, 이는 소자간 격리를 위한 여유도와 SAC 공정 적용의 어려움이 있어 현실적으로 불가능하다.또한, 비트라인의 폭을 증가시키는 것을 생각할 수 있으나, 이 또한 콘택 저면의 CD 확보와 스토리지노드 콘택 공정시 갭필 특성을 악화시킬 수 있는 문제점이 발생하여 실제 공정상 적용이 어렵다.On the other hand, it can be considered to reduce the CD of the first interlayer insulating film during the LPC1 process as a method for preventing the aforementioned attack, but this is practically impossible due to the margin of isolation between devices and the difficulty of applying the SAC process. Although it may be considered to increase the width of the bit line, this also causes problems that may deteriorate the gap fill characteristics during the CD securing and the storage node contact process of the bottom of the contact, and thus it is difficult to apply in actual process.
따라서, 스토리지노드 콘택 공정시 습식식각에 따른 하지층의 어택을 방지할 수 있는 공정기술의 개발이 시급히 요청되고 있는 실정이다.Therefore, there is an urgent need to develop a process technology capable of preventing attack of the underlying layer due to wet etching during the storage node contact process.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 스토리지노드 콘택 공정시 습식식각에 따른 하지층의 어택을 방지할 수 있는 반도체소자 제조방법을 제공하는데 그 목적이 있다. The present invention has been proposed to solve the above problems of the prior art, and an object of the present invention is to provide a method for manufacturing a semiconductor device that can prevent the attack of the underlying layer due to wet etching during the storage node contact process.
상기의 목적을 달성하기 위해 본 발명은, 제1절연막을 관통하여 기판에 콘택된 복수의 플러그를 형성하는 단계, 상기 복수의 플러그 상에 후속 습식식각 공정에 따른 상기 제1절연막의 어택을 방지하기 위해 어택방지막을 형성하는 단계, 상기 어택방지막 상에 제2절연막을 형성하는 단계, 상기 제2절연막을 관통하여 상기 복수의 플러그 중 일부와 콘택되는 비트라인콘택플러그를 형성하는 단계, 및 경사의 식각프로파일을 갖는 건식식각 및 수직프로파일을 얻는 습식식각 공정으로 상기 제2절연막 및 상기 어택방지막을 선택적으로 식각하여 상기 비트라인콘택플러그와 콘택되지 않은 상기 플러그 표면을 노출시키는 스토리지노드콘택홀을 형성하는 단계를 포함하는 반도체소자 제조 방법을 제공한다.In order to achieve the above object, the present invention provides a method of forming a plurality of plugs contacting a substrate by penetrating a first insulating film, and preventing attack of the first insulating film by a subsequent wet etching process on the plurality of plugs. Forming an anti-attack film; forming a second insulating film on the attack prevention film; forming a bit line contact plug to penetrate the second insulating film and to contact some of the plurality of plugs; Selectively etching the second insulating layer and the attack prevention layer to form a storage node contact hole exposing the plug surface that is not in contact with the bit line contact plug by a wet etching process of obtaining a dry etching and a vertical profile having a profile. It provides a semiconductor device manufacturing method comprising a.
본 발명은 반도체 소자 제조 공정 중 LPC1 공정 후 평탄화된 플러그 상부에 질화막 등의 습식 용액에 대한 식각 내성을 갖는 어택방지막을 형성함으로써, 어택방지막을 통해 스토리지노드 콘택 공정에 따른 하지의 어택을 최소화하고자 한다. The present invention is to minimize the attack of the lower surface according to the storage node contact process through the attack barrier layer by forming an attack barrier layer having an etching resistance to the wet solution such as nitride layer on the planarized plug after the LPC1 process during the semiconductor device manufacturing process .
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 상세하게 설명한다.도 5a 내지 도 5d는 본 발명의 일실시예에 따른 반도체소자의 제조 공정을 도시한 단면도이며, 이를 참조하여 본 발명의 반도체소자 제조 공정을 살펴 본다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the technical idea of the present invention. 5A through 5D are cross-sectional views illustrating a manufacturing process of a semiconductor device according to an embodiment of the present invention, and with reference to this, the manufacturing process of the semiconductor device of the present invention will be described.
한편, 도면의 간략화를 위해 종래기술과 동일한 도1과 도 2a 및 도 2b를 동일한 도면으로 사용하였으며, 종래와 동일한 구성요소에 대해서는 동일부호로 처리하였다.On the other hand, for the sake of simplicity of the drawings, Figures 1, 2A, and 2B, which are the same as in the prior art, are used as the same drawings, and the same components as in the prior art are denoted by the same reference numerals.
도 1은 비트라인 형성을 위한 워드라인과 비트라인을 포함한 전도막패턴을 개략적으로 도시한 평면도이다.1 is a plan view schematically illustrating a conductive film pattern including a word line and a bit line for forming a bit line.
도 1을 참조하면, 일방향으로 복수의 게이트전극 예컨대, 워드라인(W/L)이 배치되어 있으며, 워드라인(W/L)과 교차하는 방향으로 비트라인(B/L)이 배치되어 있다. 비트라인(B/L)은 LPC1 공정을 통해 기판의 활성영역(도시하지 않음)과 비트라인콘택(BLC)을 통해 콘택되어 있으며, LPC1 공정시 후속 캐패시터 형성을 위한 스토리지노드콘택(SNC)이 형성되어 있다.Referring to FIG. 1, a plurality of gate electrodes, for example, word lines W / L, are disposed in one direction, and bit lines B / L are disposed in a direction crossing the word lines W / L. The bit line B / L is contacted through the active region (not shown) of the substrate and the bit line contact BLC through the LPC1 process, and the storage node contact SNC is formed to form a subsequent capacitor during the LPC1 process. It is.
전술한 도 1을 X-X'와 Y-Y' 방향으로 각각 절취한 단면을 도시한 도 2a 내지 도 2b와 도 5a 내지 도 5d를 참조하여 본 발명의 일실시예에 따른 반도체소자 제조공정을 살펴본다.A semiconductor device manufacturing process according to an embodiment of the present invention will be described with reference to FIGS. 2A through 2B and FIGS. 5A through 5D, which illustrate cross-sectional views of FIGS. 1 through X-X 'and YY', respectively. .
먼저 도 2a에 도시된 바와 같이, 반도체소자를 이루기 위한 여러 요소가 형성된 기판(10) 상에 게이트전극(11)을 형성한다.First, as shown in FIG. 2A, a gate electrode 11 is formed on a substrate 10 on which various elements for forming a semiconductor device are formed.
구체적으로, 게이트전극(11)은 텅스텐 또는 폴리실리콘 등이 단독 또는 적층된 구조로 형성하며, 게이트전극(11)과 기판(10)과의 접촉계면에 게이트절연막(도시하지 않음)을 형성하며, 게이트전극(11) 상부에 후속 SAC 공정시 게이트전극(11) 보호와 SAC 프로파일을 얻기위해 산화막 계열의 층간절연막과 식각선택비를 갖는 질화막 계열의 하드마스크(도시하지 않음)를 형성한다.Specifically, the gate electrode 11 is formed of a structure in which tungsten, polysilicon, etc. are singly or laminated, and a gate insulating film (not shown) is formed on a contact interface between the gate electrode 11 and the substrate 10. A nitride mask-based hard mask (not shown) having an etching selectivity and an oxide-based interlayer insulating film is formed on the gate electrode 11 to obtain the gate electrode 11 protection and the SAC profile in a subsequent SAC process.
이 때, 0.1㎛ 기술의 공정에서는 일예로 게이트전극의 총 두께는 1000Å ∼ 5000Å, 하드마스크의 두께는 2000Å ∼ 4000Å 정도로 하는 것이 바람직하다.At this time, it is preferable that the total thickness of the gate electrode is 1000 kPa to 5000 kPa, and the thickness of the hard mask is about 2000 kPa to 4000 kPa, for example, in the step of 0.1 µm technology.
게이트전극(11) 사이의 기판(10)에 이온주입 등의 방법을 통해 소스/드레인 접합 등의 불순물접합층 등의 활성영역(도시하지 않음)을 형성한다. An active region (not shown) such as an impurity bonding layer such as a source / drain junction is formed in the substrate 10 between the gate electrodes 11 by a method such as ion implantation.
게이트전극(11) 측벽에 스페이서가 형성되나 이 또한, 도면의 간략화를 위해 생략하였다.Spacers are formed on the sidewalls of the gate electrodes 11, but are also omitted for simplicity of the drawings.
이어서 도 2b에 도시된 바와 같이, 그 상부가 평탄화된 제1절연막(12) 예컨대, 층간절연막을 형성하는 바, 고온산화막(HTO), APL(Advanced Planalization Layer) 산화막, SOD(Spin On Dielectric), SOG(Spin On Glass), TEOS(Tetra Ethyl Ortho Silicate), BPSG(Boro Phospho Silicate Glass), PSG(Phospho Silicate Glass) 또는 BSG(Boro Silicate Glass) 등의 막 평탄화 특성이 우수한 물질을 사용한다.제1절연막(12)의 증착 두께는 예컨대, 1500Å ∼ 6000Å의 두께로 형성한다.Subsequently, as shown in FIG. 2B, a first insulating film 12 having a flattened top is formed, for example, an interlayer insulating film, including a high temperature oxide film (HTO), an advanced planarization layer (APL) oxide film, a spin on dielectric (SOD), A material having excellent film planarization characteristics such as spin on glass (SOG), tetra ethyl ortho silicate (TEOS), boro phospho silicate glass (BPSG), phospho silicate glass (PSG), or boro silicate glass (BSG) is used. The deposition thickness of the insulating film 12 is, for example, formed to a thickness of 1500 kPa to 6000 kPa.
계속해서, 제1절연막(12) 상에 반사방지막(도시하지 않음) 특히, 유기계열(Organic)의 반사방지막을 도포한 후, 반사방지막 상에 포토레지스트를 도포한 다음, KrF 또는 ArF 등의 노광원을 이용한 사진식각 공정을 통해 LPC1 형성을 위한 포토레지스트 패턴(13)을 형성한다. Subsequently, an antireflection film (not shown), particularly an organic antireflection film, is applied on the first insulating film 12, and then a photoresist is applied on the antireflection film, followed by exposure such as KrF or ArF. The photoresist pattern 13 for forming LPC1 is formed through a photolithography process using a circle.
구체적으로, 포토레지스트를 소정의 두께로 도포한 다음, ArF 등의 노광원(도시하지 않음)과 소정의 레티클(도시하지 않음)을 이용하여 포토레지스트의 소정 부분을 선택적으로 노광하고, 현상 공정을 통해 노광 공정을 통해 노광되거나 혹은 노광되지 않은 부분을 잔류시킨 다음, 후세정 공정 등을 통해 식각 잔유물 등을 제거함으로써 포토레지스트 패턴(13)을 형성한다. 한편, 후속 식각공정에 따른 포토레지스트 패턴(13)의 내성을 강화시키기 위한 추가 공정으로 포토레지스트 도포 후, 전자빔 조사 또는 Ar 이온주입 등을 추가로 실시할 수도 있다.Specifically, the photoresist is applied to a predetermined thickness, and then a predetermined portion of the photoresist is selectively exposed using an exposure source (not shown) such as ArF and a predetermined reticle (not shown), and the development process is performed. The photoresist pattern 13 is formed by leaving portions exposed or not exposed through the exposure process, and then removing the etching residues through a post-cleaning process or the like. On the other hand, after the photoresist is applied as an additional step for enhancing the resistance of the photoresist pattern 13 according to the subsequent etching process, electron beam irradiation or Ar ion implantation may be further performed.
이어서, LPC1 공정을 통해 포토레지스트 패턴(13)을 식각마스크로 제1절연막(12)을 선택적으로 식각하여 기판(10) 표면을 노출시키는 콘택홀(14)을 형성한다.Subsequently, the first insulating layer 12 is selectively etched using the photoresist pattern 13 as an etch mask through an LPC1 process to form a contact hole 14 exposing the surface of the substrate 10.
이어서 도 5a에 도시된 바와 같이, 포토레지스트 스트립(Photoresist strip) 공정을 통해 포토레지스트 패턴(14)을 제거하고, 세정 공정을 통해 콘택홀(14) 내에 존재하는 식각 잔류물을 제거한다.계속해서, 증착 또는 SEG 등의 방법을 통해 콘택홀(14)에 플러그 물질을 콘택시킨 후, CMP 또는 전면식각을 통해 격리된 플러그(15)를 형성한다.Subsequently, as shown in FIG. 5A, the photoresist pattern 14 is removed through a photoresist strip process, and an etching residue existing in the contact hole 14 is removed through a cleaning process. After contacting the plug material to the contact hole 14 through, for example, deposition or SEG, an isolated plug 15 is formed through CMP or full surface etching.
이어서, 플러그(15)를 포함한 전체 구조 상부에 어택방지막(30)을 형성하는 바, LPC2 공정시 사용되는 습식식각에 의한 제1절연막(12)의 어택을 방지하기 위한 것으로, 산화막 계열에 비해 상대적으로 불산 등에 식각 내성을 갖는 실리콘질화막 또는 실리콘산화질화막을 단독 또는 조합하여 사용한다.Subsequently, the attack prevention layer 30 is formed on the entire structure including the plug 15 to prevent attack of the first insulating layer 12 by wet etching used in the LPC2 process. For example, a silicon nitride film or a silicon oxynitride film having etching resistance may be used alone or in combination.
이 때, 어택방지막(30)의 총 두께는 50Å ∼ 300Å의 두께로 형성하는 것이 바람직하다.At this time, the total thickness of the attack prevention film 30 is preferably formed to a thickness of 50 kPa to 300 kPa.
다음으로 도 5b에 도시된 바와 같이, 제1절연막(12)과 동일한 물질을 이용하여 예컨대, 1000Å ∼ 10000Å의 두께로 제2절연막(16)을 형성한 후, 비트라인 콘택 정의를 위한 포토레지스트 패턴(17)을 형성한 다음, 포토레지스트 패턴(17)을 식각마스크로 제2절연막(16)을 선택적으로 식각하여 플러그(15) 표면을 오픈시키는 비트라인 콘택홀(18)을 형성한다.Next, as shown in FIG. 5B, the second insulating layer 16 is formed to have a thickness of, for example, 1000 ns to 10000 ns using the same material as the first insulating layer 12, and then a photoresist pattern for defining a bit line contact. Next, the second insulating layer 16 is selectively etched using the photoresist pattern 17 as an etch mask to form a bit line contact hole 18 for opening the surface of the plug 15.
다음으로, 오픈된 플러그(15) 표면에 콘택된 비트라인 콘택 플러그(19)를 형성한 후, 텅스텐, 텅스텐질화막, 폴리사이드 또는 폴리실리콘 등을 적층시키고, 그 상부에 질화막 계열의 하드마스크 적층하여 비트라인(20, 21)을 형성한다.도 5c는 비트라인(20,21)이 형성된 공정 단면을 나타낸다.Next, after forming the contact bit line contact plug 19 on the surface of the open plug 15, tungsten, tungsten nitride film, polyside or polysilicon, etc. are laminated, and a nitride film-based hard mask is stacked on the Bit lines 20 and 21 are formed. FIG. 5C shows a process cross section in which the bit lines 20 and 21 are formed.
여기서, 비트라인도 전술한 게이트전극과 동일한 재료 및 두께로 형성한다.Here, the bit line is also formed of the same material and thickness as the above-described gate electrode.
이어서 도 5d에 도시된 바와 같이, LPC1 공정에 의해 형성된 플러그(15) 중 스토리지노드 콘택 형성용 플러그(15) 표면을 오픈시키기 위한 포토레지스트 패턴(22)을 형성한 다음, 포토레지스트 패턴(22)을 식각마스크로 제2절연막(16)과 어택방지막(30)을 선택적으로 식각함으로써, 스토리지노드 콘택홀(23)을 형성하는 LPC2 공정을 실시한다.Subsequently, as shown in FIG. 5D, a photoresist pattern 22 for opening the surface of the storage node contact forming plug 15 among the plugs 15 formed by the LPC1 process is formed, and then the photoresist pattern 22 is formed. The LPC2 process of forming the storage node contact hole 23 is performed by selectively etching the second insulating layer 16 and the attack prevention layer 30 using an etch mask.
SNC 형성을 위한 LPC2 공정의 경우, 통상적인 SAC 공정을 적용하기 때문에 스토리지노드 콘택홀(23) 내의 식각 프로파일이 그 저면으로 갈수록 좁아지는 경사를 갖게 된다. 이 때 콘택저항이 증대되는 것을 방지하기 위해 LPC2 공정시 통상적인 SAC 공정과 더불어 습식식각을 병행함으로써, 콘택 면적 즉, CD를 확보한다.In the case of the LPC2 process for forming the SNC, since the conventional SAC process is applied, the etching profile in the storage node contact hole 23 has an inclination narrowing toward the bottom thereof. At this time, in order to prevent the contact resistance from increasing, the contact area, that is, CD, is secured by performing wet etching in addition to the normal SAC process in the LPC2 process.
한편, 전술한 본 발명의 실시예에서 예시된 어택방지막(30)이 식각배리어로 작용함으로써, 습식식각 공정에서 제1절연막(12)의 어택을 방지한다.On the other hand, the attack prevention layer 30 illustrated in the above-described embodiment of the present invention acts as an etching barrier, thereby preventing the attack of the first insulating layer 12 in the wet etching process.
이 때, 식각 용액으로는 암모니아수와 불산의 비율이 50:1 ∼ 500:1인 BOE나, 물과 불산의 비율이 50:1 ∼ 500:1인 묽은 불산을 사용하는 것이 바람직하다.In this case, it is preferable to use BOE having 50: 1 to 500: 1 ratio of ammonia water and hydrofluoric acid and dilute hydrofluoric acid having 50: 1 to 500: 1 ratio of water and hydrofluoric acid as the etching solution.
또한, 전술한 건식식각 공정은 통상적인 SAC 공정용 레시피(Recipe)를 적용한 식각 공정으로서, 산화막 계열의 절연막(16)과 질화막 계열의 물질의 고선택비를 갖도록 제1식각가스로 C3F8, C4F8, C5F8, C4F6 또는 C2F4 등의 다량의 폴리머를 유발하는 탄소가 과량 함유된 가스(과탄소 가스)를 사용한다.In addition, the above-described dry etching process is an etching process using a recipe for a conventional SAC process, and C 3 F 8 as the first etching gas to have a high selectivity of the oxide-based insulating film 16 and the nitride-based material. Gas containing excessive carbon (per carbon gas) causing a large amount of polymer such as C 4 F 8 , C 5 F 8 , C 4 F 6 or C 2 F 4 is used.
또한, 전술한 고선택비에 식각 공정 마진을 증가시켜 재현성 있는 식각 공정을 확보하기 위한 제2식각가스로 CHF3, C2HF5, CH2F2, CH3F, CH2, CH4, C2H4 또는 H2 등을 사용할 수 있다.In addition, as the second etching gas to increase the etching process margin to secure the reproducible etching process at the above-described high selectivity, CHF 3 , C 2 HF 5 , CH 2 F 2 , CH 3 F, CH 2 , CH 4 , C 2 H 4 or H 2 and the like can be used.
또한, 플라즈마 안정 및 스퍼터링 효과를 증가시켜 식각 멈춤 등을 개선시키기 위한 제3식각가스로 He, Ne, Ar, Kr 도는 Xe 등의 불활성가스를 사용할 수 있다.In addition, an inert gas such as He, Ne, Ar, Kr or Xe may be used as the third etching gas for improving the plasma stabilization and the sputtering effect to improve the etch stop.
한편, 전술한 제1 내지 제3 식각가스를 각각 혼합하여 사용할 수 있으며, 제1식각가스에 공정 마진을 확보하기 위해 CxHyFz(x,y,z ≥2)를 혼합하여 사용할 수 있다.Meanwhile, the above-described first to third etching gases may be mixed and used, and CxHyFz (x, y, z ≧ 2) may be mixed and used to secure a process margin to the first etching gas.
전술한 본 발명은, LPC1 공정 후 질화막 등의 어택방지막을 형성함으로써, LPC2 공정시 습식식각에 따른 하부 절연막의 어택을 방지할 수 있음을 실시예를 통해 알아 보았다.The present invention described above has been found through the embodiment that by forming an attack prevention film, such as a nitride film after the LPC1 process, it is possible to prevent the attack of the lower insulating film due to the wet etching during the LPC2 process.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical idea of the present invention has been described in detail according to the above preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.
상술한 바와 같은 본 발명은, 스토리지노드 콘택 형성을 위한 식각 후, 하지 플러그와의 접촉면적을 증대시키기 위해 습식식각시 플러그 형성 후 미리 형성한 질화막 계열의 어택방지막을 통해 하부의 절연막에 대한 어택을 방지하며 개구부를 충분히 확보할 수 있어 궁극적으로, 반도체소자의 수율을 향상시킬 수 있는 탁월한 효과를 기대할 수 있다.The present invention as described above, after the etching for forming the storage node contact, in order to increase the contact area with the plug of the ground plug through the nitride film-based attack prevention film formed in advance after the formation of the plug during wet etching to attack the lower insulating film It is possible to secure the openings sufficiently, and ultimately, an excellent effect of improving the yield of the semiconductor device can be expected.
도 1은 비트라인 형성을 위한 워드라인과 비트라인을 포함한 전도막패턴을 개략적으로 도시한 평면도.1 is a plan view schematically illustrating a conductive film pattern including a word line and a bit line for forming a bit line;
도 2a 내지 도 2f는 도 1을 X-X'와 Y-Y' 방향으로 각각 절취한 종래의 반도체소자 제조공정을 도시한 단면도. 2A to 2F are cross-sectional views illustrating a conventional semiconductor device manufacturing process in which FIG. 1 is cut along X-X 'and Y-Y' directions, respectively.
도 3은 종래기술에 따른 문제점을 도시한 단면도.3 is a cross-sectional view showing a problem according to the prior art.
도 4는 종래의 스토리지노드 콘택 공정에 따른 제1층간절연막의 어택을 도시한 SEM 사진.4 is a SEM photograph showing the attack of the first interlayer dielectric layer according to a conventional storage node contact process.
도 5a 내지 도 5d는 본 발명의 일실시예에 따른 반도체소자의 제조 공정을 도시한 단면도.5A through 5D are cross-sectional views illustrating a process of manufacturing a semiconductor device according to an embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on main parts of drawing
10 : 기판 11 : 게이트전극10 substrate 11 gate electrode
12 : 제1절연막 15 : 플러그(LPC1)12: first insulating film 15: plug (LPC1)
16 : 제2절연막 19 : 비트라인 콘택 플러그16: second insulating film 19: bit line contact plug
20, 21 : 비트라인 22 : 포토레지스트 패턴20, 21: bit line 22: photoresist pattern
23 : 스토리지노트 콘택홀 30 : 어택방지막23: storage note contact hole 30: attack prevention film
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