KR19990003923A - Metal film formation method of semiconductor device - Google Patents

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김영기
이철승
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김영환
현대전자산업 주식회사
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Abstract

1. 청구범위에 기재된 발명이 속한 기술분야1. TECHNICAL FIELD OF THE INVENTION

반도체 제조 분야에 관한 것임.Regarding the field of semiconductor manufacturing.

2. 발명이 해결하고자 하는 기술적 과제2. Technical problem to be solved by the invention

셀 영역과 단차를 갖는 주변 회로 영역에 금속막을 효과적으로 형성하기 위한 반도체 장치의 금속막 형성 방법을 제공한다.A method of forming a metal film of a semiconductor device for effectively forming a metal film in a peripheral circuit region having a step difference with a cell region.

3. 발명의 해결 방법의 요지3. Summary of the Solution of the Invention

셀 영역과 단차를 갖는 주변 회로 영역에 플러그 형성 후 절연막을 형성하고 선택적으로 식각한 다음 플러그와 열결되는 금속막을 증착한다.After the plug is formed in the peripheral circuit region having the step difference with the cell region, an insulating film is formed, selectively etched, and a metal film which is connected to the plug is deposited.

4. 발명의 중요한 용도4. Important uses of the invention

반도체 장치 제조 방법에 이용됨.Used for manufacturing semiconductor device.

Description

반도체 장치의 금속막 형성 방법.Metal film formation method of a semiconductor device.

본 발명은 반도체 장치 제조 방법에 관한 것으로, 특히 셀 영역과 심한 단차를 이루는 주변 영역에 효과적으로 금속막을 형성하는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for effectively forming a metal film in a peripheral region that forms a severe step with a cell region.

일반적으로, 반도체 장치의 금속 배선 공정은 알루미늄을 사용하여 스퍼터링(sputtering)하는 방법을 사용하여 왔다. 그러나, 반도체 장치의 고집적화에 따라 금속 콘택홀의 크기가 점점 감소하게 되고, 이에 따라 콘택 내의 알루미늄막의 단차 피복성이 저하되는 단점이 있다.Generally, the metal wiring process of a semiconductor device has used the method of sputtering using aluminum. However, the size of the metal contact hole decreases gradually with increasing integration of the semiconductor device, and thus there is a disadvantage in that the step coverage of the aluminum film in the contact decreases.

상기 문제점을 해결하기 위하여 접촉 저항 특성이 우수한 텅스텐 플러그를 사용하여 단차 피복성을 개선하는 방법이 사용되고 있다. 텅스텐은 고융점의 내열 금속으로 실리콘과의 열적 안정성이 우수하며, 비저항이 5∼10μΩ·㎝로 비교적 낮기 때문에 콘택 플러그로 사용되고 있다.In order to solve the above problem, a method of improving the step coverage by using a tungsten plug having excellent contact resistance characteristics has been used. Tungsten is a high melting point heat-resistant metal and has excellent thermal stability with silicon, and has been used as a contact plug because of its relatively low resistivity of 5 to 10 µΩ · cm.

도1에 텅스텐 플러그를 사용하여 형성된 금속 콘택 단면을 도시하였다.1 shows a metal contact cross section formed using a tungsten plug.

이를 형성하기 위한 방법을 도면을 참조하여 설명하면, 먼저 소정의 하부층이 형성된 반도체 기판(11) 상에 층간절연막(12)을 형성하고, 이를 선택적 식각 하여 반도체 기판(11)에 접촉되는 콘택홀을 형성한 다음, 전체구조 상부에 텅스텐막을 증착하고 이를 에치백하여 텅스텐 플러그(plug, 13)를 형성한다. 계속하여, 전체 구조 상부에 알루미늄막(14)을 증착한다.A method for forming the same is described with reference to the drawings. First, an interlayer insulating film 12 is formed on a semiconductor substrate 11 on which a predetermined lower layer is formed, and then contact holes in contact with the semiconductor substrate 11 are selectively etched. After forming, a tungsten film is deposited on the entire structure and etched back to form a tungsten plug 13. Subsequently, an aluminum film 14 is deposited over the entire structure.

상기와 같이 같은 종래 기술은 셀 영역과 주변 회로 영역간에 단차가 있는 상태에서 알루미늄막 등의 금속막을 형성하기 때문에 주변 회로 영역에서 금속막이 얇아지거나 브리지(bridge) 또는 무너짐(collapse)이 발생하며, 이후 SOG(spin on glass)막을 이용한 평탄화가 필요하여 후속되는 식각 공정에서 콘택홀 또는 비아홀 내에 보이드가 발생하는 문제점을 극복하기 어려운 단점이 있다.In the prior art as described above, since a metal film such as an aluminum film is formed in a state where there is a step between the cell region and the peripheral circuit region, the metal film becomes thinner or bridges or collapses in the peripheral circuit region. Since planarization using a spin on glass (SOG) film is required, it is difficult to overcome the problem of voids occurring in contact holes or via holes in a subsequent etching process.

상기와 같은 문제점을 해결하기 위하여 안출된 본 발명은 셀 영역과 단차가 큰 주변 회로 영역에 금속막을 효과적으로 증착하는 반도체 장치의 금속막 형성 방법을 제공하는데 그 목적이 있다.The present invention devised to solve the above problems is to provide a method for forming a metal film of a semiconductor device for effectively depositing a metal film in a cell region and a peripheral circuit region having a large step difference.

도 1은 종래 기술에 따른 텅스텐 플러그를 사용하여 형성된 금속 콘택 단면도1 is a cross-sectional view of a metal contact formed using a tungsten plug according to the prior art

도 2a 내지 도2e는 본 발명의 일실시예에 텅스텐 플러그를 사용하여 형성된 금속 콘택 단면도2A-2E are cross-sectional views of metal contacts formed using tungsten plugs in one embodiment of the present invention;

* 도면의 주요부분에 대한 부호의 설명* Explanation of symbols for main parts of the drawings

11, 21 : 반도체 기판 12 : 층간절연막11, 21: semiconductor substrate 12: interlayer insulating film

13, 22 : 텅스텐 플러그 14, 28 : 알루미늄막13, 22: tungsten plug 14, 28: aluminum film

23 : 제1 층간절연막 24 : BPSG막23: first interlayer insulating film 24: BPSG film

25 : 제2 층간절연막 26 : 포토레지스트 패턴25: second interlayer insulating film 26: photoresist pattern

27 : TiN막27: TiN film

상기 목적을 달성하기 위한 본 발명은 소정의 하부층이 형성된 셀 영역과 단차를 이루며 인접한 주변 회로 영역에 금속막을 형성하는 방법에 있어서, 상기 주변 회로 영역에 형성된 절연막을 식각하여 제1 콘택홀을 형성하고 상기 제1 콘택홀 내에 제1 금속막을 형성하는 단계, 상기 전체 구조상에 층간절연막을 형성하는 단계, 상기 제1 금속막 상부에 형성된 층간절연막을 선택적으로 식각하여 제2 콘택홀을 형성하는 단계 및 상기 제2 콘택홀 내에 제2 금속막을 형성하는 단계를 포함하여 이루어진다.According to an aspect of the present invention, there is provided a method of forming a metal film in an adjacent peripheral circuit region while forming a step with a cell region in which a predetermined lower layer is formed, and forming a first contact hole by etching an insulating film formed in the peripheral circuit region. Forming a first metal film in the first contact hole, forming an interlayer insulating film on the entire structure, selectively etching an interlayer insulating film formed on the first metal film, and forming a second contact hole; And forming a second metal film in the second contact hole.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 살펴본다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

다음의 도 2a 내지 도 2e는 본 발명의 일실시예에 따른 반도체 장치의 금속막 형성 방법을 도시한 것이다.2A to 2E illustrate a method of forming a metal film of a semiconductor device according to an embodiment of the present invention.

먼저, 도 2a에 도시한 바와 같이 반도체 기판(21) 상의 소정의 하부층이 형성된 셀 영역에 인접한 주변 회로 영역에 텅스텐 플러그(22)를 형성한다. 이때 상기 셀 영역과 주변 회로 영역은 6000Å 정도로 단차(A)를 갖는다.First, as shown in FIG. 2A, a tungsten plug 22 is formed in a peripheral circuit region adjacent to a cell region in which a predetermined lower layer on the semiconductor substrate 21 is formed. In this case, the cell region and the peripheral circuit region have a step A of about 6000 mW.

다음으로, 도 2b 도시한 바와 같이 상기 전체 구조상에 제1 층간절연막(23), BPSG(Borophosphric Silicate Glass)막(24), 제2 층간절연막(25)을 형성한다. 이때 상기 BPSG막은 약 600℃에서 플로잉(flowing)한다.Next, as shown in FIG. 2B, a first interlayer insulating film 23, a BPSG (Borophosphric Silicate Glass) film 24, and a second interlayer insulating film 25 are formed on the entire structure. At this time, the BPSG film flows at about 600 ° C.

다음으로, 도 2c에 도시한 바와 같이 상기 텅스텐 플러그(22) 상부의 상기 제1 층간절연막(23), BPSG막, (24) 제2 층간절연막(25)을 선택적으로 식각하기 위한 포토레지스트 패턴(26)을 형성한다.Next, as shown in FIG. 2C, a photoresist pattern for selectively etching the first interlayer insulating layer 23, the BPSG film, and the second interlayer insulating layer 25 on the tungsten plug 22 ( 26).

다음으로, 도 2d에 도시한 바와 같이 상기 포토레지스트 패턴(26)을 식각 방지막으로 상기 텅스텐 플러그(22) 상부의 상기 제2 층간절연막(25), BPSG막(24) 및 제1 층간절연막(23)을 식각한다. 이어서, 상기 포토레지스트 패턴(26)을 제거한 후, 이후에 형성되는 알루미늄막의 접착력을 향상시키기 위하여 상기 제2 층간절연막(25), BPSG막 및 제1 층간절연막(23)의 노출 부위에 전자사이클론 공명(electron cyclotron resonance)을 이용한 증착 방법으로 TiN막(27)을 형성한다.Next, as shown in FIG. 2D, the second interlayer dielectric layer 25, the BPSG layer 24, and the first interlayer dielectric layer 23 are formed on the tungsten plug 22 using the photoresist pattern 26 as an etch stop layer. Etch). Subsequently, after removing the photoresist pattern 26, electron cyclone resonance is performed on exposed portions of the second interlayer insulating film 25, the BPSG film, and the first interlayer insulating film 23 in order to improve the adhesion of the aluminum film formed thereafter. The TiN film 27 is formed by a deposition method using electron cyclotron resonance.

다음으로, 도 2e에 도시한 바와 같이 상기 텅스텐 플러그(22) 상부에 알루미늄을 증착한다. 이때 상기 알루미늄은 상기 각 절연막의 두께를 고려하여 약 60M Pa(약 600 atm)의 고압, 약 400℃의 고온에서 증착한다.Next, aluminum is deposited on the tungsten plug 22 as shown in FIG. 2E. At this time, the aluminum is deposited at a high pressure of about 60M Pa (about 600 atm) and a high temperature of about 400 ° C in consideration of the thickness of each insulating film.

본 발명은 텅스텐 플러그 형성 후 연이어 알루미늄막 증착 공정 및 마스크 공정을 거치지 않고 절연막과 BPSG막을 사용하여 셀 영역과 주변 회로 영역간의 단차를 제거한 후, 절연막 위에 알루미늄 배선 형성 공정을 진행함으로써 종래에 주변 회로 영역의 브리지, 막의 얇아짐, 막의 무너짐 현상을 방지할 수 있다.The present invention removes the step between the cell region and the peripheral circuit region by using the insulating film and the BPSG film without the aluminum film deposition process and the mask process subsequent to the formation of the tungsten plug, and then performs the aluminum wiring forming process on the insulating film. It can prevent the bridge, thinning of the film, and the collapse of the film.

또한, 이미 평탄화가 이루어져 있으므로 이후의 비아홀을 형성하기 위한 공정을 실시할 경우 수백 Å두께의 비교적 얇은 절연막을 형성한 후 비아홀을 형성하는 것이 가능하다. 더욱이 SOG막을 사용하지 않으므로 종래의 비아홀을 형성하기 위한 식각 과정에서 발생하는 보이드 현상이 근본적으로 방지될 수 있다.In addition, since the planarization is already performed, it is possible to form via holes after forming a relatively thin insulating film having a thickness of several hundreds of micrometers in the subsequent process for forming via holes. Furthermore, since no SOG film is used, the void phenomenon occurring in the etching process for forming a conventional via hole can be fundamentally prevented.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.The present invention described above is not limited to the above-described embodiments and the accompanying drawings, and various substitutions, modifications, and changes are possible in the technical field of the present invention without departing from the technical spirit of the present invention. It will be clear to those of ordinary knowledge.

상기와 같이 이루어지는 본 발명은 주변 회로 영역에 금속막을 효과적으로 형성하여 반도체 소자의 신뢰성을 향상시킨다.According to the present invention as described above, the metal film is effectively formed in the peripheral circuit region to improve the reliability of the semiconductor device.

Claims (8)

소정의 하부층이 형성된 셀 영역과 단차를 이루며 인접한 주변 회로 영역에 금속막을 형성하는 방법에 있어서, 상기 주변 회로 영역에 형성된 절연막을 식각하여 제1 콘택홀을 형성하고 상기 제1 콘택홀 내에 제1 금속막을 형성하는 단계, 상기 전체 구조상에 층간절연막을 형성하는 단계, 상기 제1 금속막 상부에 형성된 층간절연막을 선택적으로 식각하여 제2 콘택홀을 형성하는 단계 및 상기 제2 콘택홀 내에 제2 금속막을 형성하는 단계를 포함하여 이루어지는 반도체 장치의 금속막 형성 방법.A method of forming a metal film in an adjacent peripheral circuit region while forming a step with a cell region in which a predetermined lower layer is formed, wherein the insulating layer formed in the peripheral circuit region is etched to form a first contact hole and to form a first metal in the first contact hole. Forming a layer, forming an interlayer insulating film on the entire structure, selectively etching the interlayer insulating film formed on the first metal film to form a second contact hole, and forming a second metal film in the second contact hole. A metal film forming method of a semiconductor device comprising the step of forming. 제 1 항에 있어서, 상기 제1 콘택홀 내에 형성되는 제1 금속막은 텅스텐으로 형성하는 반도체 장치의 금속막 형성 방법.The method of claim 1, wherein the first metal film formed in the first contact hole is formed of tungsten. 제 1 항에 있어서, 상기 층간절연막을 형성하는 단계는 전체 구조 상부에 제1 층간산화막을 형성하는 단계, 상기 제1 층간산화막 상에 보론-포스포-실리케이트 글래스(BPSG)막을 형성하는 단계 및 상기 보론-포스포-실리케이트 글래스(BPSG)막 상에 제2 층간산화막을 형성하는 단계로 이루어지는 반도체 장치의 금속막 형성 방법.The method of claim 1, wherein the forming of the interlayer dielectric layer comprises: forming a first interlayer oxide layer over the entire structure, forming a boron-phospho-silicate glass (BPSG) layer on the first interlayer oxide layer, and A method of forming a metal film of a semiconductor device, comprising forming a second interlayer oxide film on a boron-phospho-silicate glass (BPSG) film. 제 1 항에 있어서, 상기 제2 콘택홀을 형성하는 단계 후 상기 제2 콘택홀 내의 노출된 층간절연막 측면에 티타늄나이트라이드(TiN)막을 증착하는 단계를 더 포함하는 반도체 장치의 금속막 형성 방법.The method of claim 1, further comprising depositing a titanium nitride (TiN) film on an exposed sidewall of the interlayer insulating layer in the second contact hole after forming the second contact hole. 제 1 항에 있어서, 상기 제2 금속막은 알루미늄으로 형성하는 반도체 장치의 금속막 형성 방법.The method of claim 1, wherein the second metal film is made of aluminum. 제 3 항에 있어서, 상기 보론-포스포-실리케이트 글래스(BPSG)막은 약 600 ℃에서 플로잉하여 형성하는 반도체 장치의 금속막 형성 방법.The method of claim 3, wherein the boron-phospho-silicate glass (BPSG) film is formed by flowing at about 600 ° C. 5. 제 4 항에 있어서, 상기 티타늄나이트라이드(TiN)막은 전자 사이클론 공명을 이용한 증착 방법으로 형성하는 반도체 장치의 금속막 형성 방법.The method of claim 4, wherein the titanium nitride (TiN) film is formed by a deposition method using electron cyclone resonance. 제 4 항에 있어서, 상기 알루미늄막은 약 60M Pa 압력 및 약 400 ℃의 온도 조건에서 형성하는 반도체 장치의 금속막 형성 방법.The method of claim 4, wherein the aluminum film is formed at a pressure of about 60M Pa and a temperature of about 400 ° C. 6.
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Citations (2)

* Cited by examiner, † Cited by third party
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KR960039148A (en) * 1995-04-12 1996-11-21 김광호 Interlayer connection method of semiconductor device
JPH09162292A (en) * 1995-12-12 1997-06-20 Sony Corp Manufacture of semiconductor device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960039148A (en) * 1995-04-12 1996-11-21 김광호 Interlayer connection method of semiconductor device
JPH09162292A (en) * 1995-12-12 1997-06-20 Sony Corp Manufacture of semiconductor device

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