KR0135844B1 - Multilayer wiring method of semiconductor device - Google Patents
Multilayer wiring method of semiconductor deviceInfo
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Abstract
반도체 장치의 다층배선 형성방법이 개시되어 있다. 제 1 금속층상에 캐핑층 및 층간 절연막을 형성하고, 상기 층간 절연막과 캐핑층의 일부를 남기고 제거하여 비아 홀을 형성하고, 상기 비아 홀 내부와 상기 층간 절연막 상에 제 2 금속층을 형성한다. 상기 캐핑층의 일부를 전류시킴으로서 제 1 금속층의 부식현상이나 기공형성을 방지하여 공정을 단순화하고 제조 경비를 절감할 수 있으며, 제 1 알루미늄층의 결함 발생을 방지할 수 있다.A method of forming multilayer wiring of a semiconductor device is disclosed. A capping layer and an interlayer insulating layer are formed on the first metal layer, a via hole is formed by leaving a portion of the interlayer insulating layer and the capping layer, and a second metal layer is formed inside the via hole and on the interlayer insulating layer. By passing a portion of the capping current, it is possible to prevent corrosion or pore formation of the first metal layer, thereby simplifying the process and reducing manufacturing costs, and preventing occurrence of defects in the first aluminum layer.
Description
제 1 도 내지 제 3 도는 종래의 다층배선 방법의 일 예를 설명하기 위한 단면도.1 to 3 are cross-sectional views for explaining an example of a conventional multilayer wiring method.
제 4 도 제 8 도는 본 발명의 방법에 의한 다층배선 방법의 일 예를 설명하기 위한 단면도.4 is a cross-sectional view for explaining an example of a multi-layer wiring method by the method of the present invention.
본 발명은 고집적 반도체 장치의 다층배선 형성방법에 관한 것으로 특히, 비아 홀에서의 배선층을 형성하는 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a multilayer wiring of a highly integrated semiconductor device, and more particularly, to a method for forming a wiring layer in a via hole.
반도체 제조기술의 발달로 반도체 장치가 점차 고집적화 됨에 따라 단일 배선 구조만으로 반도체 기판에 형성된 반도체 장치들을 연결하는 것은 불가능하게 되었다. 따라서, 집적화된 반도체 장치는 회로디자인의 용이함과 장치의 동작 성능을 향상시키기 위해 주로 다층의 배선 구조를 가지도록 설계, 제조되고 있다. 다층배선 구조에 있어서 배선층들은 층간 절연막으로 구분되면 배선층들의 연결은 비아 홀(via hole)을 통해 이루어진다.As semiconductor devices have been increasingly integrated with the development of semiconductor manufacturing technology, it has become impossible to connect semiconductor devices formed on a semiconductor substrate with only a single wiring structure. Therefore, the integrated semiconductor device is designed and manufactured to have a multi-layered wiring structure mainly to improve the ease of circuit design and the operation performance of the device. In the multilayer wiring structure, the wiring layers are divided into interlayer insulating layers, and the wiring layers are connected through via holes.
한편, 배선 재료에 있어서는 종래에 배선 재료도 많이 사용되어 왔던 알루미늄(A1) 합금이나 다결정 실리콘도 고집적화에 따라 한계에 부딪히게 되었다. 선폭이 1㎛ 이상의 배선에 알루미늄을 사용하면 높은 전류밀도로 인하여 발생하는 일렉트로 마이그레이션(electro-migration) 현상이나 힐룩(hillock)의 성장을 막을 수 없고, 실리콘(Si)이 알루미늄내로 용해되어 들어가서 얕은 불순물 접합부의 단락(short)을 초래하는 정션 스파이킹(juction spiking)을 초래하고, 또한 콘택 홀(contact hole)에서는 오믹 콘택(ohmic contact)이 더 작아져 콘택저항값이 허용한계 이상으로 커지게 된다.On the other hand, in wiring materials, aluminum (A1) alloys and polycrystalline silicon, which have conventionally been used in many wiring materials, also faced limitations due to high integration. If aluminum is used for wirings with a line width of 1 µm or more, electro-migration or hillock growth due to high current density cannot be prevented, and silicon (Si) is dissolved into aluminum and is a shallow impurity. Junction spiking results in short of the junction, and also ohmic contact becomes smaller in the contact hole, resulting in a contact resistance value larger than the allowable limit.
이와 같은 알루미늄 배선의 문제점들을 해결하기 위해 통상적으로 알루미늄과 실리콘과의 합금을 이용하여 금속층을 형성하거나 금속층 상에 캐핑층(capping layer)을 형성함으로써 일렉트로 망이그레이션 현상이나 힐록의 성장을 방지하고, 확산방지막을 금속층과 기판 사이에 형상함으로서 정션 스파이킹의 방지 및 콘택 저항값의 감소를 유도한다.In order to solve the problems of the aluminum wiring, a metal layer is formed using an alloy of aluminum and silicon, or a capping layer is formed on the metal layer to prevent the electromigration phenomenon and the growth of hillock. By forming the diffusion barrier film between the metal layer and the substrate, the prevention of junction spiking and the reduction of the contact resistance value are induced.
상기 캐핑층으로 내화 금속 또는 내화 금속 실리사이드를 사용하여 일렉트로 마이그레이션 및 힐록 성장을 감소시키는 방법이 예를 들면, 미합중국 특허 제4680854호(발명자 : 호, 뷰, 큐.(Ho, Vu Q.)외 2인)에 개시되어 있다. 또한 확산 방지막을 사용하여 정션 스파이킹을 방지하고 콘택 저항을 감소시키는 방법이 예를 들면, 미합중국 특허 제5238872호(발명자 : 그루나다 탈라파내니(Gurunada Thalapaneni)에 개시되어 있다.A method of reducing electromigration and hillock growth using refractory metals or refractory metal silicides as the capping layer is described, for example, in US Pat. No. 4,680,854 (Inventor: Ho, Vu, Q., et al. Phosphorus). A method of preventing junction spikes and reducing contact resistance using a diffusion barrier is also disclosed, for example, in US Pat. No. 5238872 (Inventor: Gurunada Thalapaneni).
통상적으로 상기 캐핑층은 비아 홀이 형성되는 부분에서 습식 또는 건식 에칭으로 층간 절연막과 함께 제거되는데 이때 비아 홀에 있는 캐핑층이 완전히 제거됨으로써 알루미늄이 노출된다. 이에 따라 알루미늄의 부식이 발생하기도 하고, 층간 절연막 및 캐핑층 에칭 도중 포토레지스트 측벽에 생성된 폴리머(polymer)가 알루미늄과 반응하여 비아 홀 내에 증착되어 비아 홀의 콘택 저항을 증가시키는 요인이 되기도 한다.Typically, the capping layer is removed together with the interlayer insulating film by wet or dry etching at the portion where the via hole is formed, wherein the capping layer in the via hole is completely removed to expose the aluminum. Accordingly, corrosion of the aluminum may occur, and polymers formed on the photoresist sidewalls during the interlayer insulating layer and the capping layer etching may react with the aluminum to be deposited in the via holes to increase the contact resistance of the via holes.
상기 캐핑층을 사용하여 다층배선을 형성한 종래 기술의 제 1 도 내지 제 3 도에 도시되어 있다.1 to 3 of the prior art in which the multi-layered wiring is formed using the capping layer.
제 1 도 제 1 금속층(13)을 형성하는 단기계를 나타내는 단면도이다. 상기 단계는 반도체 기판(10)상에 절연막, 예컨대, 산화막(11)을 성장시키는 제 1 공정, 상기 산화막(11)에에 포토레지스트(도시되지 않음)을 도포하는 제 2 공정, 이를 노광 및 현상하여 포토레지스트 패턴(도시되지 않음)을 형성하는 제 3 공정, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 산화막(11)을 식각하여 상기 산화막(11)에 콘택 홀을 형성하는 제 4 공정, 상기 콘택 홀 내부와 상기 산화막(11) 상에 확산 방지막, 예컨대, 티타늄/티타늄 질화막(12)을 형성하는 제 6 공정, 상기 확산 방지막 상에 제 1 금속층, 예컨대, 제 1 알루미늄층(13)을 형성하는 제 7 공정으로 구성된다.1 is a cross-sectional view showing a short machine that forms the first metal layer 13. The step is a first step of growing an insulating film, for example, an oxide film 11 on the semiconductor substrate 10, a second step of applying a photoresist (not shown) to the oxide film 11, the exposure and development A third step of forming a photoresist pattern (not shown), a fourth step of forming a contact hole in the oxide film 11 by etching the oxide film 11 using the photoresist pattern as an etching mask, the contact A sixth process of forming a diffusion barrier, for example, a titanium / titanium nitride layer 12, in the hole and on the oxide layer 11, and forming a first metal layer, eg, a first aluminum layer 13, on the diffusion barrier. It consists of a 7th process.
제 2 도는 비아 홀(k)을 형성하는 단계를 나타내는 단면도이다. 상기 제 1 금속층 상에 캐핑층, 예컨대, 티타늄 질화막(15)을 형성하는 제 1 공정, 상기 티타늄 질화막(15) 상에 층간 절연막, 예컨대, TEOS(tetraethyl orthosilicate)를 열분해하여 얻어지는 산화막(16, 이하 TEOS막 이라고 한다.)을 형성하는 제 2 공정, 상기 TEOS막(16) 상에 포토레지스트(도시되지 않음)을 도포하는 제 3 공정, 이를 노광 및 현상하여 포토레지스트 패턴(도시되지 않음)을 형성하는 제 4 공정, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 TEOS막(16)과 상기 티타늄 질화막(15)을 상기 제 1 알루미늄층(13)이 노출될 때까지 식각하여 비아 홀(k)을 형성하는 제 5 공정으로 이루어진다.2 is a cross-sectional view illustrating a step of forming a via hole k. A first process of forming a capping layer, for example, a titanium nitride film 15 on the first metal layer, an oxide film 16 obtained by thermally decomposing an interlayer insulating film, for example, tetraethyl orthosilicate (TEOS), on the titanium nitride film 15. A second step of forming a photoresist (not shown) on the TEOS film 16, and exposing and developing the photoresist pattern (not shown) to form a photoresist pattern (not shown). In the fourth process, the photoresist pattern is used as an etch mask to etch the TEOS layer 16 and the titanium nitride layer 15 until the first aluminum layer 13 is exposed to form a via hole k. It consists of a 5th process which forms.
제 3 도는 제 2 금속층(18)을 형성하는 단계를 나타내는 단면도이다. 상기 비아 홀(k) 내부와 상기 TEOS막(16) 상에 제 2 금속층, 예컨대, 제 2 알루미늄층(18)을 형성하는 공정으로 이루어진다.3 is a cross-sectional view illustrating the step of forming the second metal layer 18. And forming a second metal layer, for example, a second aluminum layer 18, on the inside of the via hole k and on the TEOS layer 16.
상기 비아 홀(k) 형성을 위한 에칭 공정시, 절연층인 TEOS막(16) 및 캐핑층인 티타튬 질화막(15)을 제 1 금속층인 제 1 알루미늄층(13)이 노출될 때까지 제거한다. 이 때 포토레지스트 물질의 측벽에 생성된 폴리머가 노출된 알루미늄과 반응하여 알루미늄과 폴리머의 혼합물을 형성하거나 노출된 알루미늄이 산화되어 자연 산화막(native oxide)을 형성하기도 한다. 이때 형성된 알루미늄과 폴리머의 화합물 및 자연 산화막은 비아 홀(k)의 콘택저항을 증가시키므로 이들을 제거하는 공정이 필요하게 된다. 이 공정은 제 2 알루미늄층(27) 증착전에 실시되며, 상기 폴리머는 HNO3를 사용하여 화학적인 처리를 실시함에 따라 제거하고, 상기 자연 산화막은 RF 에칭을 실시하여 제거한다. 이 과정에서 비아 홀(k) 저변이 언더 컷(under cut)되어 상기 제 1 금속층(13)에 기공(void)이 유발된다.During the etching process for forming the via hole k, the TEOS film 16 as the insulating layer and the titanium nitride film 15 as the capping layer are removed until the first aluminum layer 13 as the first metal layer is exposed. . At this time, the polymer generated on the sidewall of the photoresist material reacts with the exposed aluminum to form a mixture of aluminum and the polymer or the exposed aluminum is oxidized to form a native oxide. At this time, since the compound and the natural oxide film of the aluminum and the polymer formed increase the contact resistance of the via hole k, a process of removing them is required. This process is carried out before the deposition of the second aluminum layer 27, the polymer is removed by chemical treatment with HNO 3 and the native oxide film is removed by RF etching. In this process, the bottom of the via hole k is under cut, thereby causing voids in the first metal layer 13.
따라서, 본 발명의 목적은 다층배선 구조를 갖는 반도체 장치의 비아 홀 형성에 있어서, 공정을 단순히 시킴과 동시에 제 1 금속층에 유발되는 결함을 방지하여 보다 신뢰성 있는 다층배선 형성방법을 제공하는데 있다.Accordingly, an object of the present invention is to provide a more reliable method for forming a multilayer wiring by forming a via hole in a semiconductor device having a multilayer wiring structure, while simultaneously preventing a defect caused in the first metal layer.
상기 목적을 달성하기 위하여 본 발명은, 제 1 금속층 상에 캐핑층을 형성하는 공정; 상기 캐핑층 상에 다층 금속층을 분리하기 위한 절연막을 형성하는 공정; 상기 절연막을 식각하고 상기 캐핑층을 200~500Å 남도록 식각하여 다층 금속층을 연결하기 위한 비아 홀을 형성하는 공정; 상기 비아 홀 내부와 상기 절연막 상에 제 2 금속층을 형성하는 공정으로 구성된 반도체 장치의 다층 배선 형성방법을 제공한다.The present invention to achieve the above object, the step of forming a capping layer on the first metal layer; Forming an insulating film for separating the multi-layered metal layer on the capping layer; Etching the insulating film and etching the capping layer so that 200 to 500 kV remains to form a via hole for connecting the multilayer metal layer; A method of forming a multilayer wiring in a semiconductor device, the method comprising forming a second metal layer inside the via hole and on the insulating film.
상기 캐핑층은 내화성 금속, 내화성 금속합금 또는 내화성 금속화합물로 구성된 군에서 선택된 어느 하나로 형성할 수 있다. 상기 내화성 금속의 예로서는, Ti, W, Mo, Ta를 들 수 있고 상기 내화성 금속합금의 예로서는 TiW를 들 수 있고, 상기 내화성 금속화합물의 예로서는 TiN을 들 수 있다. 상기 TiN은 50V%(부피 %) 질소 분위기에서 스퍼터링 방법으로 형성하는 것이 바람직하다.The capping layer may be formed of any one selected from the group consisting of refractory metals, refractory metal alloys, and refractory metal compounds. Examples of the refractory metals include Ti, W, Mo, and Ta. Examples of the refractory metal alloys include TiW. Examples of the refractory metal compounds include TiN. The TiN is preferably formed by a sputtering method in a 50 V% (vol%) nitrogen atmosphere.
본 발명은 비아 홀 형성시 캐핑층을 에칭함에 있어서, 캐핑층의 일부, 예를 들면, 200~500Å의 두께를 남기고 에칭함으로서 제 1 알루미늄층의 노출에 의해 발생되는 알루미늄과 폴리머의 화합물이나 자연 산화물을 제거하는 고정을 실시하지 않아도 되므로 공정의 단순화를 꾀할 수 있고, 제 1 알루미늄층의 결함, 예를 들면, 기공 발생을 방지할 수 있다.In the present invention, in etching a capping layer when forming a via hole, a compound or a natural oxide of aluminum and a polymer generated by exposure of the first aluminum layer by etching a portion of the capping layer, for example, leaving a thickness of 200 to 500 kPa. Since the fixing does not need to be performed, the process can be simplified, and defects in the first aluminum layer, for example, pore generation can be prevented.
이하, 본 발명의 바람직한 실시예를 들어 본 발명을 보다 구체적으로 설명하고자 한다.Hereinafter, the present invention will be described in more detail with reference to preferred embodiments of the present invention.
제 4 도 내지 제 8 도는 본 발명에 따라 제조된 반도체 장치의 다층배선 형성방법의 일 실시예를 나타내며 도면에서의 같은 참조 부호는 같은 부재를 나타낸다.4 through 8 show one embodiment of a method for forming a multilayer wiring of a semiconductor device manufactured according to the present invention, and like reference numerals in the drawings denote like members.
제 4 도는 콘택 홀(h)을 형성하는 단계를 나타낸다. 반도체 기판(20) 상에 제 1 절연막, 예컨대, 산화막(21)을 형성한 후 포토레지스트(도시되지 않음)을 도포하고, 이를 노광 및 현상하여 포토레지스트 패턴(도시되지 않음)을 형성한다. 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 산화막(21)을 반도체 기판이 노출될 때까지 에칭하여 콘택홀(h)을 형성한다. 상기 산화막(21)은 BPSG(borophosphorous silicate glass)를 화학기상증착방법(CVD ; chemical vapor deposition)으로 5000~6000Å의 두께를 갖도록 증착시킨다.4 shows forming the contact hole h. After forming a first insulating film, for example, an oxide film 21 on the semiconductor substrate 20, a photoresist (not shown) is applied, and the photoresist pattern is exposed and developed to form a photoresist pattern (not shown). Using the photoresist pattern as an etching mask, the oxide layer 21 is etched until the semiconductor substrate is exposed to form a contact hole h. The oxide film 21 is deposited to have a borophosphorous silicate glass (BPSG) to have a thickness of 5000 ~ 6000Å by chemical vapor deposition (CVD).
제 5 도는 제 1 금속층(23)을 형성하는 단계를 나타낸다. 상기 콘택 홀 내부와 상기 산화막(21) 상에 확산방지막, 예컨대, 티타늄/티타늄질화막(22)을 형성한 다음 제 1 금속층, 예컨대 제 1 알루미늄층(23)을 상기 티타늄/티타늄질화막(22) 상에 콘택 홀을 채우도록 형성한다. 상기 확산 방지막(22)은 상기 반도체 기판(20)과 오믹층(ohmic layer)을 이루기 위하여 티타늄을 스퍼터링 방법에 의해 150~250Å의 두께로 증착하고, 연속적으로, 티타늄 질화물을 스퍼터링 방법으로 1000~1200Å의 두께를 갖도록 증착함으로써 형성된다. 또한, 상기 제 1 알루미늄층(23)은 스트레스 마이그레이션(stress migration) 특성을 개선하기 위하여 1wt(중량 %)의 실리콘과 0.5wt%의 구리를 함유하는 알루미늄 합금을 1300~1700Å의 두께를 갖도록 한 후 0.5wt% 구리를 함유하는 알루미늄 합금을 4300~4700Å 두께로 형성한다. 상기 두 단계를 갖는 제 1 알루미늄층(23)의 형성공정은 동일 장비 내에서 진행하는 것이 바람직하다.5 shows forming the first metal layer 23. A diffusion barrier layer, for example, a titanium / titanium nitride layer 22 is formed in the contact hole and on the oxide layer 21, and then a first metal layer, eg, a first aluminum layer 23, is formed on the titanium / titanium nitride layer 22. It is formed to fill in the contact hole. In order to form an ohmic layer with the semiconductor substrate 20, the diffusion barrier 22 is formed by depositing titanium to a thickness of 150 to 250 kV by the sputtering method, and subsequently, titanium nitride is 1000 to 1200 kPa by the sputtering method. It is formed by depositing to have a thickness of. In addition, the first aluminum layer 23 has a thickness of 1300 ~ 1700Å aluminum alloy containing 1wt (wt%) of silicon and 0.5wt% of copper in order to improve the stress migration characteristics (stress migration) characteristics An aluminum alloy containing 0.5 wt% copper is formed to a thickness of 4300-4700 mm 3. Preferably, the process of forming the first aluminum layer 23 having the above two steps is performed in the same equipment.
제 6 도는 층간 절연막(25)은 형성하는 단계를 나타낸다. 상기 제 1 알루미늄층(23) 상에 캐핑층, 예컨대, 내화금속 화합물인 티타튬 질화막(24)을 형성하고, 상기 티타튬 질화막(24) 상에 층간 절연막, 예컨대, 산화막(25)을 형성한다. 상기 티타튬 질화막(24)은 스퍼터링 방법에 의해 1000~1200Å의 두께를 갖도록 형성한다. 또한, 상기 산화막(25)은 플라즈마 화학증착방법으로 O2분위기에서 1000~1200Å 두께를 형성한 다음 O6분위기에서 얻어진 TEOS를 열분해하여 얻어지는 산화막을 6000~6500Å의 두께를 갖도록 형성하고, 이어서 O2분위기에서 3500~4500Å 두께를 갖도록 형성한다. 바람직하게는 상기 티타튬 질화막(24)은 1100Å으로 형성하고, 상기 산화막(25)은 순차적으로 1100Å/6300Å/4000Å의 두께로 형성한다. 또한, 상기 O6분위기에서의 산화막 형성 공정이후 SOG(spin on glass)를 1400Å의 두께로 증착하고 SOG의 에치 백(etch back)을 실시항 층간 절연막층을 평탄화시키는 것이 바람직하다. 상기 티타튬 질화막(24)으로 된 캐핑층은 일렉트로 마이그레이션 현상이나 힐록의 생성을 방지하기 위하여 사용되며 내화성 금속이나 내화성 금속합금, 내화성 금속화합물로 형성될 수 있다.6 shows the step of forming the interlayer insulating film 25. As shown in FIG. A capping layer, for example, a titanium nitride film 24 that is a refractory metal compound is formed on the first aluminum layer 23, and an interlayer insulating film, for example, an oxide film 25, is formed on the titanium nitride film 24. . The titanium nitride film 24 is formed to have a thickness of 1000 ~ 1200 Å by the sputtering method. In addition, the oxide film 25 is formed by plasma chemical vapor deposition to form a thickness of 1000 ~ 1200Å in O 2 atmosphere and then thermally decompose TEOS obtained in O 6 atmosphere to have a thickness of 6000 ~ 6500Å, then O 2 It is formed to have a thickness of 3500 ~ 4500Å in the atmosphere. Preferably, the titanium nitride film 24 is formed to be 1100 kV, and the oxide film 25 is sequentially formed to a thickness of 1100 kV / 6300 kV / 4000 kV. In addition, after the oxide film formation process in the O 6 atmosphere, it is preferable to deposit SOG (spin on glass) to a thickness of 1400 Å and etch back the SOG to planarize the interlayer insulating layer. The capping layer made of the titanium nitride layer 24 is used to prevent the electromigration phenomenon or the formation of hillock, and may be formed of a refractory metal, a refractory metal alloy, or a refractory metal compound.
제 7 도는 비아 홀(a)을 형성하는 단계를 나타낸다. 상기 산화막(25) 상에 포토레지스트(도시되지 않음)을 도포하고, 이를 노광 및 현상에서 포토레지스트 패턴(도시되지 않음)을 형성한다. 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 산화막(25)을 상기 티타튬 질화막(24)이 노출될 때까지 에칭한 다음 상기 티타튬 질화막(24)을 일정한 두께를 남기고 에칭하여 비아 홀(a)을 형성한다. 상기 에칭시 상기 산화막(25)의 3000~4000Å 정도의 두께는 B.O.E.용액(buffered oxide etchant)과 같은 산화물 에이전트를 사용하여 습식에칭을 실시하고 제거하고, 상기 산화막(25)의 잔여부분과 상기 티타튬 질화막(24)의 에칭되는 일부분은 건식에칭, 예컨대, RIE(reactive ion etching)을 실시하여 제거한다.7 shows forming the via hole a. A photoresist (not shown) is applied on the oxide film 25, and a photoresist pattern (not shown) is formed during exposure and development. Using the photoresist pattern as an etch mask, the oxide layer 25 is etched until the titanium nitride layer 24 is exposed, and then the titanium nitride layer 24 is etched with a constant thickness to form a via hole (a). To form. In the etching process, the thickness of the oxide layer 25 is about 3000 to 4000 mm by wet etching using an oxide agent such as BOE solution (buffered oxide etchant), and then removed. The remaining portion of the oxide layer 25 and the titanium A portion of the nitride film 24 to be etched is removed by dry etching, for example, by performing reactive ion etching (RIE).
상기 비아 홀(a) 형성이후 순수물(DI water ; deionized water)을 사용하여 클리닝(cleaning) 공정을 진행할 수도 있는데, 상기 클리닝 공정은 상기 클리닝 공정을 제거하는 공정(degas 공정)을 수반한다.After the via hole (a) is formed, a cleaning process may be performed using pure water (DI water; deionized water), and the cleaning process involves a process of removing the cleaning process (degas process).
제 8 도는 제 2 금속층(27)을 형성하는 단계를 나타낸다. 상기 비아 홀(a) 내부와 상기 산화막(25) 상에 제 2 금속층, 예컨대, 제 2 알루미늄층(27)을 상기 비아 홀(a)을 채우도록 형성한다. 상기 제 2 알루미늄층(27)은 1wt%의 실리콘을 함유하는 알루미늄 합금을 사용하여 스퍼터링 방법으로 7500~8500Å의 두께를 갖도록 증착한다. 콘택 홀의 콘택 저항 및 비아 홀의 콘택저항을 감소시키기 위하여 제 2 알루미늄층(27) 형성이후 400℃에서 50분간 열처리를 실시하는 것이 바람직하다.8 shows forming the second metal layer 27. A second metal layer, for example, a second aluminum layer 27, is formed in the via hole a and on the oxide layer 25 to fill the via hole a. The second aluminum layer 27 is deposited to have a thickness of 7500 ~ 8500 kPa by the sputtering method using an aluminum alloy containing 1wt% silicon. In order to reduce the contact resistance of the contact hole and the contact resistance of the via hole, heat treatment may be performed at 400 ° C. for 50 minutes after the formation of the second aluminum layer 27.
상술한 바와 같이 본 발명에 의하면 비아 홀 형성시 패터닝되어 제거되는 캐핑층의 일부가 잔류되도록 에칭함으로써 종래 방법에서 문제시 된 제 1 알루미늄층의 노출에 의해 생성되는 알루미늄과 폴리머의 화합물이나 자연 산화물을 제거한 공정을 실시하지 않아도 되므로 제조공정을 단순화하고 반도체 장치의 제조 경비를 절감할 수 있으며, 제 1 알루미늄층의 결함, 예를 들면, 기공 발생을 방지할 수 있다.As described above, according to the present invention, a portion of the capping layer that is patterned and removed during the formation of the via hole is etched so that the compound or natural oxide of aluminum and polymer produced by exposure of the first aluminum layer, which is a problem in the conventional method, is removed. Since the removal process does not have to be performed, the manufacturing process can be simplified, and the manufacturing cost of the semiconductor device can be reduced, and defects of the first aluminum layer, for example, pore generation can be prevented.
본 발명은 상기 실시예에만 한정되지 않으며, 많은 변형이 본 발명이 속한 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의해 가능함은 명백하다.The present invention is not limited to the above embodiments, and it is apparent that many modifications are possible by those skilled in the art within the technical idea to which the present invention pertains.
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940010094A KR0135844B1 (en) | 1994-05-09 | 1994-05-09 | Multilayer wiring method of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940010094A KR0135844B1 (en) | 1994-05-09 | 1994-05-09 | Multilayer wiring method of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
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| KR950034691A KR950034691A (en) | 1995-12-28 |
| KR0135844B1 true KR0135844B1 (en) | 1998-04-29 |
Family
ID=19382712
Family Applications (1)
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Country Status (1)
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-
1994
- 1994-05-09 KR KR1019940010094A patent/KR0135844B1/en not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
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| KR950034691A (en) | 1995-12-28 |
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