KR100393970B1 - method for forming metal contact semiconductor device - Google Patents
method for forming metal contact semiconductor device Download PDFInfo
- Publication number
- KR100393970B1 KR100393970B1 KR10-2000-0085727A KR20000085727A KR100393970B1 KR 100393970 B1 KR100393970 B1 KR 100393970B1 KR 20000085727 A KR20000085727 A KR 20000085727A KR 100393970 B1 KR100393970 B1 KR 100393970B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- forming
- barc
- interlayer insulating
- nitride film
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
- H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
- H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
- H01L21/0274—Photolithographic processes
- H01L21/0276—Photolithographic processes using an anti-reflective coating
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
- H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/488—Word lines
Abstract
본 발명은 공정 마진 확보 및 워드 라인의 부식을 방지하여 소자의 신뢰성을 향상함과 동시에 코스트를 낮추도록 한 반도체 소자의 금속 콘택 형성방법에 관한 것으로서, 반도체 기판상에 일정한 간격을 갖는 복수개의 워드 라인을 형성하는 단계와, 상기 워드 라인을 포함한 반도체 기판상에 제 1 질화막, 제 1 층간 절연막 및 제 2 질화막을 차례로 형성하는 단계와, 상기 제 2 질화막상에 제 2 층간 절연막 및 BARC막을 차례로 형성하는 단계와, 상기 BARC막상에 감광막을 도포한 후 패터닝하여 콘택 영역을 정의하는 단계와, 상기 패터닝된 감광막을 마스크로 이용하여 상기 워드 라인 사이의 제 1 질화막 표면이 소정부분 노출되도록 상기 BARC막, 제 2 층간 절연막, 제 2 질화막, 제 1 층간 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계와, 상기 감광막을 제거하고 상기 콘택홀 일측 또는 양측의 상기 BARC막 및 제 2 층간 절연막, 콘택홀 하부의 제 1 질화막을 선택적으로 제거하여 트랜치를 형성하는 단계와, 상기 트랜치 및 콘택홀의 내부에 금속 베리어막을 개재하여 금속 콘택을 형성하는 단계를 포함하여 형성함을 특징으로 한다.The present invention relates to a method for forming a metal contact of a semiconductor device to ensure process margins and prevent corrosion of the word line to improve the reliability of the device and at the same time lowering costs. Forming a first nitride film, a first interlayer insulating film and a second nitride film on a semiconductor substrate including the word line, and sequentially forming a second interlayer insulating film and a BARC film on the second nitride film. And forming a contact region by coating and patterning a photoresist film on the BARC film, and using the patterned photoresist film as a mask to expose a portion of the surface of the first nitride film between the word lines. Selectively removing a second interlayer insulating film, a second nitride film, and a first interlayer insulating film to form a contact hole; Forming a trench by selectively removing the BARC film, the second interlayer insulating film, and the first nitride film under the contact hole, on the one side or both side of the contact hole; and forming a trench through the metal barrier film in the trench and the contact hole. And forming a metal contact.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 공정 마진(margin) 확보 및 코스트(cost)를 절감하는데 적당한 반도체 소자의 금속 콘택 형성방법에 관한 것이다.The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for forming a metal contact of a semiconductor device suitable for securing process margins and reducing costs.
일반적으로 메모리 소자의 집적도가 커짐에 따라 금속 배선의 간격이 좁아져 금속 배선을 형성하는 것이 어렵다.In general, as the degree of integration of memory devices increases, it is difficult to form metal wires because the gap between metal wires is narrowed.
따라서 셀 효율을 높이고 소자 사이즈를 줄이기 위한 기술로 브로드 레스 콘택(board less contact), 버팅 콘택(butting contact) 그리고 금속 배선에 금속 콘택의 오버랩 마진(overlap margin)이 제로(zero) 또는 네거티브(negative)값을 갖게 되어 기존의 RIE(Reactive Ion Etching) 공정 방식으로 금속 콘택을 구현하는데는 어려움이 있다.Therefore, the board margin contact, butting contact, and overlap margin of metal contacts in metal wiring are zero or negative as a technique for increasing cell efficiency and reducing device size. Since it has a value, it is difficult to implement a metal contact using a conventional reactive ion etching (RIE) process.
이러한 문제를 극복하고자 도입한 것이 듀얼 다마신(Dual Damascene) 공정이며, 현재 0.20㎛ 디자인 룰(design rule)이하 소자에서 광범위하게 개발 및 이용되고 있다.In order to overcome this problem, a dual damascene process has been introduced and is currently being widely developed and used in devices having a design rule of less than 0.20 μm.
즉, 도 1a와 도 1b는 일반적인 금속 콘택과 금속배선과의 관계를 나타낸 평면도이다.1A and 1B are plan views illustrating a relationship between a general metal contact and a metal wiring.
도 1a 및 도 1b에서와 같이, 일정한 간격을 갖는 금속 콘택(1)에 금속배선(2)이 지나고 있다.As shown in FIGS. 1A and 1B, the metal wiring 2 passes through the metal contacts 1 having a predetermined interval.
한편, 도 1a는 금속 콘택(1)과 금속배선(2)간에 포지티브 오버랩 마진(positive overlap margin)(A)을 가지고 있고, 도 1b는 네거티브(negative) 오버랩 마진(B) 및 제로(zero) 오버랩 마진(C)을 가지고 있다.On the other hand, Figure 1a has a positive overlap margin (A) between the metal contact (1) and the metal wiring (2), Figure 1b has a negative overlap margin (B) and zero overlap It has a margin (C).
따라서 디자인 룰(design rule)이 0.20㎛이상에서는 도 1a와 같이 포지티브 오버랩 마진(A)을 가졌고, 노광 장비의 한계로 인하야 0.07㎛이상 오버랩 마진이 필수적이다.Therefore, the design rule has a positive overlap margin (A) as shown in Fig. 1a when the design rule is 0.20㎛ or more, and overlap margin of 0.07㎛ or more is essential only due to the limitation of the exposure equipment.
그러나 디자인 룰이 0.15㎛이하에서는 오버랩 마진을 0.07㎛을 확보하기가 어렵고 도 1b와 같이 네거티브 오버랩 마진(B) 또는 제로 오버랩 마진(C)이 설계됨에 따라 듀얼 다마신 공정이 도입되었다.However, when the design rule is 0.15 μm or less, it is difficult to secure an overlap margin of 0.07 μm, and a dual damascene process has been introduced as a negative overlap margin (B) or zero overlap margin (C) is designed as shown in FIG.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 금속 콘택 형성방법을 설명하면 다음과 같다.Hereinafter, a metal contact forming method of a conventional semiconductor device will be described with reference to the accompanying drawings.
도 2a 내지 도 2e는 종래의 반도체 소자의 금속 콘택 형성방법을 나타낸 공정단면도이다.2A through 2E are cross-sectional views illustrating a method of forming a metal contact of a conventional semiconductor device.
도 2a에 도시한 바와 같이, 반도체 기판(11)상에 일정한 간격을 갖는 복수개의 워드 라인(word line)(12)을 형성하고, 상기 워드 라인(12)을 포함한 반도체 기판(11)의 전면에 IPO(Inter Poly Oxide)막(13)과 식각 베리어(etch barrier)용 질화막(14)을 차례로 형성하고, 상기 질화막(14)상에 IMD(Inter Metal Dielectric)막(15)을 형성한다.As shown in FIG. 2A, a plurality of word lines 12 having a predetermined interval are formed on the semiconductor substrate 11, and a front surface of the semiconductor substrate 11 including the word lines 12 is formed. An interpoly oxide (IPO) film 13 and a nitride film 14 for an etch barrier are sequentially formed, and an intermetal dielectric (IMD) film 15 is formed on the nitride film 14.
도 2b에 도시한 바와 같이, 상기 IMD막(15)상에 제 1 BARC(bottom Anti Reflective Coating)막(16)을 형성하고, 상기 제 1 BARC막(16)상에 제 1감광막(17)을 도포한다.As shown in FIG. 2B, a first bottom anti-reflective coating (BARC) film 16 is formed on the IMD film 15, and a first photoresist film 17 is formed on the first BARC film 16. Apply.
이어, 노광 및 현상 공정을 통해 상기 제 1 감광막(17)을 선택적으로 패터닝하여 콘택 영역을 정의한다.Subsequently, the first photoresist layer 17 is selectively patterned through an exposure and development process to define a contact region.
도 2c에 도시한 바와 같이, 상기 패터닝된 제 1 감광막(17)을 마스크로 이용한 식각 공정을 통해 상기 반도체 기판(11)의 표면이 소정 부분 노출되도록 상기 제 1 BARC막(16), IMD막(15), 질화막(14), IPO막(13)을 선택적으로 제거하여 콘택홀(18)을 형성한다.As illustrated in FIG. 2C, the first BARC film 16 and the IMD film (eg, the first BARC film 16 and the IMD film) may be exposed to a predetermined portion of the surface of the semiconductor substrate 11 through an etching process using the patterned first photoresist film 17 as a mask. 15), the nitride film 14 and the IPO film 13 are selectively removed to form the contact hole 18.
도 2d에 도시한 바와 같이, 상기 제 1 감광막(17) 및 제 1 BARC막(16)을 제거하고, 상기 콘택홀(18)을 포함한 반도체 기판(11)의 전면에 제 2 BARC막(19)을 형성한다.As shown in FIG. 2D, the first photosensitive film 17 and the first BARC film 16 are removed, and the second BARC film 19 is disposed on the entire surface of the semiconductor substrate 11 including the contact hole 18. To form.
이어, 상기 제 2 BARC막(19)상에 제 2 감광막(20)을 도포한 후, 노광 및 현상 공정을 통해 상기 제 2 감광막(20)을 패터닝한다.Subsequently, after the second photoresist film 20 is coated on the second BARC film 19, the second photoresist film 20 is patterned through an exposure and development process.
그리고 상기 패터닝된 제 2 감광막(20)을 마스크로 이용하여 상기 제 2 BARC막(19) 및 IMD막(15)을 선택적으로 제거하여 상기 콘택홀(18)의 일측 또는 양측면에 트랜치(21)를 형성한다.The second BARC layer 19 and the IMD layer 15 are selectively removed by using the patterned second photoresist layer 20 as a mask to form trenches 21 on one side or both sides of the contact hole 18. Form.
여기서 상기 콘택홀(18)과 일측면에 형성된 트랜치(21)에 듀얼 다마신 구조를 갖게 된다.Here, the contact hole 18 and the trench 21 formed on one side thereof have a dual damascene structure.
한편, 상기 제 2 감광막(20)을 마스크로 이용하여 제 2 BARC막(19) 및 IMD막(15)을 선택적으로 제거하여 트랜치(21)를 형성할 때 제 2 BARC막(19)을 제거하기 위한 오버에치(over etch)에 의한 그 하부 즉 질화막(14) 및 IPO막(13)이 식각되어 버린다.Meanwhile, when the trench 21 is formed by selectively removing the second BARC film 19 and the IMD film 15 by using the second photosensitive film 20 as a mask, the second BARC film 19 is removed. The lower part of the nitride film 14 and the IPO film 13 are etched by the over etch.
도 2e에 도시한 바와 같이, 상기 제 2 감광막(20) 및 제 2 BARC막(19)을 제거하고, 상기 트랜치(21) 및 콘택홀(18)을 포함한 반도체 기판(11)의 전면에 금속 콘택용 금속막을 증착한다.As shown in FIG. 2E, the second photoresist film 20 and the second BARC film 19 are removed, and a metal contact is formed on the entire surface of the semiconductor substrate 11 including the trench 21 and the contact hole 18. A metal film for evaporation is deposited.
이어, 상기 IMD막(15) 상부 표면을 앤드 포인트로 하여 상기 금속막의 전면에 CMP(Chemical Mechanical Polishing) 공정을 실시하여 상기 트랜치(21) 및 콘택홀(18)의 내부에 금속 콘택(22)을 형성한다.Subsequently, a CMP (Chemical Mechanical Polishing) process is performed on the entire surface of the metal film using the upper surface of the IMD film 15 as an end point, thereby forming a metal contact 22 inside the trench 21 and the contact hole 18. Form.
도 3a 및 도 3b는 종래의 반도체 소자의 금속 콘택 형성시 발생하는 문제점을 설명하기 위한 단면도이다.3A and 3B are cross-sectional views illustrating a problem occurring when a metal contact is formed in a conventional semiconductor device.
도 3a에서와 같이, 제 2 BARC막(19)을 제거하기 위한 오버에치(over etch)에 의한 그 하부 즉 질화막(14) 및 IPO막(13)이 식각되어 슬로프(slope)(A)를 가지게 된다.As shown in FIG. 3A, a lower portion of the nitride film 14 and the IPO film 13 are etched by an over etch for removing the second BARC film 19 to form a slope A. FIG. Have.
또한, 도 3b에서와 같이, 트랜치(21)와 콘택홀(18)의 경계지역에 폴리머가 형성되어 완성된 트랜치(21) 부분에 요철(B)이 발생한다.In addition, as shown in FIG. 3B, a polymer is formed in the boundary region between the trench 21 and the contact hole 18, and the unevenness B is generated in the completed trench 21.
그러나 상기와 같은 종래의 반도체 소자의 금속 콘택 형성방법에 있어서 다음과 같은 문제점이 있었다.However, the above-described conventional method for forming a metal contact of a semiconductor device has the following problems.
첫째, 워드 라인의 유전체 역할을 하는 산화막의 모서리 부분이 제거되어 슬로프(slope)의 발생으로 인하여 워드 라인의 표면이 노출되어 부식 및 숏트(short)된다.First, the edge portion of the oxide film serving as the dielectric of the word line is removed, so that the surface of the word line is exposed to corrosion and short due to the occurrence of a slope.
둘째, BARC막의 증착 특성상 산화막 모서리 부분의 BARC막 두께가 상대적으로 얇게 코팅되어 식각 공정시 산화막 모서리가 먼저 식각되어 프로파일에 슬로프를 유발한다.Second, the BARC film thickness of the edge of the oxide film is relatively thin coating due to the deposition characteristics of the BARC film, so that the edge of the oxide film is etched first during the etching process, causing a slope in the profile.
셋째, 슬로프를 방지하기 위하여 산화막상에 식각 베리어막을 두껍게 형성할 경우 유전율이 증가하여 RC 지연을 유발한다.Third, when the etch barrier film is formed thick on the oxide film to prevent the slope, the dielectric constant increases to cause the RC delay.
넷째, 다마신 구조를 형성하기 위해 사용되는 BARC막은 트랜치 형성 공정 중에 다량의 폴리머(polymer)가 발생되어 비정상적인 프로파일이 형성되거나 폴리머를 제거한 후에도 폴리머 잔류물이 남게 된다.Fourth, the BARC film used to form the damascene structure generates a large amount of polymer during the trench formation process, so that an abnormal profile is formed or a polymer residue remains after removing the polymer.
다섯째, 금속 콘택 사이즈가 작고 딥(deep) 콘택일 경우 콘택 내부에 버블(bubble)이 발생하여 후속 트랜치 식각시 플라즈마 데미지(plasma demage)에 대한 베리어 특성이 약화된다.Fifth, when the metal contact size is small and a deep contact, bubbles are generated inside the contact, and the barrier property for plasma damage is weakened during subsequent trench etching.
여섯째, 트랜치와 콘택홀의 경계지역에 폴리머가 형성되어 요철이 발생한다.Sixth, unevenness occurs due to the formation of polymer at the boundary between trench and contact hole.
일곱째, BARC 공정시 2~3회 더블 코팅을 함으로서 공정 시간이 길어지고 코스트가 증가한다.Seventh, the coating time is longer and cost is increased by double coating 2 ~ 3 times in BARC process.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 공정 마진 확보 및 워드 라인의 부식을 방지하여 소자의 신뢰성을 향상함과 동시에 공정을 단순화시키어 코스트를 낮추도록 한 반도체 소자의 금속 콘택 형성방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems. Forming a metal contact of a semiconductor device to secure process margins and prevent corrosion of word lines improves the reliability of the device and at the same time reduces the cost by simplifying the process. The purpose is to provide a method.
도 1a와 도 1b는 일반적인 금속 콘택과 금속배선과의 관계를 나타낸 평면도1A and 1B are plan views illustrating a relationship between a general metal contact and a metal wiring
도 2a 내지 도 2e는 종래의 반도체 소자의 금속 콘택 형성방법을 나타낸 공정단면도2A through 2E are cross-sectional views illustrating a method of forming a metal contact in a conventional semiconductor device.
도 3a 및 도 3b는 종래의 반도체 소자의 금속 콘택 형성시 발생하는 문제점을 설명하기 위한 단면도3A and 3B are cross-sectional views illustrating a problem occurring when forming a metal contact of a conventional semiconductor device.
도 4a 내지 도 4e는 본 발명에 의한 반도체 소자의 금속 콘택 형성방법을 나타낸 공정단면도4A through 4E are cross-sectional views illustrating a method of forming a metal contact of a semiconductor device according to the present invention.
도면의 주요 부분에 대한 부호의 설명Explanation of symbols for the main parts of the drawings
31 : 반도체 기판 32 : 워드 라인31: semiconductor substrate 32: word line
33 : 제 1 질화막 34 : IPO막33: first nitride film 34: IPO film
35 : 제 2 질화막 36 : IMD막35 second nitride film 36 IMD film
37 : BARC막 38 : 제 1 감광막37 BARC film 38 First photosensitive film
39 : 콘택홀 39 : 콘택홀39: contact hole 39: contact hole
40 : 제 2 감광막 41 : 트랜치40: second photosensitive film 41: trench
42 : 금속 베리어막 43 : 금속 콘택42: metal barrier film 43: metal contact
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 금속 콘택 형성방법은 반도체 기판상에 일정한 간격을 갖는 복수개의 워드 라인을 형성하는 단계와, 상기 워드 라인을 포함한 반도체 기판상에 제 1 질화막, 제 1 층간 절연막 및 제 2 질화막을 차례로 형성하는 단계와, 상기 제 2 질화막상에 제 2 층간 절연막 및 BARC막을 차례로 형성하는 단계와, 상기 BARC막상에 감광막을 도포한 후 패터닝하여 콘택 영역을 정의하는 단계와, 상기 패터닝된 감광막을 마스크로 이용하여 상기 워드 라인 사이의 제 1 질화막 표면이 소정부분 노출되도록 상기 BARC막, 제 2 층간 절연막, 제 2 질화막, 제 1 층간 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계와, 상기 감광막을 제거하고 상기 콘택홀 일측 또는 양측의 상기 BARC막 및 제 2 층간 절연막, 콘택홀 하부의 제 1 질화막을 선택적으로 제거하여 트랜치를 형성하는 단계와, 상기 트랜치 및 콘택홀의 내부에 금속 베리어막을 개재하여 금속 콘택을 형성하는 단계를 포함하여 형성함을 특징으로 한다.The metal contact forming method of the semiconductor device according to the present invention for achieving the above object comprises the steps of forming a plurality of word lines having a predetermined interval on the semiconductor substrate, and a first nitride film on the semiconductor substrate including the word line And sequentially forming a first interlayer insulating film and a second nitride film, sequentially forming a second interlayer insulating film and a BARC film on the second nitride film, applying a photosensitive film on the BARC film, and then patterning to define a contact region. And selectively removing the BARC film, the second interlayer insulating film, the second nitride film, and the first interlayer insulating film to expose a predetermined portion of the surface of the first nitride film between the word lines using the patterned photoresist as a mask. Forming a hole, removing the photoresist layer, and forming the BARC layer and the second interlayer insulating layer and the contacts on one or both sides of the contact hole. Characterized in that the step of selectively removing the lower portion of the first nitride film and forming a trench, formed by a step of forming a metal contact within the via trench and contact hole barrier metal film.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 금속 콘택 형성방법을 상세히 설명하면 다음과 같다.Hereinafter, a method of forming a metal contact of a semiconductor device according to the present invention will be described in detail with reference to the accompanying drawings.
도 4a 내지 도 4e는 본 발명에 의한 반도체 소자의 금속 콘택 형성방법을 나타낸 공정단면도이다.4A to 4E are cross-sectional views illustrating a method of forming a metal contact of a semiconductor device according to the present invention.
도 4a에 도시한 바와 같이, 반도체 기판(31)상에 일정한 간격을 갖는 복수개의 워드 라인(word line)(32)을 형성하고, 상기 워드 라인(32)을 포함한 반도체 기판(31)의 전면에 제 1 질화막(33)을 형성한다.As shown in FIG. 4A, a plurality of word lines 32 having a predetermined interval are formed on the semiconductor substrate 31, and a front surface of the semiconductor substrate 31 including the word lines 32 is formed. The first nitride film 33 is formed.
이어, 상기 제 1 질화막(33)상에 IPO(Inter Poly Oxide)막(34)을 형성한다.Subsequently, an IPO (Inter Poly Oxide) film 34 is formed on the first nitride film 33.
여기서 상기 IPO막(34)을 형성하기 전에 상기 워드 라인(32)을 포함한 반도체 기판(31)의 전면에 제 1 질화막(33)을 100 ~ 1000Å 두께로 형성한 후 듀얼 다마신 형성시 워드 라인(32) 및 반도체 기판(31)의 보호막으로 사용할 수 있다.Here, before the IPO layer 34 is formed, the first nitride layer 33 is formed on the entire surface of the semiconductor substrate 31 including the word line 32 to a thickness of 100 to 1000 Å, and then the word line is formed when dual damascene is formed. 32 and the protective film of the semiconductor substrate 31 can be used.
한편, 상기 제 1 질화막(33)은 이후 트랜치 형성 공정시 제거될 수 있도록 두께를 조절하여 형성하고, 옥시나이트라이드(oxynitride)막을 대신 사용할 수 있다.On the other hand, the first nitride layer 33 may be formed by adjusting the thickness so that it can be removed later in the trench formation process, an oxynitride layer may be used instead.
이어, 상기 IPO막(34)상에 제 2 질화막(35)을 200 ~ 500Å 두께로 형성하고, 상기 질화막(35)상에 IMD(Inter Metal Dielectric)막(36)을 1000 ~ 7000Å 두께로 형성한다.Subsequently, a second nitride film 35 is formed on the IPO film 34 to a thickness of 200 to 500 GPa, and an intermetal dielectric (IMD) film 36 is formed on the nitride film 35 to a thickness of 1000 to 7000 GPa. .
도 4b에 도시한 바와 같이, 상기 IMD막(36)상에 BARC막(37)을 형성하고, 상기 BARC막(37)상에 제 1 감광막(38)을 도포한다.As shown in FIG. 4B, a BARC film 37 is formed on the IMD film 36, and a first photosensitive film 38 is coated on the BARC film 37. As shown in FIG.
여기서 상기 제 1 감광막(38)과 그 하부의 BARC막(37)의 선택비는 10:1로 한다.The selectivity of the first photosensitive film 38 and the BARC film 37 below is set to 10: 1.
이어, 노광 및 현상 공정을 통해 상기 제 1 감광막(38)을 선택적으로 패터닝하여 콘택 영역을 정의한다.Subsequently, the first photoresist layer 38 is selectively patterned through an exposure and development process to define a contact region.
도 4c에 도시한 바와 같이, 상기 패터닝된 제 1 감광막(38)을 마스크로 이용한 식각 공정을 통해 상기 제 1 질화막(33)의 표면이 소정 부분 노출되도록 상기 BARC막(37), IMD막(36), 제 2 질화막(35), IPO막(34)을 선택적으로 제거하여 콘택홀(39)을 형성한다.As shown in FIG. 4C, the BARC film 37 and the IMD film 36 are exposed to a predetermined portion of the surface of the first nitride film 33 through an etching process using the patterned first photoresist film 38 as a mask. ), The second nitride film 35 and the IPO film 34 are selectively removed to form the contact hole 39.
도 4d에 도시한 바와 같이, 상기 제 1 감광막(38)을 신나(Thinner)로 제거하고, 상기 콘택홀(39)을 포함한 반도체 기판(31)의 전면에 제 2 감광막(40)을 도포한 후, 노광 및 현상공정으로 상기 제 2 감광막(40)을 패터닝한다.As shown in FIG. 4D, the first photosensitive film 38 is removed with a thinner, and the second photosensitive film 40 is applied to the entire surface of the semiconductor substrate 31 including the contact hole 39. The second photosensitive film 40 is patterned by exposure and development.
이어, 패터닝된 제 2 감광막(40)을 마스크로 이용해 상기 제 2 질화막(35)을 앤드 포인트(end point)로 하여 상기 BARC막(37), IMD막(36), 제 1 질화막(33)을 선택적으로 제거하여 상기 콘택홀(39) 일측 또는 양측면에 트랜치(41)를 형성한다.Subsequently, the BARC film 37, the IMD film 36, and the first nitride film 33 are formed by using the patterned second photoresist film 40 as a mask and the second nitride film 35 as an end point. The trench 41 may be selectively removed to form the trench 41 on one side or both sides of the contact hole 39.
여기서 상기 콘택홀(39)과 상기 콘택홀(39) 일측 또는 양측면에 형성된 트랜치(41)는 듀얼 다마신 구조를 갖게 된다.In this case, the contact hole 39 and the trench 41 formed on one side or both sides of the contact hole 39 have a dual damascene structure.
도 2e에 도시한 바와 같이, 상기 제 2 감광막(40) 및 BARC막(37)을 O2플라즈마로 제거하고, 상기 트랜치(41) 및 콘택홀(39)을 포함한 반도체 기판(31)의 전면에 금속 베리어막(42) 및 금속 콘택용 금속막을 차례로 형성한다.As shown in FIG. 2E, the second photoresist film 40 and the BARC film 37 are removed by O 2 plasma, and the front surface of the semiconductor substrate 31 including the trench 41 and the contact hole 39 is removed. The metal barrier film 42 and the metal film for metal contact are formed in order.
여기서 상기 금속막으로서는 W, Al, Cu, Ta, TiN, WSi 또는 TiSi2등을 사용할 수 있다.Here, as the metal film, W, Al, Cu, Ta, TiN, WSi or TiSi 2 may be used.
이어, 상기 IMD막(36) 상부 표면을 앤드 포인트로 하여 상기 금속 베리어막(42) 및 금속막의 전면에 CMP(Chemical Mechanical Polishing) 공정을 실시하여 상기 트랜치(41) 및 콘택홀(39)의 내부에 금속 콘택(43)을 형성한다.Subsequently, a CMP (Chemical Mechanical Polishing) process is performed on the front surface of the metal barrier film 42 and the metal film using the upper surface of the IMD film 36 as an end point, thereby forming the inside of the trench 41 and the contact hole 39. The metal contact 43 is formed in this.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 금속 콘택 형성방법은 다음과 같은 효과가 있다.As described above, the metal contact forming method of the semiconductor device according to the present invention has the following effects.
첫째, 콘택홀 및 트랜치의 형성 공정을 용이하게 하고 산화막 식각에 의한 슬로프의 발생을 방지하여 워드 라인의 부식(erosion)을 방지함으로서 소자 특성 개선 및 공정 마진을 향상시킬 수 있다.First, it is possible to improve the device characteristics and process margin by facilitating the process of forming contact holes and trenches and preventing the occurrence of the slope due to oxide etching to prevent word line erosion.
둘째, 종래의 2회의 BARC막을 형성하지 않고 1회의 BARC막을 형성함으로써 코스트 절감 및 폴리머 발생을 줄일 수 있다.Second, by forming one BARC film without forming two conventional BARC films, cost reduction and polymer generation can be reduced.
Claims (5)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2000-0085727A KR100393970B1 (en) | 2000-12-29 | 2000-12-29 | method for forming metal contact semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR10-2000-0085727A KR100393970B1 (en) | 2000-12-29 | 2000-12-29 | method for forming metal contact semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020056378A KR20020056378A (en) | 2002-07-10 |
| KR100393970B1 true KR100393970B1 (en) | 2003-08-06 |
Family
ID=27688875
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR10-2000-0085727A KR100393970B1 (en) | 2000-12-29 | 2000-12-29 | method for forming metal contact semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100393970B1 (en) |
Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5482894A (en) * | 1994-08-23 | 1996-01-09 | Texas Instruments Incorporated | Method of fabricating a self-aligned contact using organic dielectric materials |
| JPH1116886A (en) * | 1997-06-23 | 1999-01-22 | Hitachi Ltd | Etching |
| JPH11330046A (en) * | 1998-05-08 | 1999-11-30 | Mitsubishi Electric Corp | Method for manufacturing semiconductor device and semiconductor device |
| KR20000044659A (en) * | 1998-12-30 | 2000-07-15 | 김영환 | Selective etch method of silicon oxide film |
| JP2000299380A (en) * | 1998-11-12 | 2000-10-24 | Hyundai Electronics Ind Co Ltd | Method for forming contact in semiconductor element |
| KR20010018268A (en) * | 1999-08-18 | 2001-03-05 | 윤종용 | Method for forming a metal line using damascene process |
| US6329244B1 (en) * | 2000-12-04 | 2001-12-11 | United Microelectronics Corp. | Method of manufacturing dynamic random access memory cell |
-
2000
- 2000-12-29 KR KR10-2000-0085727A patent/KR100393970B1/en not_active IP Right Cessation
Patent Citations (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5482894A (en) * | 1994-08-23 | 1996-01-09 | Texas Instruments Incorporated | Method of fabricating a self-aligned contact using organic dielectric materials |
| JPH1116886A (en) * | 1997-06-23 | 1999-01-22 | Hitachi Ltd | Etching |
| JPH11330046A (en) * | 1998-05-08 | 1999-11-30 | Mitsubishi Electric Corp | Method for manufacturing semiconductor device and semiconductor device |
| JP2000299380A (en) * | 1998-11-12 | 2000-10-24 | Hyundai Electronics Ind Co Ltd | Method for forming contact in semiconductor element |
| KR20000044659A (en) * | 1998-12-30 | 2000-07-15 | 김영환 | Selective etch method of silicon oxide film |
| KR20010018268A (en) * | 1999-08-18 | 2001-03-05 | 윤종용 | Method for forming a metal line using damascene process |
| US6329244B1 (en) * | 2000-12-04 | 2001-12-11 | United Microelectronics Corp. | Method of manufacturing dynamic random access memory cell |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20020056378A (en) | 2002-07-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6319821B1 (en) | Dual damascene approach for small geometry dimension | |
| US7935625B2 (en) | Method of forming a metal line of a semiconductor memory device | |
| KR100349680B1 (en) | Method for forming dual damascene interconnection | |
| KR100652791B1 (en) | Method for fabrication of semiconductor device | |
| KR100393970B1 (en) | method for forming metal contact semiconductor device | |
| KR100403329B1 (en) | A method for forming a bit line of a semiconductor device | |
| KR20020050469A (en) | method for forming metal contact semiconductor device | |
| KR100935188B1 (en) | Method for manufacturing metal line in semiconductor device | |
| KR100230733B1 (en) | Method for forming multi-layered metal interconnector of semicondcutor device | |
| KR100447970B1 (en) | Method of making metal wiring in semiconductor device | |
| KR100421278B1 (en) | Fabricating method for semiconductor device | |
| KR100395907B1 (en) | Method for forming the line of semiconductor device | |
| KR100568864B1 (en) | Methode for forming interconnection line of Semiconductor device | |
| KR20040057698A (en) | Method for fabrication of semiconductor device | |
| KR100777365B1 (en) | Method for forming a metal line | |
| KR100451989B1 (en) | A method for forming a metal line of semiconductor device | |
| KR100881082B1 (en) | Method for forming line used dual damascene | |
| KR100356482B1 (en) | Method of forming a metal wiring in a semiconductor device | |
| KR20030002623A (en) | a method for manufacturing semiconductor device using damascene | |
| KR100304967B1 (en) | Metal line of semiconductor device and method for fabricating the same | |
| KR19980053681A (en) | Metal wiring formation method of semiconductor device | |
| KR20050002005A (en) | Method for fabricating semiconductor device capable of forming storage node contact hole and insulating spacer of bit line | |
| KR20040059414A (en) | Method for metal plug of semiconductor device | |
| KR20060029007A (en) | Method for fabrication of semiconductor device | |
| KR19980036835A (en) | Contact hole formation method of semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100624 Year of fee payment: 8 |
|
| LAPS | Lapse due to unpaid annual fee |