KR100403329B1 - A method for forming a bit line of a semiconductor device - Google Patents
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Abstract
본 발명은 반도체소자의 비트라인 형성방법에 관한 것으로, 셀 부에 비트라인용 콘택플러그 및 캐패시터용 제1콘택플러그가 구비되고 셀부 및 주변회로부에 워드라인이 구비되는 제1층간절연막을 반도체기판 상부에 형성하한 다음, 전체표면상부에 제1층간절연막 상부에 제2층간절연막, 식각방지막 및 제1절연막을 적층하고 상기 캐패시터용 제1콘택플러그를 노출시키는 캐패시터 콘택홀을 형성한 다음, 상기 캐패시터 콘택홀 측벽에 제2절연막 스페이서를 형성하고 이를 매립하는 캐패시터 제2콘택플러그를 형성한 다음, 상기 식각방지막을 식각장벽으로 하여 비트라인 영역의 상기 제1절연막을 식각하고 셀부 및 주변회로부에 비트라인 콘택홀을 형성한 다음, 상기 비트라인 측벽에 제3절연막 스페이서를 형성하고 상기 전체표면상부에 확산장벽층 및 비트라인용 금속층을 형성한 다음, 상기 제1절연막의 일정깊이까지 상기 확산장벽층 및 비트라인용 금속층을 식각하고 상기 확산장벽층 및 비트라인용 금속층 상측으로 상기 제1절연막 높이까지 제4절연막을 형성하는 공정으로 비트라인의 절연특성을 향상시키며 공정을 단순화시켜 캐패시터 콘택플러그를 형성하여 반도체소자의 특성 및 신뢰성을 향상시키고 반도체소자의 수율 및 생산성을 향상시키는 기술이다.The present invention relates to a method for forming a bit line of a semiconductor device, comprising a first interlayer insulating film having a bit line contact plug and a capacitor first contact plug in a cell portion and a word line in a cell portion and a peripheral circuit portion. And a capacitor contact hole for laminating a second interlayer insulating film, an etch stop film and a first insulating film over the first interlayer insulating film on the entire surface of the substrate, and exposing the first contact plug for the capacitor, and then forming the capacitor contact hole. A second insulating plug is formed on the sidewalls of the hole and a capacitor second contact plug is formed therein. The first insulating film in the bit line region is etched using the etch barrier as an etch barrier, and the bit line contact is formed in the cell portion and the peripheral circuit portion. After forming a hole, a third insulating layer spacer is formed on the sidewalls of the bit line, and a diffusion barrier layer is formed on the entire surface. After forming the bit line metal layer, the diffusion barrier layer and the bit line metal layer are etched to a predetermined depth of the first insulating layer, and a fourth insulating layer is formed to the height of the first insulating layer above the diffusion barrier layer and the bit line metal layer. It is a technology that improves the characteristics and reliability of semiconductor devices and improves the yield and productivity of semiconductor devices by forming the capacitor contact plugs by improving the insulation characteristics of the bit line through the forming process and simplifying the process.
Description
본 발명은 반도체소자의 비트라인 형성방법에 관한 것으로, 특히 커패시터와 하부 전도막을 연결하는 콘택을 상감 기법에 의한 금속 비트라인 형성 공정과 접목하여 커패시터 콘택 형성시 필요했던 자기정렬적인 콘택 ( Self Aligned Contact ) 공정을 적용하지 않고 DRAM을 제조할 수 있는 기술에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for forming a bit line of a semiconductor device. In particular, a self-aligned contact required when forming a capacitor contact by integrating a contact connecting a capacitor and a lower conductive layer with a metal bit line forming process using a damascene technique. The present invention relates to a technology capable of manufacturing DRAM without applying a process.
반도체 DRAM 소자의 최소 사이즈가 감소함에 따라 각종 라인에 금속을 사용하여 비저항을 낮추어 RC Delay를 줄이기 위한 목적의 일환으로 금속 비트 라인을 적용하는 것이 현재의 추세이다.As the minimum size of a semiconductor DRAM device decreases, the current trend is to apply a metal bit line as a purpose of reducing the RC delay by using a metal in various lines to lower specific resistance.
그러나 양산 및 연구 개발에서 포지티브 형의 감광막을 사용하는 경우 포지티브형 감광막의 특성상 비트라인 식각공정후에도 마스크 작업이 진행되지않는 지역에는 비트 라인용 금속이 존재하게 되는데, 넓은 지역에 걸쳐 비트 라인 금속이 남게 될 경우, 금속 자체의 스트레스나 후속 열공정에 의해 금속이 들고 일어나는 현상이 발생하게 된다.However, when the positive photoresist film is used in mass production and research and development, the bit line metal exists in the area where the mask work does not proceed even after the bit line etching process due to the characteristics of the positive photoresist film. In this case, the metal may be lifted up by the stress of the metal itself or a subsequent thermal process.
또한 비트 라인을 절연시키는 절연 물질 증착공정시 나쁜 단차피복비로 인하여 상기 비트라인 사이에 보이드 ( void ) 가 형성되는 현상이 빈번하게 발생하고있다.In addition, voids are frequently formed between bit lines due to a bad step coverage ratio in an insulating material deposition process insulating bit lines.
그리고 커패시터를 하부의 전도막과 연결하는 콘택을 형성하기 위한 식각 공정시 비트라인이 손상되는 경우가 발생된다.In addition, a bit line may be damaged during an etching process for forming a contact connecting a capacitor with a lower conductive layer.
상기한 바와같이 종래기술에 따른 반도체소자의 비트라인 형성방법은, 비트라인이 손상되거나 비트라인의 절연특성이 나뻐 반도체소자의 특성 및 신뢰성을 저하시키며 반도체소자의 수율 및 생산성을 저하시키는 문제점이 있다.As described above, the method of forming a bit line of a semiconductor device according to the related art has a problem of deteriorating the characteristics and reliability of the semiconductor device and degrading the yield and productivity of the semiconductor device due to damage of the bit line or poor insulation of the bit line. .
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, DRAM 메모리 소자의 전체 구조를 고려하여 상감 기법의 금속 비트라인 형성 이전에 커패시터 콘택을 형성함으로써 후속공정으로 인한 비트라인의 손상을 방지하고 절연특성이 향상된 비트라인을 형성하여 반도체소자의 특성 및 신뢰성을 향상시킬 수 있는 반도체소자의 비트라인 형성방법을 제공하는데 그 목적이 있다.In order to solve the above problems of the prior art, the capacitor contact is formed before forming the metal bit line of the damascene technique in consideration of the overall structure of the DRAM memory device, thereby preventing the damage of the bit line due to the subsequent process and insulating characteristics An object of the present invention is to provide a method for forming a bit line of a semiconductor device capable of improving the characteristics and reliability of the semiconductor device by forming the improved bit line.
도 1 내지 도 24 는 본 발명의 제1실시예에 따른 반도체소자의 비트라인 형성방법을 도시한 단면도.1 to 24 are cross-sectional views illustrating a method of forming a bit line of a semiconductor device in accordance with a first embodiment of the present invention.
도 25 내지 도 39 는 본 발명의 제2실시예에 따른 반도체소자의 비트라인 형성방법을 도시한 단면도.25 to 39 are cross-sectional views illustrating a method of forming a bit line of a semiconductor device in accordance with a second embodiment of the present invention.
도 40 내지 도 43 는 본 발명의 제3실시예에 따른 반도체소자의 비트라인 형성방법을 도시한 단면도.40 through 43 are cross-sectional views illustrating a method of forming a bit line of a semiconductor device in accordance with a third embodiment of the present invention.
<도면의 주요부분에 대한 부호의 설명><Description of Symbols for Main Parts of Drawings>
1 : 제1층간절연막 2 : 제1감광막패턴1: first interlayer insulating film 2: first photosensitive film pattern
3 : 제1폴리실리콘 4 : 제2층간절연막3: first polysilicon 4: second interlayer insulating film
5 : 식각방지막 6 : 제1절연막5: etching prevention film 6: first insulating film
7 : 제2절연막 8 : 제3절연막7: second insulating film 8: third insulating film
9 : 확산방지막 10 : 비트라인용 금속층9: diffusion barrier 10: bit line metal layer
11 : 제4절연막 12 : 제2감광막패턴11: fourth insulating film 12: second photosensitive film pattern
13 : 제2폴리실리콘 22 : 제3감광막패턴13: second polysilicon 22: third photosensitive film pattern
32 : 제4감광막패턴 42 : 제5감광막패턴32: fourth photosensitive film pattern 42: fifth photosensitive film pattern
100 : 반도체기판100: semiconductor substrate
A : 소자분리막 B : 워드라인A: device isolation layer B: word line
C : 엔형 엑티브 D : 피형 엑티브C: Enactive Active D: Enactive Active
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 비트라인 형성방법은,In order to achieve the above object, a method of forming a bit line of a semiconductor device according to the present invention,
셀부에 비트라인용 콘택플러그 및 캐패시터용 제1콘택플러그가 구비되고 셀부 및 주변회로부에 워드라인이 구비되는 제1층간절연막을 반도체기판 상부에 형성하는 공정과,Forming a first interlayer insulating film on the semiconductor substrate, the first interlayer insulating film having a bit line contact plug and a capacitor first contact plug and a cell line and a peripheral circuit having word lines;
전체표면상부에 제1층간절연막 상부에 제2층간절연막, 식각방지막 및 제1절연막을 적층하는 공정과,Laminating a second interlayer insulating film, an etch stop film and a first insulating film on the first interlayer insulating film over the entire surface;
상기 캐패시터용 제1콘택플러그를 노출시키는 캐패시터 콘택홀을 형성하는 공정과,Forming a capacitor contact hole exposing the first contact plug for the capacitor;
상기 캐패시터 콘택홀 측벽에 제2절연막 스페이서를 형성하고 이를 매립하는 캐패시터 제2콘택플러그를 형성하는 공정과,Forming a second insulating layer spacer on the sidewall of the capacitor contact hole and forming a capacitor second contact plug to fill the gap;
상기 식각방지막을 식각장벽으로 하여 비트라인 영역의 상기 제1절연막을 식각하고 셀부 및 주변회로부에 비트라인 콘택홀을 형성하는 공정과,Etching the first insulating layer in the bit line region using the etch barrier layer as an etch barrier and forming a bit line contact hole in a cell portion and a peripheral circuit portion;
상기 비트라인 측벽에 제3절연막 스페이서를 형성하는 공정과,Forming a third insulating film spacer on the sidewalls of the bit lines;
상기 전체표면상부에 확산장벽층 및 비트라인용 금속층을 형성하고 상기 제1절연막의 일정깊이까지 상기 확산장벽층 및 비트라인용 금속층을 식각하는 공정과,Forming a diffusion barrier layer and a bit line metal layer on the entire surface and etching the diffusion barrier layer and the bit line metal layer to a predetermined depth of the first insulating layer;
상기 확산장벽층 및 비트라인용 금속층 상측으로 상기 제1절연막 높이까지 제4절연막을 형성하는 공정을 포함하는 것과,Forming a fourth insulating film to the height of the first insulating film above the diffusion barrier layer and the bit line metal layer;
상기 제2절연막 스페이서 형성공정없이 비트라인을 형성하는 것과,Forming a bit line without the second insulating layer spacer forming process;
상기 제3절연막 스페이서 형성공정없이 비트라인을 형성하는 것을 특징으로한다.The bit line may be formed without the third insulating layer spacer forming process.
여기서, 상기 제2,3,4절연막은 실리콘산화질화막이나 실리콘질화막으로 형성한다.The second, third and fourth insulating films may be formed of a silicon oxynitride film or a silicon nitride film.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
도 1 내지 도 24 는 본 발명의 제1실시예에 따른 반도체소자의 비트라인 형성방법을 제공하는데 그 목적이 있다.1 to 24 are provided to provide a method for forming a bit line of a semiconductor device according to a first embodiment of the present invention.
먼저, 반도체소자의 활성영역을 정의하는 소자분리막(A)을 형성한다. 이때,상기 소자분리막은 트렌치 ( Shallow Trench Isolation ) 형태로 형성한다.First, a device isolation film A defining an active region of a semiconductor device is formed. In this case, the device isolation layer is formed in a trench (shallow trench isolation) form.
그리고, 상기 반도체기판(100) 상부에 워드라인(B)을 형성한다. 이때, 상기 워드라인(B)은 상부 및 측벽에 절연막이 형성되어 절연특성이 향상된 것이다.A word line B is formed on the semiconductor substrate 100. At this time, the word line (B) is an insulating film is formed on the upper side and the side is improved insulating properties.
그 다음, 상기 반도체기판에 엔형 ( n-Type )(C)과 피형 ( p-Type )(D)의 불순물을 이온주입하여 엑티브 영역을 형성한다.Next, the active region is formed by ion implanting impurities of n-type (C) and p-type (D) into the semiconductor substrate.
그리고, 전체표면상부에 제1층간절연막(1)을 형성한다. (도 1)Then, the first interlayer insulating film 1 is formed over the entire surface. (Figure 1)
그리고, 마스크 공정으로 셀 어레이 지역에서 엔형 엑티브 영역과 커패시터 및 비트라인을 연결하는 콘택이 형성되는 지역만 오픈시키는 제1감광막패턴(2)을 형성한다. (도 2)In addition, the mask process may form a first photoresist pattern 2 that opens only a region where a contact connecting the N type active region, the capacitor and the bit line is formed in the cell array region. (Figure 2)
그리고, 상기 제1감광막패턴(2)을 마스크로하여 상기 제1층간절연막(1)을 식각함으로써 상기 엔형 엑티브 영역(C)을 노출시키는 콘택홀을 형성한다.The first interlayer insulating layer 1 is etched using the first photoresist pattern 2 as a mask to form a contact hole exposing the N type active region C. FIG.
그리고, 상기 제1감광막패턴(2)을 제거한다. (도 3)Then, the first photoresist pattern 2 is removed. (Figure 3)
그 다음, 상기 콘택홀을 제1폴리실리콘(3)을 전체표면상부에 형성하고 이를 평탄화식각하여 비트라인 및 캐패시터 제1콘택플러그를 형성한다.Next, the contact hole is formed on the entire surface of the first polysilicon 3 and planarized to form a bit line and a capacitor first contact plug.
여기서, 상기 평탄화식각공정은 CMP 공정이나 에치백공정으로 실시한다. (도 4, 도 5)Here, the planarization etching process is performed by a CMP process or an etch back process. (FIG. 4, FIG. 5)
그 다음, 전체표면상부에 제2층간절연막(4)을 평탄화시켜 형성한다. 상기 제2층간절연막(4)은 상기 제1층간절연막(1)과 같이 유동성이 우수한 산화계 절연물질로 형성한다.The second interlayer insulating film 4 is then planarized over the entire surface. The second interlayer insulating film 4 is formed of an oxidizing insulating material having excellent fluidity like the first interlayer insulating film 1.
그리고, 그 상부에 상감 기법에 의한 비트라인 형성용 식각방지막(5) 및 제1절연막을 적층한다. (도 6)Then, the etch stop film 5 for forming a bit line and the first insulating film are stacked on the upper portion. (Figure 6)
그리고, 상기 캐패시터용 제1콘택플러그를 노출시킬 수 있는 제2감광막패턴(12)을 상기 제1절연막(6) 상부에 형성한다.In addition, a second photoresist layer pattern 12 may be formed on the first insulation layer 6 to expose the first contact plug for the capacitor.
이때, 상기 제2감광막패턴(12)은 캐패시터 콘택마스크를 이용한 노광 및 현상공정으로 형성한다.In this case, the second photoresist layer pattern 12 is formed by an exposure and development process using a capacitor contact mask.
그리고, 상기 제1절연막(6)은 상기 제1,2층간절연막(1,4)와 유사한 특성을 갖는 절연물질로 형성한다. (도 7)The first insulating layer 6 is formed of an insulating material having characteristics similar to those of the first and second interlayer insulating layers 1 and 4. (Figure 7)
그 다음, 상기 제2감광막패턴(12)을 마스크로하는 식각 공정으로 상기 제1절연(6), 식각방지막(5) 및 제2층간절연막(4)을 식각하여 상기 캐패시터용 제1콘택플러그인 제1폴리실리콘(3)을 노출시키는 캐패시터용 콘택홀을 형성한다. (도 8)Next, the first insulating plug 6, the etch stop film 5, and the second interlayer insulating film 4 are etched by an etching process using the second photoresist film pattern 12 as a mask to form the first contact plug for the capacitor. One capacitor contact hole for exposing the polysilicon 3 is formed. (Figure 8)
그리고, 커패시터 콘택간 그리고 커패시터 콘택과 비트라인 사이의 절연을 위하여 제2절연막(7)을 전체표면상부에 증착한다(도 9)Then, a second insulating film 7 is deposited on the entire surface for insulation between the capacitor contacts and between the capacitor contacts and the bit lines (Fig. 9).
그리고, 상기 제1절연막(6)이 노출될때까지 평탄화식각하여 상기 캐패시터용 콘택홀 측벽에 제2절연막 스페이서를 형성한다. 이때, 상기 평탄화식각공정은 CMP 공정이나 에치백공정으로 실시한다. (도 10)The planarization etching process is performed until the first insulating layer 6 is exposed to form a second insulating layer spacer on the sidewall of the capacitor contact hole. In this case, the planarization etching process is performed by a CMP process or an etch back process. (Figure 10)
그리고, 상기 커패시터 콘택홀을 매립하는 제2폴리 실리콘(13)을 전체표면상부에 형성한다. (도 11)The second polysilicon 13 filling the capacitor contact hole is formed on the entire surface. (Figure 11)
상기 제2폴리실리콘(13)을 상기 제1절연막(6)이 노출될때까지 평탄화식각하여 상기 캐패시터 콘택홀을 상기 제2폴리실리콘(13)으로 매립한다. 이때, 상기 평탄화식각공정은 CMP 공정이나 에치백공정으로 실시한다. (도 12)The second polysilicon 13 is planarized and etched until the first insulating layer 6 is exposed to fill the capacitor contact hole with the second polysilicon 13. In this case, the planarization etching process is performed by a CMP process or an etch back process. (Figure 12)
그 다음, 전체표면상부에 비트라인 마스크를 이용한 노광 및 현상공정으로 제3감광막패턴(22)을 형성한다. (도 13)Next, the third photoresist pattern 22 is formed on the entire surface by an exposure and development process using a bit line mask. (Figure 13)
그리고, 상기 제3감광막패턴(22)을 마스크로하여 상기 식각방지막(5)을 베리어로 하며 상기 제1절연막(6)을 식각한다. (도 14)The first insulating layer 6 is etched using the third photoresist pattern 22 as a mask and the etch stop layer 5 as a barrier. (Figure 14)
그 다음, 전체표면상부에 제4감광막패턴(32)을 형성한다. 이때, 상기 제4감광막패턴(32)은 전체표면상부에 제4감광막을 도포하고 이를 비트라인 콘택마스크(도시안됨)를 이용한 노광 및 현상공정으로 형성한 것으로서, 셀 어레이 부분에만 콘택을 형성할 수 있도록 형성한 것이다. (도 15)Next, a fourth photosensitive film pattern 32 is formed over the entire surface. In this case, the fourth photoresist layer pattern 32 is formed by applying a fourth photoresist layer on the entire surface of the fourth photoresist layer and exposing and developing the bit line contact mask (not shown). It is formed to be. (Figure 15)
그리고, 상기 제4감광막패턴(32)을 마스크로하여 상기 식각방지막(5) 및 제1층간절연막(4)을 식각하여 상기 비트라인 콘택플러그용 제1폴리실리콘(3)을 노출시킨다. (도 16)The etch stop layer 5 and the first interlayer insulating layer 4 are etched using the fourth photoresist pattern 32 as a mask to expose the first polysilicon 3 for the bit line contact plug. (Figure 16)
그 다음, 셀 어레이 이외의 지역, 즉 주변회로부의 비트라인과 엔형(C) 및 피형(D) 엑티브와 워드라인(B)을 연결하는 시킬 수 있는 주변회로부용 비트라인 콘택마스크를 이용한 노광 및 현상공정으로 제5감광막패턴(42)을 형성한다. (도 17)Then, exposure and development using a bit line contact mask for a peripheral circuit portion, that is, a region other than the cell array, that can connect the bit line and the n-type (C) and the (D) active and the word line (B) of the peripheral circuit portion. The fifth photosensitive film pattern 42 is formed by the process. (Figure 17)
그리고, 상기 제5감광막패턴(42)을 마스크로하여 상기 식각방지막(5)과 제1,2층간절연막(1,4)을 제거하는 식각 공정을 진행한다. (도 18)An etching process of removing the etch stop layer 5 and the first and second interlayer insulating layers 1 and 4 using the fifth photoresist pattern 42 as a mask is performed. (Figure 18)
상기 제5감광막패턴(42)을 제거하고 전체표면상부에 제3절연막(8)의 증착한 다음, 이를 이방성식각하여 상기 반도체기판(100) 상부 구조의 측벽에 제3절연막(8)으로 스페이서를 형성한다. (도 19, 도 20)After removing the fifth photoresist pattern 42 and depositing the third insulating layer 8 on the entire surface, the anisotropic etching is performed to form a spacer on the sidewall of the upper structure of the semiconductor substrate 100 with the third insulating layer 8. Form. (FIG. 19, 20)
그 다음, 전체표면상부에 확산방지막(9)을 전체표면상부에 일정두께 형성한다. 이때, 상기 확산방지막(9)은 Ti, TiN, TiSiN, TiAlN 또는 이들의 조합으로 이루어진 것이다.Then, a diffusion barrier 9 is formed on the entire surface with a predetermined thickness on the entire surface. At this time, the diffusion barrier 9 is made of Ti, TiN, TiSiN, TiAlN or a combination thereof.
그리고, 상기 확산방지막 상부에 비트라인용 금속층(10)을 증착한다.Then, the bit line metal layer 10 is deposited on the diffusion barrier.
이때, 상기 비트라인용 금속층(10)은 텅스텐이나 티타늄실리사이드 계열의 금속으로 형성된 것이다. (도 21)In this case, the bit line metal layer 10 is formed of a tungsten or titanium silicide-based metal. (Figure 21)
그 다음, 화학적 기계적 연마와 에치-백 공정 또는 에치-백 공정만으로 상기 제1절연막(6) 표면으로부터 적정한 깊이 까지 비트라인 금속(10)과 확산방지막(9)을 식각한다. (도 22)Then, the bit line metal 10 and the diffusion barrier 9 are etched to the appropriate depth from the surface of the first insulating layer 6 only by chemical mechanical polishing, etch-back process or etch-back process. (Figure 22)
그리고, 전체표면상부에 커패시터와 비트라인 간의 절연 특성 향상을 위한 제4절연막(11)을 증착하고 이를 상기 제1절연막(6) 표면까지 화학적 기계적 연마 또는 에치-백 공정으로 평탄화식각하여 절연특성이 향상된 비트라인을 형성하는 동시에 캐패시터 콘택 플러그를 형성하여 반도체소자의 특성 및 신뢰성을 향상시킨다. (도 23, 도 24)In addition, a fourth insulating film 11 is deposited on the entire surface to improve the insulating property between the capacitor and the bit line, and the surface of the first insulating film 6 is flattened and etched by chemical mechanical polishing or etch-back to improve the insulating property. The capacitor contact plug is formed at the same time as the improved bit line is formed, thereby improving the characteristics and reliability of the semiconductor device. (Fig. 23, Fig. 24)
도 25 내지 도 39 는 본 발명의 제2실시예에 따른 반도체소자의 비트라인 형성방법을 도시한 단면도로서, 상기 제1실시예의 도 1 내지 도 8 의 공정에 연속된 것이다.25 to 39 are cross-sectional views illustrating a method of forming a bit line of a semiconductor device in accordance with a second embodiment of the present invention, and are continuous to the process of FIGS. 1 to 8 of the first embodiment.
먼저, 반도체소자의 활성영역을 정의하는 소자분리막(A)을 형성한다. 이때, 상기 소자분리막은 트렌치 ( Shallow Trench Isolation ) 형태로 형성한다.First, a device isolation film A defining an active region of a semiconductor device is formed. In this case, the device isolation layer is formed in a trench (shallow trench isolation) form.
그리고, 상기 반도체기판(100) 상부에 워드라인(B)을 형성한다. 이때, 상기 워드라인(B)은 상부 및 측벽에 절연막이 형성되어 절연특성이 향상된 것이다.A word line B is formed on the semiconductor substrate 100. At this time, the word line (B) is an insulating film is formed on the upper side and the side is improved insulating properties.
그 다음, 상기 반도체기판에 엔형 ( n-Type )(C)과 피형 ( p-Type )(D)의 불순물을 이온주입하여 엑티브 영역을 형성한다.Next, the active region is formed by ion implanting impurities of n-type (C) and p-type (D) into the semiconductor substrate.
그리고, 전체표면상부에 제1층간절연막(1)을 형성한다. (도 1)Then, the first interlayer insulating film 1 is formed over the entire surface. (Figure 1)
그리고, 마스크 공정으로 셀 어레이 지역에서 엔형 엑티브 영역과 커패시터 및 비트라인을 연결하는 콘택이 형성되는 지역만 오픈시키는 제1감광막패턴(2)을 형성한다. (도 2)In addition, the mask process may form a first photoresist pattern 2 that opens only a region where a contact connecting the N type active region, the capacitor and the bit line is formed in the cell array region. (Figure 2)
그리고, 상기 제1감광막패턴(2)을 마스크로하여 상기 제1층간절연막(1)을 식각함으로써 상기 엔형 엑티브 영역(C)을 노출시키는 콘택홀을 형성한다.The first interlayer insulating layer 1 is etched using the first photoresist pattern 2 as a mask to form a contact hole exposing the N type active region C. FIG.
그리고, 상기 제1감광막패턴(2)을 제거한다. (도 3)Then, the first photoresist pattern 2 is removed. (Figure 3)
그 다음, 상기 콘택홀을 제1폴리실리콘(3)을 전체표면상부에 형성하고 이를 평탄화식각하여 비트라인 및 캐패시터 제1콘택플러그를 형성한다.Next, the contact hole is formed on the entire surface of the first polysilicon 3 and planarized to form a bit line and a capacitor first contact plug.
여기서, 상기 평탄화식각공정은 CMP 공정이나 에치백공정으로 실시한다. (도 4, 도 5)Here, the planarization etching process is performed by a CMP process or an etch back process. (FIG. 4, FIG. 5)
그 다음, 전체표면상부에 제2층간절연막(4)을 평탄화시켜 형성한다. 상기 제2층간절연막(4)은 상기 제1층간절연막(1)과 같이 유동성이 우수한 산화계 절연물질로 형성한다.The second interlayer insulating film 4 is then planarized over the entire surface. The second interlayer insulating film 4 is formed of an oxidizing insulating material having excellent fluidity like the first interlayer insulating film 1.
그리고, 그 상부에 상감 기법에 의한 비트라인 형성용 식각방지막(5) 및 제1절연막을 적층한다. (도 6)Then, the etch stop film 5 for forming a bit line and the first insulating film are stacked on the upper portion. (Figure 6)
그리고, 상기 캐패시터용 제1콘택플러그를 노출시킬 수 있는 제2감광막패턴(12)을 상기 제1절연막(6) 상부에 형성한다.In addition, a second photoresist layer pattern 12 may be formed on the first insulation layer 6 to expose the first contact plug for the capacitor.
이때, 상기 제2감광막패턴(12)은 캐패시터 콘택마스크를 이용한 노광 및 현상공정으로 형성한다.In this case, the second photoresist layer pattern 12 is formed by an exposure and development process using a capacitor contact mask.
그리고, 상기 제1절연막(6)은 상기 제1,2층간절연막(1,4)와 유사한 특성을 갖는 절연물질로 형성한다. (도 7)The first insulating layer 6 is formed of an insulating material having characteristics similar to those of the first and second interlayer insulating layers 1 and 4. (Figure 7)
그 다음, 상기 제2감광막패턴(12)을 마스크로하는 식각 공정으로 상기 제1절연(6), 식각방지막(5) 및 제2층간절연막(4)을 식각하여 상기 캐패시터용 제1콘택플러그인 제1폴리실리콘(3)을 노출시키는 캐패시터용 콘택홀을 형성한다. (도 8)Next, the first insulating plug 6, the etch stop film 5, and the second interlayer insulating film 4 are etched by an etching process using the second photoresist film pattern 12 as a mask to form the first contact plug for the capacitor. One capacitor contact hole for exposing the polysilicon 3 is formed. (Figure 8)
그리고, 공정 마진을 크게 하기 위하여 커패시터 콘택간 그리고 커패시터 콘택과 비트라인 사이의 절연을 위한 상기 제2절연막(7) 증착공정을 생략하고, 상기 커패시터 콘택홀을 매립하는 제2폴리 실리콘(13)을 전체표면상부에 형성한다. ( 도 25, 도 26)In order to increase the process margin, the process of depositing the second insulating layer 7 for insulation between the capacitor contact and between the capacitor contact and the bit line is omitted, and the second polysilicon 13 filling the capacitor contact hole is omitted. It is formed on the entire surface. (Fig. 25, Fig. 26)
그 다음, 상기 제2폴리실리콘(13)을 상기 제1절연막(6)이 노출될때까지 평탄화식각하여 상기 캐패시터 콘택홀을 상기 제2폴리실리콘(13)으로 매립한다. 이때, 상기 평탄화식각공정은 CMP 공정이나 에치백공정으로 실시한다. (도 27)Next, the second polysilicon 13 is planarized and etched until the first insulating layer 6 is exposed to fill the capacitor contact hole with the second polysilicon 13. In this case, the planarization etching process is performed by a CMP process or an etch back process. (Figure 27)
그 다음, 전체표면상부에 비트라인 마스크를 이용한 노광 및 현상공정으로 제3감광막패턴(22)을 형성한다. (도 28)Next, the third photoresist pattern 22 is formed on the entire surface by an exposure and development process using a bit line mask. (Figure 28)
그리고, 상기 제3감광막패턴(22)을 마스크로하여 상기 식각방지막(5)을 베리어로 하며 상기 제1절연막(6)을 식각한다. (도 29)The first insulating layer 6 is etched using the third photoresist pattern 22 as a mask and the etch stop layer 5 as a barrier. (Figure 29)
그 다음, 전체표면상부에 제4감광막패턴(32)을 형성한다. 이때, 상기 제4감광막패턴(32)은 전체표면상부에 제4감광막을 도포하고 이를 비트라인 콘택마스크(도시안됨)를 이용한 노광 및 현상공정으로 형성한 것으로서, 셀 어레이 부분에만 콘택을 형성할 수 있도록 형성한 것이다. (도 30)Next, a fourth photosensitive film pattern 32 is formed over the entire surface. In this case, the fourth photoresist layer pattern 32 is formed by applying a fourth photoresist layer on the entire surface of the fourth photoresist layer and exposing and developing the bit line contact mask (not shown). It is formed to be. (Figure 30)
그리고, 상기 제4감광막패턴(32)을 마스크로하여 상기 식각방지막(5) 및 제1층간절연막(4)을 식각하여 상기 비트라인 콘택플러그용 제1폴리실리콘(3)을 노출시킨다. (도 31)The etch stop layer 5 and the first interlayer insulating layer 4 are etched using the fourth photoresist pattern 32 as a mask to expose the first polysilicon 3 for the bit line contact plug. (Figure 31)
그 다음, 셀 어레이 이외의 지역, 즉 주변회로부의 비트라인과 엔형(C) 및 피형(D) 엑티브와 워드라인(B)을 연결하는 시킬 수 있는 주변회로부용 비트라인 콘택마스크를 이용한 노광 및 현상공정으로 제5감광막패턴(42)을 형성한다. (도 32)Then, exposure and development using a bit line contact mask for a peripheral circuit portion, that is, a region other than the cell array, that can connect the bit line and the n-type (C) and the (D) active and the word line (B) of the peripheral circuit portion. The fifth photosensitive film pattern 42 is formed by the process. (Figure 32)
그리고, 상기 제5감광막패턴(42)을 마스크로하여 상기 식각방지막(5)과 제1,2층간절연막(1,4)을 제거하는 식각 공정을 진행한다. (도 33)An etching process of removing the etch stop layer 5 and the first and second interlayer insulating layers 1 and 4 using the fifth photoresist pattern 42 as a mask is performed. (Figure 33)
상기 제5감광막패턴(42)을 제거하고 전체표면상부에 제3절연막(8)의 증착한 다음, 이를 이방성식각하여 상기 반도체기판(100) 상부 구조의 측벽에 제3절연막(8)으로 스페이서를 형성한다. (도 34, 도 35)After removing the fifth photoresist pattern 42 and depositing the third insulating layer 8 on the entire surface, the anisotropic etching is performed to form a spacer on the sidewall of the upper structure of the semiconductor substrate 100 with the third insulating layer 8. Form. (Fig. 34, Fig. 35)
그 다음, 전체표면상부에 확산방지막(9)을 전체표면상부에 일정두께 형성한다. 이때, 상기 확산방지막(9)은 Ti, TiN, TiSiN, TiAlN 또는 이들의 조합으로 이루어진 것이다.Then, a diffusion barrier 9 is formed on the entire surface with a predetermined thickness on the entire surface. At this time, the diffusion barrier 9 is made of Ti, TiN, TiSiN, TiAlN or a combination thereof.
그리고, 상기 확산방지막 상부에 비트라인용 금속층(10)을 증착한다.Then, the bit line metal layer 10 is deposited on the diffusion barrier.
이때, 상기 비트라인용 금속층(10)은 텅스텐이나 티타늄실리사이드 계열의 금속으로 형성된 것이다. (도 36)In this case, the bit line metal layer 10 is formed of a tungsten or titanium silicide-based metal. (Figure 36)
그 다음, 화학적 기계적 연마와 에치-백 공정 또는 에치-백 공정만으로 상기제1절연막(6) 표면으로부터 적정한 깊이 까지 비트라인 금속(10)과 확산방지막(9)을 식각한다. (도 37)Then, the bit line metal 10 and the diffusion barrier 9 are etched to a suitable depth from the surface of the first insulating film 6 only by chemical mechanical polishing and etch-back process or etch-back process. (Figure 37)
그리고, 전체표면상부에 커패시터와 비트라인 간의 절연 특성 향상을 위한 제4절연막(11)을 증착하고 이를 상기 제1절연막(6) 표면까지 화학적 기계적 연마 또는 에치-백 공정으로 평탄화식각하여 절연특성이 향상된 비트라인을 형성하는 동시에 캐패시터 콘택 플러그를 형성하여 반도체소자의 특성 및 신뢰성을 향상시킨다. (도 38, 도 39)In addition, a fourth insulating film 11 is deposited on the entire surface to improve the insulating property between the capacitor and the bit line, and the surface of the first insulating film 6 is flattened and etched by chemical mechanical polishing or etch-back to improve the insulating property. The capacitor contact plug is formed at the same time as the improved bit line is formed, thereby improving the characteristics and reliability of the semiconductor device. (FIG. 38, 39)
도 40 내지 도 43 는 본 발명의 제3실시예에 따른 반도체소자의 비트라인 형성방법을 제공하는데 그 목적이 있다.40 to 43 are to provide a method for forming a bit line of a semiconductor device according to a third embodiment of the present invention.
먼저, 반도체소자의 활성영역을 정의하는 소자분리막(A)을 형성한다. 이때, 상기 소자분리막은 트렌치 ( Shallow Trench Isolation ) 형태로 형성한다.First, a device isolation film A defining an active region of a semiconductor device is formed. In this case, the device isolation layer is formed in a trench (shallow trench isolation) form.
그리고, 상기 반도체기판(100) 상부에 워드라인(B)을 형성한다. 이때, 상기 워드라인(B)은 상부 및 측벽에 절연막이 형성되어 절연특성이 향상된 것이다.A word line B is formed on the semiconductor substrate 100. At this time, the word line (B) is an insulating film is formed on the upper side and the side is improved insulating properties.
그 다음, 상기 반도체기판에 엔형 ( n-Type )(C)과 피형 ( p-Type )(D)의 불순물을 이온주입하여 엑티브 영역을 형성한다.Next, the active region is formed by ion implanting impurities of n-type (C) and p-type (D) into the semiconductor substrate.
그리고, 전체표면상부에 제1층간절연막(1)을 형성한다. (도 1)Then, the first interlayer insulating film 1 is formed over the entire surface. (Figure 1)
그리고, 마스크 공정으로 셀 어레이 지역에서 엔형 엑티브 영역과 커패시터 및 비트라인을 연결하는 콘택이 형성되는 지역만 오픈시키는 제1감광막패턴(2)을 형성한다. (도 2)In addition, the mask process may form a first photoresist pattern 2 that opens only a region where a contact connecting the N type active region, the capacitor and the bit line is formed in the cell array region. (Figure 2)
그리고, 상기 제1감광막패턴(2)을 마스크로하여 상기 제1층간절연막(1)을 식각함으로써 상기 엔형 엑티브 영역(C)을 노출시키는 콘택홀을 형성한다.The first interlayer insulating layer 1 is etched using the first photoresist pattern 2 as a mask to form a contact hole exposing the N type active region C. FIG.
그리고, 상기 제1감광막패턴(2)을 제거한다. (도 3)Then, the first photoresist pattern 2 is removed. (Figure 3)
그 다음, 상기 콘택홀을 제1폴리실리콘(3)을 전체표면상부에 형성하고 이를 평탄화식각하여 비트라인 및 캐패시터 제1콘택플러그를 형성한다.Next, the contact hole is formed on the entire surface of the first polysilicon 3 and planarized to form a bit line and a capacitor first contact plug.
여기서, 상기 평탄화식각공정은 CMP 공정이나 에치백공정으로 실시한다. (도 4, 도 5)Here, the planarization etching process is performed by a CMP process or an etch back process. (FIG. 4, FIG. 5)
그 다음, 전체표면상부에 제2층간절연막(4)을 평탄화시켜 형성한다. 상기 제2층간절연막(4)은 상기 제1층간절연막(1)과 같이 유동성이 우수한 산화계 절연물질로 형성한다.The second interlayer insulating film 4 is then planarized over the entire surface. The second interlayer insulating film 4 is formed of an oxidizing insulating material having excellent fluidity like the first interlayer insulating film 1.
그리고, 그 상부에 상감 기법에 의한 비트라인 형성용 식각방지막(5) 및 제1절연막을 적층한다. (도 6)Then, the etch stop film 5 for forming a bit line and the first insulating film are stacked on the upper portion. (Figure 6)
그리고, 상기 캐패시터용 제1콘택플러그를 노출시킬 수 있는 제2감광막패턴(12)을 상기 제1절연막(6) 상부에 형성한다.In addition, a second photoresist layer pattern 12 may be formed on the first insulation layer 6 to expose the first contact plug for the capacitor.
이때, 상기 제2감광막패턴(12)은 캐패시터 콘택마스크를 이용한 노광 및 현상공정으로 형성한다.In this case, the second photoresist layer pattern 12 is formed by an exposure and development process using a capacitor contact mask.
그리고, 상기 제1절연막(6)은 상기 제1,2층간절연막(1,4)와 유사한 특성을 갖는 절연물질로 형성한다. (도 7)The first insulating layer 6 is formed of an insulating material having characteristics similar to those of the first and second interlayer insulating layers 1 and 4. (Figure 7)
그 다음, 상기 제2감광막패턴(12)을 마스크로하는 식각 공정으로 상기 제1절연(6), 식각방지막(5) 및 제2층간절연막(4)을 식각하여 상기 캐패시터용 제1콘택플러그인 제1폴리실리콘(3)을 노출시키는 캐패시터용 콘택홀을 형성한다. (도 8)Next, the first insulating plug 6, the etch stop film 5, and the second interlayer insulating film 4 are etched by an etching process using the second photoresist film pattern 12 as a mask to form the first contact plug for the capacitor. One capacitor contact hole for exposing the polysilicon 3 is formed. (Figure 8)
그리고, 커패시터 콘택간 그리고 커패시터 콘택과 비트라인 사이의 절연을 위하여 제2절연막(7)을 전체표면상부에 증착한다(제9도).Then, a second insulating film 7 is deposited on the entire surface for insulation between the capacitor contacts and between the capacitor contacts and the bit lines (FIG. 9).
그리고, 상기 제1절연막(6)이 노출될때까지 평탄화식각하여 상기 캐패시터용 콘택홀 측벽에 제2절연막 스페이서를 형성한다. 이때, 상기 평탄화식각공정은 CMP 공정이나 에치백공정으로 실시한다. (도 10)The planarization etching process is performed until the first insulating layer 6 is exposed to form a second insulating layer spacer on the sidewall of the capacitor contact hole. In this case, the planarization etching process is performed by a CMP process or an etch back process. (Figure 10)
그리고, 상기 커패시터 콘택홀을 매립하는 제2폴리 실리콘(13)을 전체표면상부에 형성한다. (도 11)The second polysilicon 13 filling the capacitor contact hole is formed on the entire surface. (Figure 11)
상기 제2폴리실리콘(13)을 상기 제1절연막(6)이 노출될때까지 평탄화식각하여 상기 캐패시터 콘택홀을 상기 제2폴리실리콘(13)으로 매립한다. 이때, 상기 평탄화식각공정은 CMP 공정이나 에치백공정으로 실시한다. (도 12)The second polysilicon 13 is planarized and etched until the first insulating layer 6 is exposed to fill the capacitor contact hole with the second polysilicon 13. In this case, the planarization etching process is performed by a CMP process or an etch back process. (Figure 12)
그 다음, 전체표면상부에 비트라인 마스크를 이용한 노광 및 현상공정으로 제3감광막패턴(22)을 형성한다. (도 13)Next, the third photoresist pattern 22 is formed on the entire surface by an exposure and development process using a bit line mask. (Figure 13)
그리고, 상기 제3감광막패턴(22)을 마스크로하여 상기 식각방지막(5)을 베리어로 하며 상기 제1절연막(6)을 식각한다. (도 14)The first insulating layer 6 is etched using the third photoresist pattern 22 as a mask and the etch stop layer 5 as a barrier. (Figure 14)
그 다음, 전체표면상부에 제4감광막패턴(32)을 형성한다. 이때, 상기 제4감광막패턴(32)은 전체표면상부에 제4감광막을 도포하고 이를 비트라인 콘택마스크(도시안됨)를 이용한 노광 및 현상공정으로 형성한 것으로서, 셀 어레이 부분에만 콘택을 형성할 수 있도록 형성한 것이다. (도 15)Next, a fourth photosensitive film pattern 32 is formed over the entire surface. In this case, the fourth photoresist layer pattern 32 is formed by applying a fourth photoresist layer on the entire surface of the fourth photoresist layer and exposing and developing the bit line contact mask (not shown). It is formed to be. (Figure 15)
그리고, 상기 제4감광막패턴(32)을 마스크로하여 상기 식각방지막(5) 및 제1층간절연막(4)을 식각하여 상기 비트라인 콘택플러그용 제1폴리실리콘(3)을 노출시킨다. (도 16)The etch stop layer 5 and the first interlayer insulating layer 4 are etched using the fourth photoresist pattern 32 as a mask to expose the first polysilicon 3 for the bit line contact plug. (Figure 16)
그 다음, 셀 어레이 이외의 지역, 즉 주변회로부의 비트라인과 엔형(C) 및 피형(D) 엑티브와 워드라인(B)을 연결하는 시킬 수 있는 주변회로부용 비트라인 콘택마스크를 이용한 노광 및 현상공정으로 제5감광막패턴(42)을 형성한다. (도 17)Then, exposure and development using a bit line contact mask for a peripheral circuit portion, that is, a region other than the cell array, that can connect the bit line and the n-type (C) and the (D) active and the word line (B) of the peripheral circuit portion. The fifth photosensitive film pattern 42 is formed by the process. (Figure 17)
그리고, 상기 제5감광막패턴(42)을 마스크로하여 상기 식각방지막(5)과 제1,2층간절연막(1,4)을 제거하는 식각 공정을 진행한다. (도 18)An etching process of removing the etch stop layer 5 and the first and second interlayer insulating layers 1 and 4 using the fifth photoresist pattern 42 as a mask is performed. (Figure 18)
상기 제5감광막패턴(42)을 제거하고 전체표면상부에 확산방지막(9)을 전체표면상부에 일정두께 형성한다. 이때, 상기 확산방지막(9)은 Ti, TiN, TiSiN, TiAlN 또는 이들의 조합으로 이루어진 것이다.The fifth photoresist pattern 42 is removed, and a diffusion barrier 9 is formed on the entire surface at a predetermined thickness on the entire surface. At this time, the diffusion barrier 9 is made of Ti, TiN, TiSiN, TiAlN or a combination thereof.
그리고, 상기 확산방지막 상부에 비트라인용 금속층(10)을 증착한다.Then, the bit line metal layer 10 is deposited on the diffusion barrier.
이때, 상기 비트라인용 금속층(10)은 텅스텐이나 티타늄실리사이드 계열의 금속으로 형성된 것이다. (도 40)In this case, the bit line metal layer 10 is formed of a tungsten or titanium silicide-based metal. (Figure 40)
그 다음, 화학적 기계적 연마와 에치-백 공정 또는 에치-백 공정만으로 상기 제1절연막(6) 표면으로부터 적정한 깊이 까지 비트라인용 금속층(10)과 확산방지막(9)을 식각한다. (도 41)Then, the bit line metal layer 10 and the diffusion barrier 9 are etched to the appropriate depth from the surface of the first insulating layer 6 only by chemical mechanical polishing, etch-back process or etch-back process. (Figure 41)
그리고, 전체표면상부에 커패시터와 비트라인 간의 절연 특성 향상을 위한 제4절연막(11)을 증착하고 이를 상기 제1절연막(6) 표면까지 화학적 기계적 연마 또는 에치-백 공정으로 평탄화식각하여 절연특성이 향상된 비트라인을 형성하는 동시에 캐패시터 콘택 플러그를 형성하여 반도체소자의 특성 및 신뢰성을 향상시킨다. (도 42, 도 43)In addition, a fourth insulating film 11 is deposited on the entire surface to improve the insulating property between the capacitor and the bit line, and the surface of the first insulating film 6 is flattened and etched by chemical mechanical polishing or etch-back to improve the insulating property. The capacitor contact plug is formed at the same time as the improved bit line is formed, thereby improving the characteristics and reliability of the semiconductor device. (Fig. 42, Fig. 43)
상기한 바와같이 본 발명에 따른 반도체소자의 비트라인 형성방법은, 별도의 자기정렬적인 콘택없이 캐패시터 콘택 공정을 실시하여 공정을 단순화시키고 비트라인의 특성을 향상시킴으로써 반도체소자의 특성 및 신뢰성을 향상시키고 반도체소자의 수율 및 생산성을 향상시킬 수 있는 효과를 제공한다.As described above, the method for forming a bit line of a semiconductor device according to the present invention improves the characteristics and reliability of a semiconductor device by simplifying the process and improving the characteristics of the bit line by performing a capacitor contact process without a separate self-aligned contact. It provides an effect that can improve the yield and productivity of the semiconductor device.
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