KR20010011640A - Method for forming plug-poly in semiconductor device - Google Patents

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KR20010011640A
KR20010011640A KR1019990031112A KR19990031112A KR20010011640A KR 20010011640 A KR20010011640 A KR 20010011640A KR 1019990031112 A KR1019990031112 A KR 1019990031112A KR 19990031112 A KR19990031112 A KR 19990031112A KR 20010011640 A KR20010011640 A KR 20010011640A
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황창선
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Abstract

PURPOSE: A method for manufacturing a plug poly of a semiconductor device is provided to guarantee sufficient margin between the plug poly and an active region and to reduce an etch size of a vertical contact hole, by additionally forming a conductive layer on a gate electrode and the active region before an interlayer dielectric is formed. CONSTITUTION: A gate oxide layer(22) is formed on a semiconductor substrate(10) having a field oxide layer(14), and a gate conductive layer and a hard mask insulating layer(26) are stacked on an active region of the substrate. A transistor(20) having a gate electrode and a source/drain junction region is formed. The gate electrode has a spacer made of an insulating layer on its sidewall. The source/drain junction region is formed in the substrate between an edge of the gate electrode and the field oxide layer. A conductive layer is formed on the gate electrode and the source/drain junction region and an interlayer dielectric(32) is formed on the substrate. A planarization process is performed until the hard mask insulating layer on the gate electrode is exposed. A contact hole is formed in the interlayer dielectric to expose the conductive layer in a source/drain portion. A conductive material is filled in the contact hole to form a plug poly(34) connected to the conductive layer in the source/drain junction region.

Description

반도체 장치의 플러그폴리 형성방법{Method for forming plug-poly in semiconductor device}Method for forming plug-poly in semiconductor device

본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 특히 고집적 반도체 장치의 비트라인(bit line) 및 전하저장 전극(storage node)과 활성 영역간의 콘택 마진을 크게 확보할 수 있는 반도체 장치의 플러그폴리 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method of forming a plug poly of a semiconductor device capable of largely securing a contact margin between a bit line, a storage node, and an active region of a highly integrated semiconductor device. It is about.

최근의 반도체 장치는 디바이스가 고집적화됨에 따라 메모리 셀 크기가 점점 감소되면서 워드 라인과 커패시터 콘택, 비트라인과 커패시터 콘택의 마진이 점점 작아져 커패시터 콘택을 더욱 작게 형성해야만 한다.In recent semiconductor devices, as the device density increases, the memory cell size gradually decreases, so that the margins of the word line and capacitor contacts, the bit line and the capacitor contacts become smaller, and thus the capacitor contacts must be made smaller.

반도체 집적회로가 고집적화됨에 따라 다수의 배선층 또는 콘택홀 사이의 미스얼라인 마진(mis-align margin)이 점점 줄어들고 있다. 더욱이, 반도체 메모리셀과 같이 디자인 룰(design rule)에 여유가 없고 같은 형태의 패턴이 반복되는 경우, 콘택홀을 자기정렬(self-align) 방식으로 형성함으로써 메모리셀의 면적을 축소시키는 방법이 연구/개발되었다. 이는 주변구조물의 단차를 이용하여 콘택홀을 형성하는 것으로, 주변구조물의 높이, 콘택홀이 형성될 절연물질의 두께 및 식각방법등에 의해 다양한 크기의 콘택홀을 마스크 사용없이 얻을 수 있기 때문에 고집적화에 의해 미소화되는 반도체장치의 실현에 적합한 방법으로 사용된다.As semiconductor integrated circuits are highly integrated, mis-align margins between a plurality of wiring layers or contact holes are gradually decreasing. Furthermore, in the case where there is no room in a design rule like a semiconductor memory cell and a pattern of the same pattern is repeated, a method of reducing the area of the memory cell by forming a contact hole in a self-aligned manner is studied. / Developed. The contact hole is formed by using the step of the surrounding structure. The contact hole of various sizes can be obtained without using a mask by the height of the surrounding structure, the thickness of the insulating material on which the contact hole is to be formed, and the etching method. It is used in a method suitable for realizing a semiconductor device to be micronized.

하지만, 상술한 자기 정렬 콘택홀 형성방법을 이용하더라도 초고직접 반도체장치에서는 비트라인 및 전하저장 전극과 활성 영역 사이의 콘택 면적이 줄어들어 이로 인해 콘택 저항이 높아지는 문제점이 있었다.However, even in the above-described self-aligned contact hole forming method, the contact area between the bit line, the charge storage electrode, and the active region is reduced in the ultra-high direct semiconductor device, thereby increasing the contact resistance.

또한, 게이트전극과 비트라인/전하저장 전극을 연결시켜주는 플러그폴리의 콘택이 매우 근접하게 되어 단락의 가능성이 높았다. 이를 위해서 콘택홀의 크기와 게이트전극의 스페이서를 줄이더라도 소자의 최소 디자인 룰이 규정되어 있어 한계가 있었다.In addition, the contact of the plug pulley, which connects the gate electrode and the bit line / charge storage electrode, is very close to each other, thereby increasing the possibility of a short circuit. To this end, even if the size of the contact hole and the spacer of the gate electrode is reduced, the minimum design rule of the device is defined, which is a limitation.

본 발명의 목적은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 층간절연막을 형성하기 전에 게이트전극과 활성 영역 상부에 도전막을 추가 형성함으로써 상기 도전막에 의해 비트라인 및 전하 저장 전극과의 활성 영역을 수직으로 연결하는 플러그 폴리와 활성 영역사이의 콘택 마진을 크게 확보할 수 있으며 수직 콘택홀 식각 크기를 줄일 수 있는 반도체 장치의 플러그폴리 형성방법을 제공하는데 있다.SUMMARY OF THE INVENTION An object of the present invention is to form an active region with a bit line and a charge storage electrode by forming a conductive film on top of a gate electrode and an active region prior to forming an interlayer insulating film in order to solve the above problems of the prior art. The present invention provides a method for forming a plug poly of a semiconductor device, which can secure a large contact margin between a vertically connected plug poly and an active region, and can reduce the size of vertical contact hole etching.

도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 반도체 장치의 플러그폴리 형성방법을 설명하기 위한 공정 순서도,1A to 1E are flowcharts illustrating a method of forming a plug poly in a semiconductor device according to an embodiment of the present invention;

도 2a 내지 도 2c는 본 발명의 다른 실시예에 따른 반도체 장치의 플러그폴리 형성방법을 설명하기 위한 공정 순서도,2A to 2C are flowcharts illustrating a method for forming a plug poly in a semiconductor device according to another embodiment of the present invention;

도 3은 본 발명의 또 다른 실시예에 따른 반도체 장치의 플러그폴리 형성방법을 설명하기 위한 단면도.3 is a cross-sectional view illustrating a plug poly forming method of a semiconductor device in accordance with still another embodiment of the present invention.

*도면의 주요 부분에 대한 부호의 설명** Description of the symbols for the main parts of the drawings *

10 : 실리콘기판 12 : p-웰10 silicon substrate 12 p-well

14 : 필드 산화막 20 : 트랜지스터14: field oxide film 20: transistor

22 : 게이트산화막 24 : 도프트 폴리실리콘막22 gate oxide film 24 doped polysilicon film

26 : 하드 마스크 절연막 28 : 스페이서26 hard mask insulating film 28 spacer

29 : 소스/드레인 영역 30 : 도전막29: source / drain region 30: conductive film

32 : 층간절연막 34 : 플러그폴리32: interlayer insulating film 34: plug poly

상기 목적을 달성하기 위하여 본 발명은 반도체 기판의 활성 영역 위에 형성된 반도체 소자와 상부의 배선을 수직으로 상호 연결하기 위한 플러그폴리를 형성함에 있어서, 필드 산화막이 형성된 반도체 기판 상부에 게이트산화막을 형성하며, 기판의 활성 영역에 게이트도전층과 하드 마스크 절연막이 적층되며 그 측벽에 절연물질로 된 스페이서를 갖는 게이트전극과 게이트전극 에지와 필드 산화막 사이의 기판내에 소스/드레인 접합영역을 갖는 트랜지스터를 형성하는 단계와, 게이트전극의 상측면 및 소스/드레인 접합영역 상부면에 도전막을 모두 형성하고, 기판 전면에 층간절연막을 형성하는 단계와, 게이트전극 상부의 하드 마스크 절연막이 드러날때까지 평탄화 공정을 실시하는 단계와, 층간절연막내에 소스/드레인 부위의 도전막이 드러나도록 콘택홀을 형성하고, 이 콘택홀에 도전물질을 매립하여 소스/드레인 접합 영역의 도전막에 연결되는 플러그폴리를 형성하는 단계를 포함하여 이루어진다.In order to achieve the above object, the present invention is to form a plug poly for vertically interconnecting a semiconductor device formed on the active region of the semiconductor substrate and the wiring therebetween, forming a gate oxide film on the semiconductor substrate on which the field oxide film is formed, Forming a gate electrode having a gate conductive layer and a hard mask insulating film in an active region of the substrate, and having a gate electrode having a spacer of an insulating material on its sidewall, and a source / drain junction region in the substrate between the gate electrode edge and the field oxide film; And forming both conductive films on the upper surface of the gate electrode and the upper surface of the source / drain junction region, forming an interlayer insulating film on the entire surface of the substrate, and performing a planarization process until the hard mask insulating film on the gate electrode is exposed. The conductive film in the source / drain region is exposed in the interlayer insulating film. Forming a contact hole, and the lock, is achieved by the conductive material is buried in the contact hole includes forming a poly plug connected to the conductive layer of the source / drain junction regions.

상기 목적을 달성하기 위하여 본 발명의 다른 방법은 반도체 기판의 활성 영역 위에 형성된 반도체 소자와 상부의 배선을 수직으로 상호 연결하기 위한 플러그폴리를 형성함에 있어서, 필드 산화막이 형성된 반도체 기판 상부에 게이트산화막을 형성하며, 기판의 활성 영역에 게이트도전층과 하드 마스크 절연막이 적층되며 그 측벽에 절연물질로 된 스페이서를 갖는 게이트전극과 게이트전극 에지와 필드 산화막 사이의 기판내에 소스/드레인 접합영역을 갖는 트랜지스터를 형성하는 단계와, 게이트전극의 상측면 및 소스/드레인 접합영역 상부면에 도전막을 형성하고, 기판 전면에 층간절연막을 형성하고, 게이트전극 상부의 절연막이 드러날 때까지 결과물을 연마하는 단계와, 층간절연막내에 소스/드레인 부위의 도전막이 개방되고, 또한 게이트전극의 스페이서 사이에 기판 표면이 개방되는 콘택홀을 형성하는 단계와, 게이트전극 부위의 콘택홀내의 기판 표면에 산화막을 증착하는 단계와, 콘택홀에 도전체를 매립하고 평탄화 공정을 실시하여 스페이서 사이에 게이트전극을 형성함과 동시에 층간절연막의 콘택홀을 통해서 소스/드레인 접합 영역의 도전막에 연결되는 플러그폴리를 형성하는 단계를 포함하여 이루어진다.In order to achieve the above object, another method of the present invention is to form a plug poly for vertically interconnecting a semiconductor device formed on an active region of a semiconductor substrate and an upper wiring, wherein a gate oxide film is formed on a semiconductor substrate on which a field oxide film is formed. Forming a gate conductive layer and a hard mask insulating film in an active region of the substrate, and having a gate electrode having a spacer of an insulating material on its sidewall and a source / drain junction region in the substrate between the gate electrode edge and the field oxide film. Forming a conductive film on the upper surface of the gate electrode and the upper surface of the source / drain junction region, forming an interlayer insulating film on the entire surface of the substrate, and polishing the resultant until the insulating film on the gate electrode is exposed; The conductive film in the source / drain portion is opened in the insulating film, and the gate Forming a contact hole for opening the substrate surface between the spacers of the substrate, depositing an oxide film on the surface of the substrate in the contact hole of the gate electrode region, embedding a conductor in the contact hole, and performing a planarization process between the spacers. And forming a plug poly connected to the conductive film of the source / drain junction region through the contact hole of the interlayer insulating film while forming the gate electrode.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1a 내지 도 1e는 본 발명의 일 실시예에 따른 반도체 장치의 플러그폴리 형성방법을 설명하기 위한 공정 순서도이다.1A through 1E are flowcharts illustrating a plug poly forming method of a semiconductor device according to an embodiment of the present invention.

본 발명의 일 실시예에 따른 제조 공정은, 도 1a에 도시된 바와 같이 반도체기판으로서 실리콘기판(10)에 p-웰(12)을 형성한 후에 소자의 활성 영역 및 분리 영역을 정의하는 필드 산화막(14)을 형성한다.In the manufacturing process according to the exemplary embodiment of the present invention, as shown in FIG. 1A, after forming the p-well 12 in the silicon substrate 10 as a semiconductor substrate, a field oxide layer defining an active region and an isolation region of the device is shown. (14) is formed.

그 다음, 도 1b에 도시된 바와 같이, 기판의 활성 영역에 게이트산화막(22)을 형성하고, 도프트 폴리실리콘막(24)과 하드 마스크 절연막(26)이 적층되며 그 측벽에 절연물질의 스페이서(28)를 갖는 게이트전극과 게이트전극 에지와 필드 산화막(14) 사이의 기판내에 n형 불순물이 주입된 소스/드레인 접합영역(27)을 갖는 트랜지스터(20)를 형성한다.Next, as shown in FIG. 1B, the gate oxide film 22 is formed in the active region of the substrate, and the doped polysilicon film 24 and the hard mask insulating film 26 are stacked, and spacers of an insulating material are formed on the sidewalls thereof. A transistor 20 having a gate electrode having a 28 and a source / drain junction region 27 implanted with n-type impurities in a substrate between the gate electrode edge and the field oxide film 14 is formed.

이어서, 도 1c에 도시된 바와 같이, 상기 기판전면에 도프트 폴리실리콘막, 금속 화합물 및 금속 중에서 어느 하나를 선택하여 도전막(30)을 300∼1000Å두께로 증착한 후에 활성 영역의 마스크를 이용한 사진 및 식각공정을 진행하여 도전막(30)을 패터닝한다. 이로 인해, 게이트전극의 상측면 및 소스/드레인 접합영역(27) 상부면에만 도전막 패턴(30)이 남는다. 여기서, 도전막(30)의 역할은 이후 플러그폴리를 위한 콘택홀 식각시 활성 영역의 손실 감소 및 콘택홀의 마진 증가 및 마스크 공정의 여유도를 증가시키기 위함이다.Subsequently, as shown in FIG. 1C, any one of a doped polysilicon film, a metal compound, and a metal is deposited on the front surface of the substrate to deposit the conductive film 30 at a thickness of 300 to 1000 kPa, and then a mask of an active region is used. The conductive film 30 is patterned by performing a photo and etching process. As a result, the conductive film pattern 30 remains only on the upper surface of the gate electrode and the upper surface of the source / drain junction region 27. Here, the role of the conductive layer 30 is to reduce the loss of the active region, increase the margin of the contact hole and increase the margin of the mask process when etching the contact hole for the plug poly.

그 다음, 도 1d에 도시된 바와 같이, 기판 전면에 USG(Undoped Silicate Glass), BPSG(Boro Phospho Silicate Glass) 및 SiON 중에서 선택한 물질을 증착하여 층간절연막(32)을 형성한다. 그리고, CMP(Chemical Mechanical Polishing)를 이용한 평탄화 공정을 실시하여 게이트전극 상부의 하드 마스크 절연막(26)이 드러날때까지 층간절연막(32) 및 도전막(30)을 연마한다.Next, as shown in FIG. 1D, a material selected from USG (Undoped Silicate Glass), BPSG (Boro Phospho Silicate Glass), and SiON is deposited on the entire surface of the substrate to form an interlayer insulating film 32. The planarization process using chemical mechanical polishing (CMP) is performed to polish the interlayer insulating film 32 and the conductive film 30 until the hard mask insulating film 26 is exposed on the gate electrode.

이어서, 도 1e에 도시된 바와 같이, 비트라인 내지 전하저장 콘택 마스크를 사진 및 식각 공정을 진행하여 층간절연막(32) 내에 소스/드레인 부위의 도전막(30')이 드러나도록 콘택홀(도시하지 않음)을 형성한다. 그리고, 이 콘택홀에 도전물질을 매립하고 이를 다시 CMP로 연마하여 소스/드레인 접합 영역(27) 상부의 도전막(30')에 연결되는 플러그폴리(34)를 형성한 후에 이후 배선 공정을 진행한디.Subsequently, as shown in FIG. 1E, a contact hole (not shown) is formed to expose the conductive film 30 ′ of the source / drain portion in the interlayer insulating layer 32 by performing a photolithography process and a bit line to charge storage contact mask. Not formed). Then, a conductive material is embedded in the contact hole and polished again with CMP to form a plug poly 34 connected to the conductive film 30 'on the source / drain junction region 27. Then, the wiring process is performed. Handy.

한편, 본 발명의 플러그폴리 형성방법에서는 상기 플러그폴리를 형성하기까지 두 번의 평탄화 공정을 거쳤지만 1번으로 줄일 수 있으며 이는 다음 실시예에 상세하게 나타나 있다.On the other hand, in the method for forming a plug poly according to the present invention, the planarization process is performed two times until the plug poly is formed.

도 2a 내지 도 2c는 본 발명의 다른 실시예에 따른 반도체 장치의 플러그폴리 형성방법을 설명하기 위한 공정 순서도이다.2A to 2C are flowcharts illustrating a method for forming a plug poly in a semiconductor device according to another embodiment of the present invention.

우선, 본 발명의 일실시예와 마찬가지로 트랜지스터를 형성하고, 도 2a에 도시된 바와 같이, 기판전면에 도프트 폴리실리콘막, 금속 화합물 및 금속 중에서 어느 하나를 선택하여 도전막(40)을 300∼1000Å두께로 증착한 후에 활성 영역의 마스크를 이용한 사진 및 식각공정을 진행하여 도전막(40)을 패터닝하면서 게이트전극의 절연막을 부위의 도전막(40)을 식각한다. 그러면, 게이트전극의 측면과 소스/드레인 접합영역(27) 상부면에 도전막 패턴(40)이 남아 있어 이후 비트라인과 전하저장 전극의 플러그폴리 사이를 전기적으로 절연할 수 있다.First, as in the embodiment of the present invention, a transistor is formed, and as shown in FIG. 2A, any one of a doped polysilicon film, a metal compound, and a metal is selected on the entire surface of the substrate to form the conductive film 40 in the range of 300 to 300. FIG. After deposition at a thickness of 1000 mW, the conductive layer 40 is etched by etching the photoresist and etching process using a mask of the active region while patterning the conductive layer 40. Then, the conductive layer pattern 40 remains on the side surface of the gate electrode and the top surface of the source / drain junction region 27 to electrically insulate between the bit line and the plug poly of the charge storage electrode.

계속해서, 도 2b에 도시된 바와 같이, 기판 전면에 층간절연막(40)을 형성한 후에 소스/드레인 부위의 도전막이 드러나도록 콘택홀(44)을 형성한다.Subsequently, as shown in FIG. 2B, after forming the interlayer insulating film 40 on the entire surface of the substrate, the contact hole 44 is formed so that the conductive film of the source / drain portion is exposed.

그 다음, 도 2c에 도시된 바와 같이, 이 콘택홀(44)에 도전물질을 매립하고 평탄화 공정으로 게이트전극 측면에 있는 도전막(40) 높이까지 결과물을 연마한다. 그러면, 상기 콘택홀(44)에 채워진 도전물질로 이루어지며 소스/드레인 접합 영역의 도전막(40)에 접하는 플러그폴리(46)가 형성된다.Next, as shown in FIG. 2C, the conductive material is filled in the contact hole 44 and the resultant is polished to the height of the conductive film 40 on the side of the gate electrode by a planarization process. Then, a plug poly 46 made of a conductive material filled in the contact hole 44 and in contact with the conductive film 40 of the source / drain junction region is formed.

상술한 본 발명의 실시예는 게이트전극 및 소자분리막 상부에 있는 도전막을 미리 제거함으로써 이후 층간절연막, 콘택홀 및 도전물질 증착 후에 1번의 평탄화 공정을 실시하여 제조 공정을 단축할 수 있다.In the above-described embodiments of the present invention, the conductive film on the gate electrode and the device isolation layer is removed in advance, thereby shortening the manufacturing process by performing one planarization process after the interlayer insulating film, the contact hole, and the conductive material deposition.

도 3은 본 발명의 또 다른 실시예에 따른 반도체 장치의 플러그폴리 형성방법을 설명하기 위한 단면도로서, 이를 참조하면 본 실시예는 고성능 소자를 구현하기 위하여 통상의 구조로 게이트전극을 형성한 후에 다시 플러그폴리를 위한 콘택홀 제조시 층간절연막의 콘택홀을 형성하면서 게이트전극의 도전물질을 식각하는 것이다.3 is a cross-sectional view for describing a method of forming a plug poly of a semiconductor device according to still another embodiment of the present invention. Referring to this example, the embodiment is again formed after forming a gate electrode in a conventional structure to implement a high-performance device. In manufacturing the contact hole for the plug poly, the conductive material of the gate electrode is etched while forming the contact hole of the interlayer insulating layer.

좀 더 상세하게 설명하면, 본 실시예는 상술한 제조 공정과 마찬가지로 트랜지스터를 형성한다. 그 다음, 게이트전극의 상측면 및 소스/드레인 접합영역 상부면에 도전막(30)을 형성하고, 기판 전면에 층간절연막을 형성한다. 그리고, 게이트전극의 측면과 소스/드레인 접합영역(27) 상부면에 도전막 패턴(30)을 형성한다.In more detail, this embodiment forms a transistor similarly to the above-described manufacturing process. Next, a conductive film 30 is formed on the upper surface of the gate electrode and the upper surface of the source / drain junction region, and an interlayer insulating film is formed on the entire surface of the substrate. The conductive layer pattern 30 is formed on the side of the gate electrode and the upper surface of the source / drain junction region 27.

그리고, 기판 전면에 층간절연막(32)을 형성한 후에 소스/드레인 부위의 도전막이 개방되고, 또한 게이트전극의 스페이서(28) 사이에 기판 표면이 개방되는 콘택홀을 형성한다.After the interlayer insulating film 32 is formed on the entire surface of the substrate, a contact hole is formed in which the conductive film of the source / drain portion is opened and the substrate surface is opened between the spacers 28 of the gate electrode.

이어서, 게이트전극 부위의 콘택홀내의 기판 표면에 다시 게이트 산화막으로서 Ta2O5또는 SiO2등의 산화막(202)을 증착한다. 그리고, 게이트전극과 플러그폴리용 콘택홀에 도전체(346)를 매립한다. 이때, 게이트 산화막과 접합면의 스파이킹을 방지하기 위하여 콘택홀 내측에 배리어 메탈(342)을 형성하고, 배리어 메탈의 결정 크기를 키워 저항의 감소를 시켜 주기 위해서 도전체 매립 전에 배리어 메탈(342)이 형성된 콘택홀에 비정질 실리콘(344)을 추가한다. 여기서, 도전체(346) 물질은 금속, 폴리실리콘과, 폴리실리콘과 금속의 혼합 물질 중에서 어느 하나로 구성될 수 있다.Subsequently, an oxide film 202 such as Ta 2 O 5 or SiO 2 is deposited again as a gate oxide film on the surface of the substrate in the contact hole of the gate electrode portion. Then, the conductor 346 is buried in the gate electrode and the plug poly contact hole. In this case, the barrier metal 342 is formed inside the contact hole to prevent spikes of the gate oxide film and the bonding surface, and the barrier metal 342 is formed before the conductor is embedded to increase the crystal size of the barrier metal to reduce the resistance. An amorphous silicon 344 is added to the formed contact hole. Here, the conductor 346 material may be made of any one of metal, polysilicon, and a mixed material of polysilicon and metal.

그 다음, CMP 공정으로 결과물을 도전막(30) 상부면까지 연마하여 스페이서 사이에 고성능 게이트전극을 형성함과 동시에 소스/드레인 접합 영역의 도전막(30)에 연결되는 플러그폴리(34)를 형성한다.Then, the resultant is polished to the upper surface of the conductive film 30 by a CMP process to form a high performance gate electrode between the spacers and at the same time to form a plug poly 34 connected to the conductive film 30 of the source / drain junction region. do.

상술한 바와 같이 본 발명에 따른 반도체장치의 플러그폴리 형성방법은, 게이트전극 측면과 소스/드레인 접합 영역 상부에 도전막을 추가 형성하고 이 도전막은 이후 평탄화 공정에 의해 게이트전극의 상부면 부분이 제거됨에 따라 이후 플러그폴리를 위한 콘택홀 식각시 기판 손상을 방지하면서 콘택홀 영역이 작아서 활성 영역까지 층간절연막의 식각이 어렵더라도 상기 도전막의 두께만큼 콘택홀의 식각 크기를 줄일 수 있다.As described above, in the method of forming the plug poly of the semiconductor device according to the present invention, a conductive film is further formed on the side of the gate electrode and the source / drain junction region, and the conductive film is subsequently removed by the planarization process. Accordingly, the etching hole size may be reduced by the thickness of the conductive layer even if the contact hole region is small and the etching of the interlayer insulating layer to the active region is difficult, while preventing damage to the substrate during the etching of the contact hole for the plug poly.

그리고, 본 발명은 스페이서 두께만큼 플러그폴리를 위한 콘택 마스크의 공정 여유도가 벗어나도 도전막에 의해 플러그와 하부 기판의 접촉 면적이 증가되기 때문에 콘택 저항이 작아져 고집적 반도체장치의 전기적 특성을 향상시킬 수 있다.In addition, since the contact area between the plug and the lower substrate is increased by the conductive layer even if the process margin of the contact mask for the plug poly is increased by the thickness of the spacer, the contact resistance is reduced to improve the electrical characteristics of the highly integrated semiconductor device. Can be.

또한, 본 발명은 게이트전극과 비트라인/전하저장 전극의 플러그폴리 콘택홀을 동시에 형성할 수 있으며 이로 인해 플러그폴리와 게이트전극을 금속을 포함한 도전체 물질로 대체할 경우 저전압에서도 소자 동작이 가능하여 고성능 소자를 구현할 수 있다.In addition, the present invention can form a plug-poly contact hole of the gate electrode and the bit line / charge storage electrode at the same time, so that when the plug poly and the gate electrode is replaced with a conductive material including a metal, the device can be operated at low voltage High performance devices can be implemented.

Claims (5)

반도체 기판의 활성 영역 위에 형성된 반도체 소자와 상부의 배선을 수직으로 상호 연결하기 위한 플러그폴리를 형성함에 있어서,In forming a plug poly for vertically interconnecting a semiconductor element formed on an active region of a semiconductor substrate and an upper wiring, 필드 산화막이 형성된 반도체 기판 상부에 게이트산화막을 형성하며, 기판의 활성 영역에 게이트도전층과 하드 마스크 절연막이 적층되며 그 측벽에 절연물질로 된 스페이서를 갖는 게이트전극과 게이트전극 에지와 필드 산화막 사이의 기판내에 소스/드레인 접합영역을 갖는 트랜지스터를 형성하는 단계;A gate oxide film is formed on the semiconductor substrate on which the field oxide film is formed, and a gate conductive layer and a hard mask insulating film are stacked on the active region of the substrate, and a gate electrode having a spacer made of an insulating material on the sidewall thereof, and between the gate electrode edge and the field oxide film. Forming a transistor having a source / drain junction region in the substrate; 상기 게이트전극의 상측면 및 소스/드레인 접합영역 상부면에 도전막을 모두 형성하고, 기판 전면에 층간절연막을 형성하는 단계;Forming both conductive films on the upper surface of the gate electrode and the upper surface of the source / drain junction region, and forming an interlayer insulating film on the entire surface of the substrate; 상기 게이트전극 상부의 하드 마스크 절연막이 드러날때까지 평탄화 공정을 실시하는 단계; 및Performing a planarization process until the hard mask insulating layer on the gate electrode is exposed; And 상기 층간절연막내에 소스/드레인 부위의 도전막이 드러나도록 콘택홀을 형성하고, 이 콘택홀에 도전물질을 매립하여 소스/드레인 접합 영역의 도전막에 연결되는 플러그폴리를 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 장치의 플러그폴리 형성방법.And forming a contact hole in the interlayer insulating film so that the conductive film of the source / drain portion is exposed, and filling a conductive material in the contact hole to form a plug poly connected to the conductive film of the source / drain junction region. A method for forming a plug poly of a semiconductor device. 제 1항에 있어서, 상기 도전막은 도프트 폴리실리콘막, 금속 화합물 및 금속 중에서 어느 하나이며 그 두께는 300∼1000Å로 하는 것을 특징으로 하는 반도체 장치의 플러그폴리 형성방법.The method of claim 1, wherein the conductive film is any one of a doped polysilicon film, a metal compound, and a metal, and has a thickness of 300 to 1000 mW. 제 1항에 있어서, 상기 도전막이 게이트전극의 측면 및 소스/드레인 접합영역 상부면에 형성될 경우The method of claim 1, wherein the conductive layer is formed on the side surface of the gate electrode and the upper surface of the source / drain junction region. 기판 전면에 층간절연막을 형성하는 단계와,Forming an interlayer insulating film over the substrate; 상기 층간절연막내에 소스/드레인 부위의 도전막이 드러나도록 콘택홀을 형성하고, 이 콘택홀에 도전물질을 매립하여 소스/드레인 접합 영역의 도전막에 연결되는 플러그폴리를 형성하는 단계; 및Forming a contact hole in the interlayer insulating film to expose a conductive film of a source / drain portion, and filling a conductive material in the contact hole to form a plug poly connected to the conductive film of the source / drain junction region; And 상기 게이트전극 측면의 도전막까지 결과물을 연마하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 장치의 플러그폴리 형성방법.And polishing the resultant to the conductive film on the side of the gate electrode. 반도체 기판의 활성 영역 위에 형성된 반도체 소자와 상부의 배선을 수직으로 상호 연결하기 위한 플러그폴리를 형성함에 있어서,In forming a plug poly for vertically interconnecting a semiconductor element formed on an active region of a semiconductor substrate and an upper wiring, 필드 산화막이 형성된 반도체 기판 상부에 게이트산화막을 형성하며, 기판의 활성 영역에 게이트도전층과 하드 마스크 절연막이 적층되며 그 측벽에 절연물질로 된 스페이서를 갖는 게이트전극과 게이트전극 에지와 필드 산화막 사이의 기판내에 소스/드레인 접합영역을 갖는 트랜지스터를 형성하는 단계;A gate oxide film is formed on the semiconductor substrate on which the field oxide film is formed, and a gate conductive layer and a hard mask insulating film are stacked on the active region of the substrate, and a gate electrode having a spacer made of an insulating material on the sidewall thereof, and between the gate electrode edge and the field oxide film. Forming a transistor having a source / drain junction region in the substrate; 상기 게이트전극의 상측면 및 소스/드레인 접합영역 상부면에 도전막을 형성하고, 기판 전면에 층간절연막을 형성하고, 상기 게이트전극 상부의 절연막이 드러날 때까지 결과물을 연마하는 단계;Forming a conductive film on an upper surface of the gate electrode and an upper surface of a source / drain junction region, forming an interlayer insulating film on the entire surface of the substrate, and polishing the resultant until the insulating film on the gate electrode is exposed; 상기 층간절연막내에 소스/드레인 부위의 도전막이 개방되고, 또한 상기 게이트전극의 스페이서 사이에 기판 표면이 개방되는 콘택홀을 형성하는 단계;Forming a contact hole in which the conductive film of a source / drain region is opened in the interlayer insulating film, and a substrate surface is opened between spacers of the gate electrode; 상기 게이트전극 부위의 콘택홀내의 기판 표면에 산화막을 증착하는 단계; 및Depositing an oxide film on a surface of the substrate in the contact hole of the gate electrode portion; And 상기 콘택홀에 도전체를 매립하고 평탄화 공정을 실시하여 스페이서 사이에 게이트전극을 형성함과 동시에 층간절연막의 콘택홀을 통해서 소스/드레인 접합 영역의 도전막에 연결되는 플러그폴리를 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 장치의 플러그폴리 형성방법.Embedding a conductor in the contact hole and performing a planarization process to form a gate electrode between the spacers and simultaneously forming a plug poly connected to the conductive film of the source / drain junction region through the contact hole of the interlayer insulating film. A method of forming a plug poly of a semiconductor device, characterized by the above-mentioned. 제 4항에 있어서, 상기 게이트전극 부위의 콘택홀 내의 바닥에 산화막을 형성한 후에 콘택홀 내측에 배리어 메탈을 추가 형성할 수 있는 것을 특징으로 하는 반도체 장치의 플러그폴리 형성방법.The method of claim 4, wherein after forming an oxide film on the bottom of the contact hole of the gate electrode portion, a barrier metal may be further formed inside the contact hole.
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Cited By (4)

* Cited by examiner, † Cited by third party
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KR100744001B1 (en) * 2001-06-01 2007-07-30 주식회사 하이닉스반도체 A forming method of landing plug contact
US8293603B2 (en) 2010-03-02 2012-10-23 Samsung Electronics Co., Ltd. Methods of fabricating semiconductor devices
KR101519457B1 (en) * 2012-11-23 2015-05-21 세미컨덕터 매뉴팩춰링 인터내셔널 (상하이) 코포레이션 A semiconductor device and a method for manufacturing the same
CN116435275A (en) * 2023-06-09 2023-07-14 粤芯半导体技术股份有限公司 Semiconductor structure and preparation method thereof

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